CN111261716A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括沟道区以及与沟道区相邻的源极/漏极区。源极/漏极区包括第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层，并且第一外延层由SiAs制成。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体工业向纳米技术工艺节点发展以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。Fin FET器件通常包括具有高纵横比的半导体鳍，并且在其中形成半导体晶体管器件的沟道区和源极/漏极区。利用沟道和源极/漏极区的表面积增加的优点，在鳍结构的侧面上并沿着鳍结构的侧面(例如，包裹)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。
在一些器件中，利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的Fin FET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移。
发明内容
本发明的实施例提供了一种半导体器件，包括：沟道区；以及源极/漏极区，与所述沟道区相邻，其中：所述源极/漏极区包括第一层、外延形成在所述第一层上的第二外延层和外延形成在所述第二外延层上的第三外延层，并且所述第一层包含As。
本发明的另一实施例提供了一种半导体器件，包括：沟道区；以及源极/漏极区，由半导体层制成并且设置为与所述沟道区相邻，其中：所述源极/漏极区包括第一外延层和外延形成在所述第一外延层上的第二外延层，以及含As层，形成在所述第一外延层下方。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在源极/漏极区上方形成第一层；在所述第一层上方形成第二外延层；以及在所述第二外延层上方形成第三外延层，其中，所述第一层包含具有比所述源极/漏极区的元素更大的原子质量的元素。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图3A和图3B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图4A和图4B示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图5A、图5B和图5C示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图6示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图7示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图8示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图9示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图10示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图11和图12示出了根据本发明的另一实施例的半导体FET器件的顺序制造操作的各个阶段之一。
图13和图14示出了根据本发明的另一实施例的半导体FET器件的顺序制造操作的各个阶段之一。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望的性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。在本发明中，除非另有说明，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。
在n型MOS FET中，使用SiP(具有P的Si)源极/漏极外延层。然而，来自SiP层的P可以扩散到沟道区中。尽管可以通过使用较低浓度的P层作为SiP层的初始层来抑制P扩散，但是不足以防止P扩散。
在本发明中，具有较大质量和/或扩散系数的元件用于防止具有较小质量和/或扩散系数的元件向外扩散。在一些实施例中，含As层被生长为第一外延层，以用作P扩散阻挡层，该P扩散阻挡层具有比轻P掺杂的SiP层更低的到沟道区中的向外扩散速率。含As层是SiAs外延层或在形成含P外延层(例如SiP)之前形成的As注入层。此外，还可以在SiP主体上形成另一含As覆盖层(例如，SiAs层)，以防止在接触金属化期间P脱气。
图1至图10示出了根据本发明的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图1至图10所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
如图1所示，在衬底10上方制造一个或多个鳍结构20。此外，形成如图1所示的隔离绝缘层30(例如，浅沟槽隔离：STI)。鳍结构20包括沟道区20A和阱区20B(见图2B和图2C)。
衬底10是例如p型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV化合物半导体(诸如SiC和SiGe)、III-V化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型电导率)的各种区域。
可以通过任何合适的方法图案化鳍结构20。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构20。
如图1所示，在X方向上延伸的三个鳍结构20设置为在Y方向上彼此相邻。然而，鳍结构的数量不限于三个。该数字可以是一个、两个、四个或五个或更多。另外，可以在鳍结构20的两侧附近设置多个伪鳍结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在约100nm至约300nm的范围内，并且在其他实施例中可以在约50nm至100nm的范围内。在一些实施例中，鳍结构20之间的间隔在约5nm至约80nm的范围内，并且在其他实施例中可以在约7nm至15nm的范围内。然而，在整个说明书中叙述的尺寸和值仅是示例，并且可以改变以适合集成电路的不同比例。在一些实施例中，Fin FET器件是n型Fin FET。在其他实施例中，Fin FET器件是p型Fin FET。
在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积工艺期间“流动”，以填充高纵横比的间隙或间隔。通常，将各种化学物质添加到含硅的前体中以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动的氧化硅材料是在多次操作工艺中形成的。在沉积可流动膜之后，将其固化，然后退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由SOG、SiO、SiON、SiON和/或掺杂氟化物的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上形成隔离绝缘层30之后，执行平坦化操作，以去除隔离绝缘层30的一部分和掩模层(例如，衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，如图1所示，进一步去除隔离绝缘层30，使得暴露出成为沟道层的鳍结构20的上部。
在某些实施例中，可以使用湿蚀刻工艺来执行绝缘绝缘层30的部分去除，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺来执行绝缘绝缘层30的部分去除。例如，可以使用将CHF3或BF3用作蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以执行热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，通过使用快速热退火(RTA)来执行该热工艺，RTA在惰性气体环境(诸如N2、Ar或He环境)中在约900℃至约1050℃的温度下执行约1.5秒至约10秒。
然后，如图2A至图2D所示，在鳍结构20的一部分上方形成栅极结构40。图2A是平面图(顶视图)，图2B是与图1的X1-X1对应的截面图，图2C是与图2A的Y1-Y1对应的截面图，并且图2D是示例性立体图。
在隔离绝缘层30和暴露的鳍结构20上方形成栅极介电层和多晶硅层，然后执行图案化操作以获得包括由多晶硅制成的栅电极层45和栅极介电层35的栅极结构。在一些实施例中，通过使用包括氮化硅层43和氧化物层44的硬掩模42来执行多晶硅层的图案化。在其他实施例中，层43可以是氧化硅，并且层44可以是氮化硅。栅极介电层35可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层35可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，栅极介电层的厚度在约1nm至约5nm的范围内。在一些实施例中，栅极介电层35可以包括由二氧化硅制成的界面层。
在一些实施例中，栅电极层45可以包括单层或多层结构。栅电极层45可以是具有均匀或不均匀掺杂的掺杂多晶硅。在本实施例中，栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约30nm至约50nm的范围内。
如图2A所示，在Y方向上延伸的两个栅极结构40设置为在X方向上彼此相邻。然而，栅极结构的数量不限于两个。该数字可以是一个、三个、四个或五个或更多。另外，可以在栅极结构40的两侧附近设置多个伪栅极结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。在一些实施例中，栅极结构40是栅极替换技术中的牺牲栅极结构。
进一步地，如图3A和图3B所示，侧壁间隔件55形成在栅极结构40的相对侧面上。图3B是图3A的源极/漏极区的放大图。在栅极结构40上方形成用于侧壁间隔件55的绝缘材料层。以共形的方式沉积绝缘材料层，使得绝缘材料层形成为分别在栅极结构40的垂直表面(诸如侧壁)、水平表面和顶部上具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其他合适的介电材料中的一种或多种。可以通过ALD或CVD或任何其他合适的方法来形成绝缘材料层。接下来，如图3A和图3B所示，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件55。在一些实施例中，侧壁间隔件55包括两至四层不同的绝缘材料。
随后，如图4A和图4B所示，向下蚀刻(凹进)鳍结构20的未被栅极结构40覆盖的源极/漏极区以形成源极/漏极凹槽24。图4B是图4A的源极/漏极区的放大图。如图4A和图4B所示，在一些实施例中，源极/漏极凹槽24的Z-X平面中的横截面的形状为圆形。在一些实施例中，源极/漏极凹部24具有U形横截面，该U形横截面具有基本垂直的侧壁和圆形的底部。在一些实施例中，源极/漏极凹槽24的深度在约30nm至约100nm的范围内，而在其他实施例中，在约40nm至约60nm的范围内。
如图5A和图5B所示，在形成源极/漏极凹槽24之后，在源极/漏极凹槽24中形成一个或多个源极/漏极外延层60。在一些实施例中，形成第一外延层62、第二外延层64和第三外延层66。在其他实施例中，不形成第三外延层。
在一些实施例中，第一外延层62包括Si和原子质量大于磷(P)的元素。在某些实施例中，第一外延层62是含砷(As)层，诸如SiAs外延层或SiCAs外延层。在一些实施例中，第一外延层62的厚度在约1nm至约15nm的范围内，并且在其他实施例中，在约2nm至约10nm的范围内。在一些实施例中，第一外延层62中的As的量在约1×1020原子/cm3至约1×1021原子/cm3的范围内。在其他实施例中，含Sb层用作第一外延层62。
在形成第一外延层62之后，在第一外延层62上方形成第二外延层64。在一些实施例中，第二外延层64是含P层，诸如SiP层或SiCP层。在某些实施例中，第二外延层64是SiP层。在一些实施例中，第二外延层64中的P的量在约5×1020原子/cm3至约5×1021原子/cm3的范围内，并且在其他实施例中在约6×1020原子/cm3至约4×1021原子/cm3的范围内。在该实施例中，第二外延层64的厚度在约5nm至60nm的范围内，或者在其他实施例中，在约10nm至约50nm的范围内。
在形成第二外延层64之后，可以在第二外延层64上方形成第三外延层66。第三外延层66包括SiP层、SiAs层或SiCAs层。当第三外延层66是SiP层时，第三外延层66中的P的量小于第二外延层64中的P的量。在一些实施例中，第三外延层66中的P的量是在约6×1020原子/cm3至约1×1021原子/cm3的范围内。在一些实施例中，当第三外延层66是含As层时，第三外延层66中的As的量在约6×1020原子/cm3至约1×1021原子/cm3的范围内。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层62、64和66。使用硅源气体(诸如SiH4、Si2H6或Si3H8)、碳源气体(诸如CH4和C2H6)、砷源气体(诸如AsH3)和/或磷源气体(诸如PH3)在约500℃至800℃的温度和约1至200托的压力下执行外延工艺。
图5C是沿Y方向切割源极/漏极区的截面图。在一些实施例中，形成在鳍结构上的侧壁间隔件55部分地保留，源极/漏极凹槽24位于它们之间。在一些实施例中，源极/漏极凹槽24的底部位于隔离绝缘层30的上表面下方。在一些实施例中，第一外延层62共形地形成在源极/漏极凹槽24中。在一些实施例中，第二外延层64形成为从剩余的侧壁间隔件55突出。在一些实施例中，第三外延层66与第一外延层62的顶部接触。
在一些实施例中，从鳍结构20的顶部到图5B中所示的源/漏(S/D)外延层60的顶部的高度H1可以为在约5nm至约10nm的范围内。
在一些实施例中，第一外延层62包括选自由SiAs层、SiCAs和SiPAs层组成的组中的至少一个。在一些实施例中，第一外延层62包括单个SiAs层。在其他实施例中，第一外延层62是单个SiCAs层。在一些实施例中，第一外延层是单个SiPAs层。在一些实施例中，第二外延层64包括SiP层。
在一些实施例中，第三外延层66包括选自由SiAs层、SiPAs层、SiC层、SiCAs层、SiP层和SiCP层组成的组中的至少一个。在一些实施例中，第三外延层66包括单个SiAs层。在一些实施例中，第三外延层66是单个SiCAs层。在一些实施例中，第三外延层66是单个SiC层。在一些实施例中，第三外延层66是SiCP层。在一些实施例中，第三外延层66包括具有比第二外延层64低的P浓度的SiP层。
在一些实施例中，第二外延层64具有比第一外延层62和第三外延层66更大的厚度。在一些实施例中，第一外延层62的厚度在约0.5nm至约5nm的范围内，并且在其他实施例中在约1nm至约3nm的范围内。在一些实施例中，第三外延层66的厚度在约0.5nm至约5nm的范围内，并且在其他实施例中在约1nm至约3nm的范围内。
在一些实施例中，第一外延层62包括诸如SiAs层和/或SiCAs层的含As层，并且SiAs和/或SiCAs层中的As的浓度在约1×1020原子/cm3至约5×1021原子/cm3的范围内。在一些实施例中，第二外延层64包括SiP层，并且SiP层中的P的浓度在约1×1020原子/cm3至约5×1021原子/cm3的范围内。在一些实施例中，第三外延层66包括含As层，诸如SiAs和/或SiCAs层，并且SiAs和/或SiCAs层中的As的浓度在约1×1020原子/cm3至约5×1021原子/cm3的范围内。
在一些实施例中，第一外延层62是SiAs、SiCAs和SiPAs层中的一个或多个，第二外延层64是SiP层，并且第三外延层66是SiAs、SiC、SiCAs和SiCP层中的一个或多个。在一些实施例中，第一外延层62是SiAs、SiC、SiCAs和SiCP层中的一个或多个，第二外延层64是SiP层，并且第三外延层66是具有与第二外延层64不同(例如，小于或大于)的P浓度的SiP层。在一些实施例中，第一外延层62是SiAs、SiC、SiCAs和SiCP层中的一个或多个，第二外延层64是SiAs、SiC、SiCAs和SiCP层中的一个或多个，并且第三外延层66是SiAs、SiC、SiCAs和SiCP层中的一个或多个。在一些实施例中，在第一、第二和/或第三外延层中的As、C和/或P的浓度不同。在一些实施例中，第一至第三外延层包括As(例如，SiAs)，并且第二外延层中的As的浓度大于第一外延层和第三外延层中的As的浓度，并且第三外延层中的As的浓度大于第一外延层中的As的浓度。
然后，如图6所示，在S/D外延层60和牺牲栅极结构40上方形成层间介电(ILD)层70。用于ILD层70的材料包括诸包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。在一些实施例中，在形成ILD层70之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。
如图7所示，在形成ILD层70之后，执行诸如CMP的平坦化操作，使得牺牲栅电极层45的顶部暴露。
然后，去除牺牲栅电极层45和牺牲栅极介电层35，从而形成如图8所示的栅极间隔47。可以使用等离子干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层45是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层45。此后，如图8所示，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层35。
如图9所示，在去除牺牲栅电极层45和牺牲栅极介电层35之后，在栅极间隔47中形成栅极介电层90和栅电极95。在一些实施例中，栅极介电层90包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其他合适的介电材料和/或它们的组合的一层或多层。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层90包括通过使用化学氧化形成在沟道层和介电材料之间的界面层。可以通过CVD、ALD或任何合适的方法来形成栅极介电层90。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层90，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层90的厚度在约1nm至约10nm的范围内。
随后，在栅极介电层90上形成栅电极层95。栅电极层95包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。栅电极层95可以通过CVD、ALD、电镀或其他合适的方法形成。还在第一ILD层70的上表面上方沉积用于栅极介电层90和栅电极层95的金属。然后，例如通过使用CMP平坦化形成在ILD层70上方的用于栅电极层的材料，直到露出ILD层70的顶面。
在本发明的某些实施例中，一个或多个功函调整层(未示出)插入在栅极介电层90和栅电极层95之间。功函调整层由诸如以下的导电材料制成：TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料的两种或多种的多层。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，针对可以使用不同金属层的n沟道FET和p沟道FET，可以分别形成功函调整层。
在一些实施例中，在平坦化操作之后，使金属栅电极层95凹进并且在凹进的栅电极层上方形成覆盖绝缘层(未示出)。覆盖绝缘层包括一层或多层基于氮化硅的材料，诸如SiN。可以通过沉积绝缘材料以及然后进行平坦化操作来形成覆盖绝缘层。
随后，如图10所示，形成附加的ILD层100，并形成与源/漏外延层60接触的导电接触层110。用于导电接触层110的材料包括Co、W、Ni、Mo及其合金中的一种或多种。
应当理解，FET经过进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图11和图12示出了根据本发明的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图11和图12所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于图1至图10描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在该实施例中，代替或除了形成含As的第一外延层62之外，执行As注入操作以将As引入到源极/漏极凹槽24中以形成含As层62’。在形成图4A和图4B所示的结构之后，如图11所示，执行一个或多个离子注入操作。在一些实施例中，As的剂量在约1×1014离子/cm2至约6×1015离子/cm2的范围内。在一些实施例中，加速电压在约1keV至约5keV的范围内。在一些实施例中，执行相对于垂直方向(晶圆的法线方向)的角度在±60度内的倾斜离子注入。在一些实施例中，执行具有改变的倾斜角的多次注入。在一些实施例中，在离子注入之后，执行退火操作。在一些实施例中，退火操作中的温度在约800℃至约1000℃的范围内。在一些实施例中，退火时间在1毫秒至100毫秒的范围内。在一些实施例中，As注入可以产生具有约0.5nm至约5nm的厚度的含As的硅层62’。在其他实施例中，将As离子直接注入鳍结构20中而不形成第一外延层。
在其他实施例中，执行等离子体掺杂操作或其他合适的杂质掺杂操作以在源极/漏极凹槽24中形成含As层。
如图12所示，在形成含As层62’之后，形成第二外延层64和第三外延层66。在一些实施例中，第二外延层64是SiAs、SiC、SiCAs和SiCP层中的一个或多个，并且第三外延层66是SiAs、SiC、SiCAs和SiCP层中的一个或多个。在形成第三外延层66之后，执行关于图6至图10说明的后续操作。
图13和图14示出了根据本发明的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图13和图14所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于图1至图12描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。
在该实施例中，代替或除了形成第三外延层66外，执行As和/或P注入操作以将As和/或P引入第二或第三外延层中以形成含As和/或含P层66’。如图13所示，在形成第一外延层62和第二外延层64之后，执行的一个或多个离子注入操作。在一些实施例中，第一外延层62是SiAs、SiCAs和SiPAs层中的一个或多个，并且第二外延层64是SiAs、SiC、SiCAs和SiCP层中的一个或多个。在一些实施例中，As的剂量在约1×1014离子/cm2至约6×1015离子/cm2的范围内。在一些实施例中，P的剂量在约1×1014离子/cm2至约6×1015离子/cm2的范围内。在一些实施例中，通过离子注入操作引入As和P。在一些实施例中，加速电压在约1keV至约5keV的范围内。在一些实施例中，执行相对于垂直方向的角度在±60度内的倾斜离子注入。在一些实施例中，执行具有改变的倾斜角的多次注入。在一些实施例中，在离子注入之后，执行退火操作。在一些实施例中，退火操作中的温度在约800℃至约1000℃的范围内。在一些实施例中，退火时间在1毫秒至100毫秒的范围内。在一些实施例中，As和/或P注入可以产生包含As和/或P的硅层，该硅层的厚度在约0.5nm至约5nm的范围内。
在其他实施例中，执行等离子体掺杂操作或其他合适的杂质掺杂操作，以在源极/漏极凹槽24中形成含As和/或含P层。
在形成含As和/或含P层66’之后，执行关于图6至图10所解释的后续操作。
在一些实施例中，在距栅电极边缘(MG边缘)约3nm至约8nm的范围内观察到源极/漏极外延层中的掺杂峰(例如，As)。
将理解的是，在本文中并非必须讨论所有优点，没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
例如，在本发明中，由于含砷层形成为第一外延层或通过注入砷形成含砷层代替第一外延层，所以可以防止P从SiP主体层向外扩散到沟道区。此外，可以形成具有较高P浓度的SiP主体层以降低电阻率。此外，由于在SiP主体上也形成了含As和含P的层中的一层或多层，因此还可以防止在接触金属化期间的P脱气。
根据本发明的一个方面，一种半导体器件包括：沟道区；以及源极/漏极区，与沟道区相邻。源极/漏极区包括第一层、外延形成在第一层上的第二外延层和外延形成在第二外延层上的第三外延层，并且第一层包含As。在前述和以下实施例中的一个或多个中，第二外延层不包括As。在前述和以下实施例中的一个或多个中，第二外延层由SiP制成。在前述和以下实施例中的一个或多个中，第三外延层由具有与第二外延层不同的P浓度的SiP制成。在前述和以下实施例中的一个或多个中，第三外延层的P浓度低于第二外延层的P浓度。在前述和以下实施例中的一个或多个中，第三外延层由SiAs制成。在前述和以下实施例中的一个或多个中，第二外延层具有比第一层和第三外延层更大的厚度。在前述和以下实施例中的一个或多个中，第一层的厚度在2nm至10nm的范围内。在前述和以下实施例中的一个或多个中，第三外延层的厚度在2nm至5nm的范围内。在前述和以下实施例中的一个或多个中，第一层是包含As的外延层。在前述和以下实施例中的一个或多个中，第一层中的As的浓度在1×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第二外延层包括SiP层，并且SiP层中的P的浓度在从6×1020原子/cm3至4×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第三外延层包括SiAs层，并且SiAs层中的As的浓度在从6×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第三外延层包括SiP层，并且SiP层中的P的浓度在从6×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，半导体器件是鳍式场效应晶体管。
根据本申请的一个实施例，第三外延层包含As，并且第三外延层中的As的浓度在从6×1020原子/cm3至1×1021原子/cm3的范围内。
根据本申请的一个实施例，第一层由SiAs制成。
根据本申请的一个实施例，第一层是SiAs外延层，第二外延层是SiP层，并且第三外延层是SiAs层。
根据本发明的另一方面，一种半导体器件包括：沟道区；以及源极/漏极区，由半导体层制成并且设置为与沟道区相邻。源极/漏极区包括第一外延层和外延形成在第一外延层上的第二外延层，并且在第一外延层下方形成含As层。在前述和以下实施例中的一个或多个中，含As层的厚度在0.5nm至5nm的范围内。在前述和以下实施例中的一个或多个中，第一外延层是SiP层。在前述和以下实施例中的一个或多个中，第二外延层包括SiAs层、SiCAs层和SiCP层中的一个或多个。在前述和以下实施例中的一个或多个中，第三外延层的厚度在2nm至5nm的范围内。
根据本发明的另一方面，在一种制造半导体器件的方法中，在源极/漏极区上方形成第一外延层，在第一外延层上方形成第二外延层，以及在第二外延层上方形成第三外延层。第一外延层由SiAs制成。在前述和以下实施例中的一个或多个中，第二外延层不包括As。在前述和以下实施例中的一个或多个中，第二外延层由SiP制成。在前述和以下实施例中的一个或多个中，第三外延层由具有与第二外延层不同的P浓度的SiP制成。在前述和以下实施例中的一个或多个中，第三外延层的P浓度低于第二外延层的P浓度。在前述和以下实施例中的一个或多个中，第三外延层由SiAs制成。在前述和以下实施例中的一个或多个中，第二外延层具有比第一外延层和第三外延层更大的厚度。在前述和以下实施例中的一个或多个中，第一外延层是包含As的外延层。在前述和以下实施例中的一个或多个中，第一外延层的厚度在2nm至10nm的范围内。在前述和以下实施例中的一个或多个中，第三外延层的厚度在2nm至5nm的范围内。在前述和以下实施例中的一个或多个中，第一外延层中的As的浓度在1×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第二外延层包括SiP层，并且SiP层中的P的浓度在从6×1020原子/cm3至4×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第三外延层包括SiAs层，并且SiAs层中的As的浓度在从6×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，第三外延层包括SiP层，并且SiP层中的P的浓度在从6×1020原子/cm3至1×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，半导体器件是鳍式场效应晶体管。在前述和以下实施例中的一个或多个中，在半导体层的源极/漏极区中形成凹槽，并且在该凹槽中形成第一外延层。
根据本发明的另一方面，在一种制造半导体器件的方法中，在半导体层的源极/漏极区中形成凹槽，将离子注入到该凹槽中以形成注入层，并且在注入层上形成一个或多个外延层。在前述和以下实施例中的一个或多个中，将As注入到凹槽中以形成含As层作为注入层。在前述和以下实施例中的一个或多个中，形成一个或多个外延层包括在注入层上形成第一外延层，在第一外延层上方形成第二外延层，以及在第二外延层上方形成第三外延层。第一外延层由SiAs制成。在前述和以下实施例中的一个或多个中，形成一个或多个外延层包括在注入层上形成第一外延层，以及在第一外延层上方形成第二外延层。第一外延层由SiP制成。
根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在源极/漏极区上方形成第一层；在第一层上方形成第二外延层；以及在第二外延层上方形成第三外延层，其中，第一层包含具有比源极/漏极区的元素更大的原子质量的元素。
根据本申请的实施例，通过将As离子注入源极/漏极区来形成第一层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
沟道区；以及
源极/漏极区，与所述沟道区相邻，其中：
所述源极/漏极区包括第一层、外延形成在所述第一层上的第二外延层和外延形成在所述第二外延层上的第三外延层，并且
所述第一层包含As。
2.根据权利要求1所述的半导体器件，其中，所述第二外延层不包括As。
3.根据权利要求2所述的半导体器件，其中，所述第二外延层由SiP制成。
4.根据权利要求3所述的半导体器件，其中，所述第三外延层由具有与所述第二外延层不同的磷(P)浓度的SiP制成。
5.根据权利要求4所述的半导体器件，其中，所述第三外延层的P浓度低于所述第二外延层的P浓度。
6.根据权利要求1所述的半导体器件，其中，所述第三外延层包含As。
7.根据权利要求1所述的半导体器件，其中，所述第二外延层具有比所述第一层和所述第三外延层更大的厚度。
8.根据权利要求1所述的半导体器件，其中，所述第一层是包含As的外延层。
9.一种半导体器件，包括：
沟道区；以及
源极/漏极区，由半导体层制成并且设置为与所述沟道区相邻，其中：
所述源极/漏极区包括第一外延层和外延形成在所述第一外延层上的第二外延层，以及
含As层，形成在所述第一外延层下方。
10.一种制造半导体器件的方法，包括：
在源极/漏极区上方形成第一层；
在所述第一层上方形成第二外延层；以及
在所述第二外延层上方形成第三外延层，
其中，所述第一层包含具有比所述源极/漏极区的元素更大的原子质量的元素。
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