CN110660742A - 制造半导体装置的方法 - Google Patents

制造半导体装置的方法 Download PDF

Info

Publication number
CN110660742A
CN110660742A CN201910572523.6A CN201910572523A CN110660742A CN 110660742 A CN110660742 A CN 110660742A CN 201910572523 A CN201910572523 A CN 201910572523A CN 110660742 A CN110660742 A CN 110660742A
Authority
CN
China
Prior art keywords
fin
source
drain
structures
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910572523.6A
Other languages
English (en)
Inventor
陈隆
洪隆傑
郭康民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110660742A publication Critical patent/CN110660742A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体装置的方法包括在基板上形成第一晶体管结构及第二晶体管结构，其中合并第一晶体管结构及第二晶体管结构的源极/漏极结构。第一及第二晶体管结构是通过蚀刻源极/漏极结构而分开。

Description

制造半导体装置的方法
技术领域
本揭露是关于一种制造半导体装置的方法。
背景技术
随着为了追求更高装置密度、更高效能、及较低成本，半导体工业已经发展到纳米技术制程节点，来自制造及设计问题的挑战已导致三维设计(例如鳍式场效晶体管(finfield effect transistor；FinFET))的发展以及具有高k(介电常数)材料的金属栅极结构的使用。金属栅极结构经常通过使用栅极替代技术来制造，并且源极及漏极是通过使用磊晶生长方法来形成。
发明内容
一种制造半导体装置的方法，包含在基板上形成第一晶体管结构及第二晶体管结构，其中合并第一晶体管结构及第二晶体管结构的源极/漏极结构；以及通过蚀刻合并的源极/漏极结构分开第一及第二晶体管结构。
附图说明
当结合随附附图阅读时，将自以下详细描述将最佳地理解本揭露。应注意，根据工业中的标准实务，各特征并非按比例绘制，并且仅用于说明目的。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图2绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图3绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图4绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图5A绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的示意性等角视图；图5B绘示沿着图5A的线a-a的横截面图；图5C绘示沿着图5A的线b-b的横截面图；
图6绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图7绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图8绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图9绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图10绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图11绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图12绘示根据本揭露的一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图13绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图14绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图15绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图16绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图17绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图18绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图19绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图20绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图21绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图；
图22绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的一者的横截面图。
【符号说明】
1 第一半导体装置/第一晶体管结构
2 第二半导体装置/第二晶体管结构
10 基板
10M 台面形状
15 遮罩层
15A 垫氧化物层
15B 氮化硅遮罩层
20 鳍结构
30 隔离绝缘层
40 栅极结构
42 介电层
44 栅极图案
46 覆盖绝缘层
48 侧壁间隔件
50 鳍侧壁
60 磊晶源极/漏极结构
65 间隙(气隙)
70 硅化物层
80 绝缘层
85 层间介电层
90 间隙
95 接触孔
97 导电触点
100 半导体装置
120 第一鳍结构
120' 第二鳍结构
125 浅沟槽隔离层
130 鳍侧壁
135 间隔件
140 源极/漏极结构
140' 源极/漏极结构
150 源极/漏极结构
150' 源极/漏极结构
160 光阻剂
170 第二层
180 第一层
185 间隙
185' 间隙
200 半导体装置
H1H2H3 高度
RH 高度
S1 S2 S3 距离
W1 宽度
具体实施方式
应理解，以下揭示提供了众多不同的实施例或实例，以用于实现本揭露的不同特征。下文描述部件及布置的具体实施例或实例以简化本揭露。当然，此等仅为实例且并不意欲为限制性。例如，元件的尺寸不限于所揭示的范围或值，但可取决于制程条件及/或装置的期望性质。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括插入第一特征及第二特征而形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。各种特征可出于简便性及清晰目的而以不同比例任意绘制。在附图中，一些层/特征可出于简化目的而省略。
另外，为了便于描述，本文可使用空间相对性术语(例如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语)来描述诸图中所绘示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。此外，术语“由…构成(madeof)”可意谓“包含(comprising)”或“由…组成(consisting of)”。另外，在以下制造制程中，可能在所描述的操作中/之间存在一或多个额外操作，并且操作的顺序可能改变。
图1至图12绘示根据本揭露的一个实施例的用于制造FinFET装置的各个阶段的示例性横截面图。将理解，额外操作可以在由图1至图12所示的制程之前、期间及之后提供，且下文所描述的一些操作可以针对本方法的额外实施例被替代或消除。操作/制程的次序是可互换的。
遮罩层15在基板10上方形成。例如，遮罩层15是通过热氧化制程及/或化学气相沉积(CVD)制程来形成。例如，基板10是具有在约1×1015cm-3至约1×1016cm-3的范围中的杂质浓度的p型硅或锗基板。在其他实施例中，基板是具有在约1×1015cm-3至约1×1016cm-3的范围中的杂质浓度的n型硅或锗基板。
或者，基板10可包含：另一元素半导体，例如锗；化合物半导体，包括第IV族-第IV族化合物半导体，例如SiC及SiGe，第III族-第V族化合物半导体，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。在一个实施例中，基板10为绝缘体上硅(silicon-on insulator；SOI)基板的硅层。当使用SOI基板时，鳍结构可从SOI基板的硅层突出或者可从SOI基板的绝缘体层突出。在后一情况中，SOI基板的硅层用于形成鳍结构。非晶基板(例如非晶Si或非晶SiC)、或绝缘材料(例如氧化硅)亦可用作基板10。基板10可包括已经由杂质(例如，p型或n型导电性)适当地掺杂的各种区域。
在一些实施例中，遮罩层15是硬遮罩层，例如，在一些实施例中此硬遮罩层包括垫氧化物(例如，氧化硅)层15A及氮化硅遮罩层15B。
垫氧化物层15A可通过使用热氧化或CVD制程来形成。氮化硅遮罩层15B可通过下列制程形成：物理气相沉积(PVD)，例如溅射方法；化学气相沉积(chemical vapordeposition；CVD)、电浆增强化学气相沉积(plasma-enhanced chemical vapordeposition；PECVD)、常压化学气相沉积(atmospheric pressure chemical vapordeposition；APCVD)、低压CVD(low-pressure CVD；LPCVD)、高密度电浆CVD(high densityplasma CVD；HDPCVD)、原子层沉积(atomic layer deposition；ALD)、及/或其他制程。
在一些实施例中，垫氧化物层15A的厚度是在从约2nm至约15nm的范围中，且氮化硅遮罩层15B的厚度是在从约2nm至约50nm的范围中。遮罩图案进一步在遮罩层上方形成。例如，遮罩图案是由微影操作形成的光阻图案。
如图1所示，通过使用遮罩图案作为蚀刻遮罩，图案化垫氧化物层15A及氮化硅遮罩层15B的硬遮罩层15。
随后，如图2所示，通过使用图案化的硬遮罩层15作为蚀刻遮罩，通过使用干式蚀刻方法及/或湿式蚀刻方法的沟槽蚀刻将基板10图案化至鳍结构20中。
在图2中，在基板10上方设置四个鳍结构20。然而，鳍结构的数量不限于四个。数量可小至两个或大于四个。此外，一或多个虚拟鳍结构可邻近鳍结构20的两侧来设置，以改进图案化制程中的图案保真度。
鳍结构20可由与基板10相同的材料构成，并且可从基板10连续延伸。在此实施例中，鳍结构20由Si构成。鳍结构20的硅层可为固有的、或由n型杂质或p型杂质适当地掺杂。
鳍结构20的宽度W1在一些实施例中是在从约5nm至约40nm的范围中，且在其他实施例中是在从约7nm至约12nm的范围中。在两个相邻鳍结构之间的间隔S1在一些实施例中是在从约10nm至约50nm的范围中。鳍结构20的高度(沿着Z方向)在一些实施例中是在从约100nm至约300nm的范围中，且在其他实施例中是在从约50nm至约100nm的范围中。
鳍结构20在栅极结构40(参见图5A)下方的下部可被称为阱区域，并且鳍结构20的上部可被称为通道区域。在栅极结构40下方，阱区域嵌入隔离绝缘层30(参见，图5A)中，并且通道区域从隔离绝缘层30突出。通道区域的下部亦可嵌入隔离绝缘层30中至约1nm至约5nm的深度。
阱区域的高度在一些实施例中是在从约60nm至100nm的范围中，并且通道区域的高度是在从约40nm至60nm的范围中，并且在其他实施例中是在从约38nm至约55nm的范围中。
鳍可通过任何适当方法图案化。例如，鳍可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。通常，双图案化或多图案化制程结合光微影制程及自对准制程，从而允许产生具有例如与可另外使用单个、直接光微影制程获得的间距相比较小间距的图案。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化牺牲层。间隔件使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔件来图案化鳍。
如图3所示，在形成鳍结构20之后，进一步蚀刻基板10以形成台面形状10M。在其他实施例中，首先形成台面形状10M，并且随后在台面形状10M上方形成鳍结构20。
在形成鳍结构20及台面形状10M之后，隔离绝缘层30在鳍结构之间的空间及/或在一个鳍结构与在基板10上方形成的另一元件之间的空间中形成。隔离绝缘层30亦可被称为“浅沟槽隔离(shallow-trench-isolation；STI)”层。用于隔离绝缘层30的绝缘材料可包括下列材料的一或多层：氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)、或低介电常数介电材料。隔离绝缘层是通过LPCVD(低压化学气相沉积)、电浆-CVD或可流动CVD形成。在可流动CVD中，可沉积可流动介电材料，而非氧化硅。顾名思义，可流动介电材料可以在沉积期间“流动”以填充间隙或具有高深宽比的间隔。通常，将各种化学试剂添加到含硅前驱物以允许沉积的膜流动。在一些实施例中，添加氮氢化物粘接剂。可流动介电前驱物(特别地可流动氧化硅前驱物)的实例包括硅酸盐、硅氧烷、甲基倍半氧硅烷(MSQ)、氢倍半氧硅烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸四乙酯(TEOS)、或硅烷基胺，例如三硅烷基胺(TSA)。此等可流动氧化硅材料在多操作制程中形成。在沉积可流动膜之后，此可流动膜经固化并且随后退火以移除不期望的元素来形成氧化硅。当移除不期望的元素时，可流动膜致密化并且收缩。在一些实施例中，进行多个退火制程。固化及退火可流动膜多于一次。可流动膜可由硼及/或磷掺杂。
如图4所示，隔离绝缘层30首先在厚层中形成，使得鳍结构嵌入厚层中，并且凹陷厚层以便暴露鳍结构20的上部。鳍结构距隔离绝缘层30的上表面的高度H1在一些实施例中是在从约20nm至约100nm的范围中，且在其他实施例中是在从约30nm至约50nm的范围中。在凹陷隔离绝缘层30之后或之前，可执行热制程(例如，退火制程)以改进隔离绝缘层30的品质。在某些实施例中，热制程是通过在惰性气体环境(例如，N2、Ar、或He环境)中在从约900℃至约1050℃的范围中的温度下使用快速热退火(rapid thermal annealing；RTA)达约1.5秒至约10秒来执行。
如图5A至图5C所示，在形成隔离绝缘层30之后，栅极结构40在鳍结构20上方形成。图5A是绘示三个鳍结构以简化本揭露的示例性透视图，但将理解，在一些实施例中在基板上设置有四个或四个以上鳍结构。图5B是沿着图5A的线a-a的示例性横截面图，并且图5C是沿着图5A的线b-b的示例性横截面图。图6至图15亦是沿着图5A的线b-b的示例性横截面图。
如图5A所示，栅极结构40在X方向上延伸，而鳍结构20在Y方向上延伸。
为了制造栅极结构40，介电层及聚硅层在隔离绝缘层30及暴露的鳍结构20上方形成，并且随后执行图案化操作，以便获得包括由聚硅构成的栅极图案44及介电层42的栅极结构。在一些实施例中，聚硅层通过使用硬遮罩来图案化，并且硬遮罩作为栅极结构40的覆盖绝缘层46保留在栅极图案44上。硬遮罩(覆盖绝缘层46)包括一或多层绝缘材料。在一些实施例中，覆盖绝缘层46包括在氧化硅层上方形成的氮化硅层。在其他实施例中，覆盖绝缘层46包括在氮化硅层上方形成的氧化硅层。用于覆盖绝缘层46的绝缘材料可通过CVD、PVD、ALD、电子束蒸发、或其他适当制程形成。在一些实施例中，介电层42可包括下列的一或多层：氧化硅、氮化硅、氮氧化硅、或高介电常数介电质。在一些实施例中，介电层42的厚度是在从约2nm至约20nm的范围中，且在其他实施例中是在从约2nm至约10nm的范围中。包括可选的覆盖绝缘层46的栅极结构的高度H2在一些实施例中是在从约50nm至约400nm的范围中，且在其他实施例中是在从约100nm至200nm的范围中。
在一些实施例中，采用栅极替代技术。在此种情况下，栅极图案44及介电层42分别为随后移除的虚拟栅电极及虚拟栅极介电层。若采用栅极优先(gate-first)技术，则将栅极图案44及介电层42用作栅电极及栅极介电层。
另外，栅极侧壁间隔件48是在栅极图案的两个侧壁上形成。侧壁间隔件48包括一或多层绝缘材料，例如SiO2、Si3N4、SiON、SiOCN或SiCN，此绝缘材料是通过CVD、PVD、ALD、电子束蒸发、或其他适当制程形成。低介电常数介电材料可用作侧壁间隔件。侧壁间隔件48通过形成绝缘材料的毯覆层并且执行各向异性蚀刻来形成。在一个实施例中，侧壁间隔层由基于氮化硅的材料(例如Si3N4、SiON、SiOCN或SiCN)构成。
随后，如图6所示，鳍侧壁50在鳍结构20上方形成。鳍侧壁50由包括基于氮化硅的材料(例如Si3N4、SiON、SiOCN或SiCN)的介电材料构成。在一个实施例中，Si3N4用作鳍侧壁50。鳍侧壁50是通过CVD、PVD、ALD、电子束蒸发、或其他适当制程来形成。鳍侧壁50的厚度在一些实施例中是在从约30nm至约70nm的范围中。
在一些实施例中，分开地形成用于栅极结构的鳍侧壁50及侧壁间隔件48。在其他实施例中，相同的毯覆层用于鳍侧壁50及侧壁间隔件48。
在形成鳍侧壁50之后，凹陷在将形成源极/漏极(S/D)结构的区域中的鳍结构20的上部，并且在从隔离绝缘层突出的鳍结构的顶表面上设置的鳍侧壁50的一部分通过干式蚀刻及/或湿式蚀刻操作移除。如图7所示，鳍结构20的上部向下凹陷(蚀刻)到等于或低于在上表面隔离绝缘层30上的鳍侧壁50的上表面的位准。通过调节蚀刻条件，例如，过度蚀刻时间，鳍侧壁50保留在鳍结构20的侧表面上。剩余鳍侧壁50的厚度在一些实施例中是在从约2nm至约10nm的范围中。在其他实施例中，鳍侧壁50完全从鳍结构20的侧表面移除。
随后，如图8所示，磊晶源极/漏极结构60在凹陷的鳍结构20上方形成。磊晶源极/漏极结构60由一或多层半导体材料构成，此半导体材料具有与鳍结构20(通道区域)不同的晶格常数。当鳍结构由Si构成时，磊晶源极/漏极结构60包括用于n通道Fin FET的SiP、SiC或SiCP，以及用于p通道Fin FET的SiGe或Ge。磊晶源极/漏极结构60在凹陷的鳍结构的上部上方磊晶形成。归因于形成到鳍结构20(例如，(100)平面)中的基板的晶体定向，在一些实施例中，磊晶源极/漏极结构60横向生长并且具有类金刚石形状。
源极/漏极磊晶层60可通过使用含Si气体(例如，SiH4、Si2H6或SiCl2H2)、含Ge气体(例如，GeH4、Ge2H6或GeCl2H2)、含C气体(例如，CH4或C2H6)、及/或掺杂剂气体(例如，PH3)在约80Torr至150Torr的压力下在约600℃至800℃的温度下生长。用于n通道FET的源极/漏极结构以及用于p通道FET的源极/漏极结构可通过分开的磊晶制程形成。
如图8所示，归因于在鳍结构与保留在鳍结构之间的隔离绝缘层的上表面上的鳍侧壁50之间的相对小的空间，合并在每个第一鳍结构20上方形成的相邻磊晶源极/漏极结构，使得孔隙或间隙(气隙)65通过合并的磊晶源极/漏极结构60及隔离绝缘层30的上表面上的鳍侧壁50形成。因为在相邻鳍上形成的源极/漏极结构合并，在一些实施例中，合并的磊晶源极/漏极结构60的类金刚石结构在合并的磊晶源极/漏极结构60的相对端处最为明显的。
在一些实施例中，从隔离绝缘层30的上表面量测的孔隙的高度H3是在从约10nm至约30nm的范围中，并且在其他实施例中是在从约15nm至约25nm的范围中。
在一些实施例中，一些鳍结构20将形成第一半导体装置1，并且一些其他鳍结构将形成第二半导体装置2。在一些实施例中，第一半导体装置1包括第一晶体管结构1，并且第二半导体装置2包括第二晶体管结构2。在一些实施例中，第一晶体管结构1及第二晶体管结构2形成场效晶体管。
在形成磊晶源极/漏极结构60之后，如图9所示，在一些实施例中，硅化物层70在磊晶源极/漏极结构60上方形成。
金属材料，例如Ni、Ti、Ta、及/或W，是在磊晶源极/漏极结构60上方形成，并且执行退火操作以形成硅化物层70。在其他实施例中，硅化物材料(例如NiSi、TiSi、TaSi、及/或WSi)在磊晶源极/漏极结构60上方形成，并且可执行退火操作。退火操作在约250℃至约850℃的温度下执行。金属材料或硅化物材料通过CVD或ALD形成。硅化物层70的厚度在一些实施例中是在从约4nm至约10nm的范围中。在退火操作之前或之后，选择性移除在隔离绝缘层30上方形成的金属材料或硅化物材料。
随后，形成金属栅极结构(未绘示)。在形成硅化物层70之后，虚拟栅极结构(虚拟栅电极44及虚拟栅极介电层42)经移除并且用金属栅极结构(金属栅电极及栅极介电层)替代。在一些实施例中，当移除栅电极44及栅极介电层42时，亦移除覆盖绝缘层46。
如图10所示，在一些实施例中，层间介电层85在源极/漏极磊晶结构及虚拟栅极结构上方形成，并且执行平坦化操作，例如化学机械抛光(CMP)制程或回蚀制程，以暴露虚拟栅电极44的上表面。随后，虚拟栅电极44及虚拟栅极介电层42分别通过适当的蚀刻制程移除以形成栅极开口。包括栅极介电层及金属栅电极的金属栅极结构在栅极开口中形成。在一些实施例中，额外的层间介电层在第一层间介电层及金属栅极结构上方形成。
栅极介电层可在鳍结构20的通道层上方设置的界面层(未绘示)上方形成。在一些实施例中，具有0.2nm至1.5nm的厚度的界面层可包括氧化硅或氧化锗。在其他实施例中，界面层的厚度是在约0.5nm至约1.0nm的范围中。
栅极介电层包括一或多层介电材料，例如氧化硅、氮化硅、或高介电常数介电材料、其他适当介电材料、及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数介电材料、及/或其组合。例如，栅极介电层是通过下列方法形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度电浆CVD(HDPCVD)、或其他适当方法、及/或其组合。栅极介电层的厚度在一些实施例中是在从约1nm至约10nm的范围中，且在其他实施例中可在从约2nm至约7nm的范围中。
金属栅电极在栅极介电层上方形成。金属栅电极包括一或多层任何适当金属材料，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当材料、及/或其组合。
在本揭露的某些实施例中，一或多个功函数调节层(未绘示)可插入栅极介电层与金属栅电极之间。功函数调节层由导电材料构成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC的单层，或者两种或两种以上此等材料的多层。对于n通道Fin FET而言，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、及TaSi的一或多者用作功函数调节层，并且对于p通道Fin FET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多者用作功函数调节层。
在沉积用于金属栅极结构的适当材料之后，执行平坦化操作，例如CMP。
在一些实施例中，如图10所示，在形成层间介电层85之前，用作接触蚀刻终止层的绝缘层80在所形成的金属栅极结构及源极/漏极结构60上方形成。绝缘层80是一或多层绝缘材料。在一个实施例中，绝缘层80由CVD形成的氮化硅构成。
如图11所示，通过使用图案化操作，间隙90在层间介电层85中形成。在一些实施例中，光阻层在层间介电层85上方形成。光阻层经光微影图案化以暴露其中将形成间隙90的介电层85的部分。在层间介电层85中的间隙90是通过蚀刻形成，例如通过各向异性干式蚀刻，在一些实施例中包括电浆干式蚀刻。如图12所示，间隙90随后延伸至绝缘层80及源极/漏极结构60中，以便分开相邻装置的源极/漏极结构60，由此形成第一晶体管结构1及第二晶体管结构2，例如鳍式场效晶体管。适当蚀刻剂用于选择性蚀刻层间介电层85、绝缘层80、及源极/漏极结构60以形成实质上直壁的间隙90，并且分开第一晶体管结构1与第二晶体管结构2。在一些实施例中，执行电浆干式蚀刻以延伸间隙穿过源极/漏极结构60。
蚀刻操作可包括使用不同电浆气体的多个蚀刻制程。当基于Si的材料用作第二源极/漏极结构60时，蚀刻可以通过电浆干式蚀刻执行，例如，使用包括HBr的气体或包括Cl2及SF6的气体。当基于Si氧化物的材料用作层间介电层85时，蚀刻可以通过电浆干式蚀刻执行，例如，使用包括氟碳及/或氟的气体。在蚀刻期间，基板可在约20℃至约200℃之间的温度下加热。
在一些实施例中，在形成间隙90之后，形成硅化物层70。在此种情况下，在如图8所示形成磊晶源极/漏极结构60之后，如图13所示，形成间隙90。随后，如图14所示，形成绝缘层80(接触蚀刻终止层)、层间介电层85、及金属栅极结构，而不形成硅化物层。随后，如图15所示，接触孔95在绝缘层80及层间介电层85中形成以暴露磊晶源极/漏极结构60的上表面，并且随后硅化物层70在磊晶源极/漏极结构60的上表面上形成。如图16所示，接触孔95随后用导电材料(例如包括铜、铝、或钨的金属)填充以形成导电触点97。
在一些实施例中，在形成磊晶源极/漏极结构60之后，形成间隙90，随后硅化物层70在磊晶源极/漏极结构60上方形成。接下来，形成接触蚀刻终止层80(CESL)，并且随后层间介电层(ILD)85在磊晶源极/漏极结构60上方形成以在随后的栅极替代操作期间保护磊晶源极/漏极结构。
在一些实施例中，虚拟聚硅栅电极及氧化硅栅极介电层由金属栅极及高介电常数栅极介电层替代。在一些实施例中，在栅极替代操作之后，通孔随后亦在ILD 85中形成，并且到磊晶源极/漏极结构60的导电触点在通孔中形成。
在形成间隙之后，执行进一步的互补式金氧半场效晶体管(CMOS)制程以形成各种特征，例如额外的层间介电层、触点/通孔、互连金属层、及钝化层等。
图17至图20绘示根据本揭露的另一实施例的用于制造FinFET装置的各个阶段的示例性横截面图。将理解，额外操作可以在由图17至图20所示的制程之前、期间及之后提供，且下文所描述的一些操作可以针对本方法的额外实施例替代或消除。操作/制程的次序是可互换的。
如图17所示，合并的源极/漏极结构在凹陷的鳍结构120上方形成。在一些实施例中，源极/漏极结构包括两个磊晶区域，包括SiP 140的第一区域以及在第一区域140上方设置的第二富含硅的区域150。第二区域150具有与第一区域140相比较低的P掺杂剂浓度。在一些实施例中，两个半导体装置100、200将在基板(未绘示)上形成。在一些实施例中，半导体装置100、200是由图17绘示的晶体管结构形成的晶体管。源极/漏极结构在源极/漏极结构形成操作期间有意合并。在一些实施例中，第一装置100及第二装置200的相邻鳍结构120分开了约25nm至约75nm的距离S2。在一些实施例中，第一装置100及第二装置200的相邻鳍结构120分开了约50nm的距离。在一些实施例中，鳍结构120由鳍侧壁130的剩余部分围绕。在一些实施例中，在形成磊晶源极/漏极区域140、150之前，间隔件135在凹陷的鳍结构120上方设置。在一些实施例中，间隔件135由半导体材料形成。在一些实施例中，鳍结构120由浅沟槽隔离层125分开。在一些实施例中，将磊晶源极/漏极结构140、150生长到距鳍结构20的顶部达参考高度RH。参考高度RH经选择为在某一范围内，使得相邻装置100、200的源极/漏极结构140、150合并。若参考高度RH过低，则源极/漏极结构将不足够大，而不能令人满意地执行，亦即-高电阻。参考高度需要足够大来用于适当地操作源极/漏极结构。当形成具有足够高度的源极/漏极区域时，若相邻装置紧密地间隔，则在相邻装置上的源极/漏极结构可合并。在一些实施例中，从源极/漏极区域中的鳍结构的顶部量测的参考高度RH是从约20nm至约150nm。在一些实施例中，从鳍结构的顶部量测的源极/漏极结构的高度RH从约60nm至约100nm变化。在本揭露的实施例中，在制造操作的此阶段有意地合并源极/漏极结构。
在形成源极/漏极结构之后，基于氮化硅的材料，例如Si3N4、SiON、SiOCN或SiCN(未绘示)，在源极/漏极结构上方形成为CESL。随后，如图18所示，光阻剂160，例如双层光阻剂(第一层180、第二层170)，在第一装置100及第二装置200上方形成，并且光阻剂通过暴露至光化辐射而图案化，并且显影以在第一装置100与第二装置200之间形成间隙185。在一些实施例中，双层光阻剂的第一层180是平坦化及/或底部抗反射涂层(BARC)。双层光阻剂的第二层170对深UV辐射敏感。
接下来，如图19所示，源极/漏极结构60通过蚀刻切割以穿过源极/漏极结构140、150延伸间隙185’，由此分开第一半导体装置100及第二半导体装置200。在一些实施例中，蚀刻是湿式或干式蚀刻。在一些实施例中，蚀刻是各向异性电浆干式蚀刻。在一些实施例中，归因于过度蚀刻而蚀刻下面STI层125的一部分。在分开装置之后，如图20所示，使用适当的光阻剂汽提器或灰化操作移除光阻剂160。在一些实施例中，在间隙185’处，相邻半导体装置100、200的源极/漏极结构140、150、140’、150’分开了约2nm至20nm的距离S3。在一些实施例中，相邻半导体装置100、200的源极/漏极结构140、150、140’、150’分开了约5nm至10nm的距离S3。
在一些实施例中，一对相邻的第一鳍结构120间隔开距离S1，并且一对相邻的第二鳍结构120’间隔开距离S1。第一鳍结构120与第二鳍结构120’间隔开距离S2。第一合并的源极/漏极结构140、150与第二合并的源极/漏极结构140’、150’在间隙185’处间隔开距离S3。在一些实施例中，距离S1从约10nm至约50nm变化。在其他实施例中，距离S1从约15nm至约40nm变化。在一些实施例中，距离S2从约25nm至约75nm变化。在其他实施例中，距离S2从约30nm至约65nm变化。在一些其他实施例中，距离S2从约40nm至约60nm变化。
在一些实施例中，比率S2/S3从约1.25/1至约25/1变化。在其他实施例中，比率S2/S3从约2/1至约15/1变化。在其他实施例中，比率S2/S3从约5/1至约10/1变化。在一些实施例中，比率S2/S1从约1.5/1至约7.5/1变化。在其他实施例中，比率S2/S1从约2.5/1至约5/1。
在一些实施例中，从鳍结构的顶部量测的源极/漏极结构的高度RH与在相邻源极/漏极结构之间的距离S3的比率(RH/S3)从1/1至75/1变化。在一些实施例中，RH/S3从3/1至10/1的范围中变化。在一些实施例中，从鳍结构的顶部量测的源极/漏极结构的高度RH与在相邻晶体管结构的鳍结构之间的距离S2的比率(RH/S2)从1/1至8/1变化。在一些实施例中，RH/S2从2/1至5/1变化。归因于形成到鳍结构120(例如，(100)平面)中的基板的晶体定向，磊晶源极/漏极结构140、150、140’、150’具有远离基板的较高横向生长速率及垂直生长速率，在一些实施例中磊晶源极/漏极结构140、150、140’、150’导致类金刚石形状。由于在上晶格面与外边缘晶格面的生长速率差异，类金刚石形状在相邻装置100、200的源极/漏极结构140、150、140’、150’的外边缘上凸出，而源极漏极结构的顶部是平坦的。相邻装置100、200的源极/漏极结构140、150、140’、150’的内边缘由于蚀刻操作而在垂直方向上变平以分开第一半导体装置100及第二半导体装置200。在一些实施例中，蚀刻操作是电浆干式蚀刻操作。
在本揭露的一些实施例中，在半导体基板上形成多个第一半导体装置100及第二半导体装置200，例如第一及第二FinFET。如图21所示，在半导体基板上形成两个第一半导体装置100及两个第二半导体装置200。尽管在此实施例中在基板上形成四个半导体装置，可形成多于四个半导体装置或可形成三个半导体装置。半导体装置通过本文参考图1至图11及图17揭示的方法形成。合并四个半导体装置的源极/漏极结构140、150、140’、150’。半导体装置的每个鳍结构120与相同半导体装置的最近鳍结构间隔开距离S1。相邻半导体装置100、200的最近鳍结构120间隔开距离S2，其中S2＞S1。
如图22所示，源极/漏极结构140、150、140’、150’通过切割合并的源极/漏极结构分开，由此分开半导体装置100、200。合并的源极/漏极结构在相邻半导体的最近鳍结构分开了距离S2的位置处切割。如本文参考图11至图13以及图18至图20所揭示，可以执行分开半导体装置的操作。在一些实施例中，间隔开的源极/漏极结构是通过间隙分开，此间隙具有从约2nm至约20nm变化的距离S3。在一些实施例中，S3从约5nm至约10nm变化。在一些实施例中，比率S2/S1从1.5/1至7.5/1变化。在一些实施例中，合并的源极/漏极结构不在相邻鳍结构间隔开距离S1的位置处切割。
在形成间隙之后，在一些实施例中，层间介电(ILD)层在源极/漏极结构140、150、140’、150’上方形成。另外，通孔可在ILD及CESL中形成，并且硅化物层及导电触点可在暴露的源极/漏极结构140、150、140’、150’上方形成。此外，执行进一步的CMOS制程以形成各种特征，例如额外的层间介电层、触点/通孔、互连金属层、及钝化层等。
在本揭露中，因为晶体管更紧密地形成在一起，提供了增加的装置密度。因为并不是避免相邻晶体管的源极/漏极结构合并，晶体管可以彼此间隔地更紧密，并且根据本揭露的实施例有意合并源极/漏极结构。随后蚀刻合并的源极/漏极结构以分开相邻装置。
在本揭露的一实施例中，一种制造半导体装置的方法包括在基板上形成第一晶体管结构及第二晶体管结构，其中合并第一晶体管结构及第二晶体管结构的源极/漏极结构。第一及第二晶体管结构通过蚀刻源极/漏极结构而分开。在一实施例中，在分开第一及第二晶体管之前，此方法包括在合并的源极/漏极结构上方形成硅化物层、在合并的源极/漏极结构上方形成层间介电层、以及在第一及第二晶体管之间的区域中的层间介电层中形成间隙。在一实施例中，在形成层间介电层之前，形成硅化物层。在一实施例中，在形成间隙之后，形成硅化物层。在一实施例中，间隙暴露源极/漏极结构的一部分，并且在蚀刻源极/漏极结构期间蚀刻所暴露的源极/漏极结构的部分。在一实施例中，此方法包括在硅化物层上方形成蚀刻终止层。
在本揭露的另一实施例中，一种制造包括多个鳍式场效晶体管(FinFET)的半导体装置的方法包括在基板上方形成第一鳍结构及第二鳍结构，在平面图中第一及第二鳍结构在第一方向上延伸。隔离绝缘层在基板上方形成，使得第一及第二鳍结构的下部嵌入隔离绝缘层中，并且第一及第二鳍结构的上部从隔离绝缘层暴露出。栅极结构在第一及第二鳍结构的部分上方形成。栅极结构包括栅极图案、在栅极图案与第一及第二鳍结构之间设置的介电层、以及在栅极图案上方设置的覆盖绝缘层。在平面图中栅极结构在与第一方向交叉的第二方向上延伸。凹陷第一及第二鳍结构的上部。磊晶源极/漏极结构在凹陷的第一鳍结构上方形成。磊晶源极/漏极结构是合并的结构，使得孔隙在合并的磊晶源极/漏极结构与隔离绝缘层之间形成。蚀刻在第一及第二鳍结构之间合并的磊晶结构的一部分以形成第一磊晶源极/漏极结构及第二磊晶源极/漏极结构。在一实施例中，鳍侧壁在从隔离绝缘层突出并且未由栅极结构覆盖的第一及第二鳍结构的侧壁上、以及在形成栅极结构之后的隔离绝缘层的上表面上形成，并且在第一及第二鳍结构的凹陷上部中，移除在鳍结构的侧表面上设置的鳍侧壁的一部分，并且保留在鳍结构的下部侧表面上设置的鳍侧壁的一部分。在一实施例中，在第一及第二鳍结构的凹陷上部中，第一及第二鳍结构向下凹陷在隔离绝缘层的上表面下方。在一实施例中，在形成第一及第二磊晶源极/漏极结构之后，此方法包括在合并的第一及第二磊晶源极/漏极结构上形成硅化物层、形成层间介电层、以及在层间介电层中形成间隙。在一实施例中，在形成层间介电层之前，形成硅化物层。在一实施例中，在形成开口之后，形成硅化物层。在一实施例中，此方法包括在硅化物层上方形成蚀刻终止层。在一实施例中，在形成第一及第二磊晶源极/漏极结构之后，此方法包括：移除覆盖绝缘层、栅极图案及介电层，以便制成栅极空间；在栅极空间中形成栅极介电层；以及在栅极空间中的栅极介电层上形成栅电极。在一实施例中，栅极介电层由高介电常数材料形成。在一实施例中，第一及第二源极/漏极结构包含：第一区域，包含具有第一P浓度的SiP；以及在第一区域上方的第二区域，具有第二P浓度，其中第二P浓度小于第一P浓度。
在本揭露的另一实施例中，一种制造半导体装置的方法包括在基板上方形成第一多个鳍结构及第二多个鳍结构，在平面图中第一多个及第二鳍结构在第一方向上延伸。隔离绝缘层在基板上方形成，使得第一多个鳍结构及第二多个鳍结构的下部嵌入隔离绝缘层中，并且第一多个鳍结构及第二多个鳍结构的上部从隔离结缘层暴露出。栅极结构在第一多个鳍结构及第二多个鳍结构的部分上方形成。在平面图中栅极结构在与第一方向交叉的第二方向上延伸。凹陷第一多个鳍结构的第一上部及第二多个鳍结构的第二上部。合并的源极/漏极结构在第一多个鳍结构及第二多个鳍结构的凹陷部分上方形成。孔隙在第一多个鳍结构及第二多个鳍结构的相邻鳍结构之间形成。蚀刻在第一多个鳍结构与第二多个鳍结构之间的合并的源极/漏极结构的一部分以分开第一多个鳍结构及第二多个鳍结构。在一实施例中，在形成合并的源极/漏极结构之后，此方法包括在合并的源极/漏极结构上形成硅化物层、形成层间介电层、以及在层间绝缘层中形成间隙。在一实施例中，在形成层间介电层之前，形成硅化物层。在一实施例中，在形成开口之后，形成硅化物层。
在本揭露的另一实施例中，一种制造半导体装置的方法包括在半导体基板上形成第一组鳍结构及第二组鳍结构。第一组鳍结构的每个鳍结构与第一组鳍结构的最近鳍结构间隔开距离S1。第二组鳍结构的每个鳍结构与第二组鳍结构的最近鳍结构间隔开距离S1。第一组鳍结构及第二组鳍结构的最近鳍结构间隔开距离S2，并且S2＞S1。源极/漏极结构在第一组及第二组鳍结构的每个鳍结构上方形成，使得源极/漏极结构合并以形成合并的源极/漏极结构。合并的源极/漏极结构在第一组及第二组鳍结构的最近鳍结构分开了距离S2的位置处切割以将合并的源极/漏极结构分为两个间隔开的源极/漏极结构。在一实施例中，两个间隔开的源极/漏极结构范围由从2nm至20nm变化的距离分开。在一实施例中，比率S2/S1从1.5/1至7.5/1变化。在一实施例中，此方法包括在半导体基板上形成多个第一组及第二组鳍结构。在一实施例中，此方法包括在对应的第一组及第二组的最近鳍结构间隔开距离S2的多个位置处切割合并的源极/漏极结构。在一实施例中，合并的源极/漏极结构不在相邻鳍结构间隔开距离S1的位置处切割。
在本揭露的另一实施例中，一种制造半导体装置的方法包括在基板上形成第一鳍结构、第二鳍结构、第三鳍结构、及第四鳍结构。第一鳍结构及第二鳍结构间隔开距离S1，并且第三鳍结构及第四鳍结构间隔开距离S1。在第一鳍结构及第二鳍结构的任一个与第三鳍结构及第四鳍结构的任一个之间的最短距离为距离S2，并且S2＞S1。源极/漏极结构在第一鳍结构、第二鳍结构、第三鳍结构、及第四鳍结构上方形成，使得源极/漏极结构合并以形成合并的源极/漏极结构。合并的源极/漏极结构在两个相邻鳍结构分开了距离S2的位置处切割以将合并的源极/漏极结构分为两个间隔开的源极/漏极结构。在一实施例中，在两个间隔开的源极/漏极结构之间的间隙从2nm至20nm变化。在一实施例中，比率S2/S1从1.5/1至7.5/1变化。
在本揭露的另一实施例中，一种在共用基板上方设置有多个晶体管的半导体装置包括：第一晶体管，包括多个第一鳍结构；以及第二晶体管，包含多个第二鳍结构。第一合并的源极/漏极结构在第一多个鳍结构上方设置，并且第二合并的源极漏极结构在第二多个鳍结构上方设置。一对相邻的第一鳍结构间隔开距离S1，并且一对相邻的第二鳍结构间隔开距离S1。第一鳍结构与第二鳍结构间隔开距离S2。第一合并的源极/漏极结构与第二合并的源极/漏极结构间隔开距离S3，并且比率S2/S3从1.25/1至25/1变化。在一实施例中，比率S2/S1从1.5/1至7.5/1变化。在一实施例中，S3从2nm至20nm变化。在一实施例中，第一及第二合并的源极/漏极结构各者包括：第一区域，包括具有第一P浓度的SiP；以及在第一区域上方的第二区域，具有第二P浓度，其中第二P浓度小于第一P浓度。
在本揭露的另一实施例中，一种包括在共用基板上方设置的多个晶体管的半导体装置包括：第一晶体管，包含多个第一鳍结构；以及第二晶体管，包含多个第二鳍结构。第一合并的源极/漏极结构在第一多个鳍结构上方设置，并且第二合并的源极漏极结构在第二多个鳍结构上方设置。一对相邻的第一鳍结构间隔开距离S1，并且一对相邻的第二鳍结构间隔开距离S1。一个第一鳍结构与邻近一个第一鳍结构的一个第二鳍结构间隔开距离S2，其中10nm<S1<50nm、25nm<S2<75nm，并且S2>S1。在一实施例中，5nm<S1<40nm。在一实施例中，30nm<S2<65nm。在一实施例中，40nm<S2<60nm。在一实施例中，第一合并的源极/漏极结构与第二合并的源极/漏极结构间隔开距离S3，并且2nm＜S3＜20nm。在一实施例中，5nm<S3<10nm。在一实施例中，第一及第二合并的源极/漏极结构各者包含：第一区域，包含具有第一P浓度的SiP；以及在第一区域上方的第二区域，具有第二P浓度，其中第二P浓度小于第一P浓度。在一实施例中，半导体装置包括在第一及第二合并的源极/漏极结构上方设置的层间介电层。在一实施例中，半导体装置包括穿过层间介电层延伸并且分别与第一及第二合并的源极/漏极结构电气接触的第一及第二导电触点。在一实施例中，半导体装置包括在第一及第二导电触点与第一及第二合并的源极/漏极结构之间设置的硅化物层。在一实施例中，从第一鳍结构的顶部量测的第一合并的源极/漏极结构的高度从20nm至150nm变化。
在本揭露的另一实施例中，一种半导体装置包括在共用基板上方设置的第一晶体管及第二晶体管，包括：第一晶体管，包括多个第一鳍结构；以及第二晶体管，包括多个第二鳍结构。第一合并的源极/漏极结构在第一多个鳍结构上方设置，并且第二合并的源极漏极结构在第二多个鳍结构上方设置。一对相邻的第一鳍结构间隔开距离S1，并且一对相邻的第二鳍结构间隔开距离S1。一个第一鳍结构与邻近一个第一鳍结构的一个第二鳍结构间隔开距离S2，并且比率S2/S1从1.5/1至7.5/1变化。在一实施例中，S2/S1从2.5/1至5/1变化。在一实施例中，第一合并的源极/漏极结构与第二合并的源极/漏极结构间隔开距离S3，并且2nm＜S3＜20nm。在一实施例中，分别从第一或第二鳍结构的一个的顶部量测的第一及第二合并的源极/漏极结构的一个的高度RH与距离S3的比率(RH/S3)从1/1至75/1变化。在一实施例中，RH/S3从3/1至10/1变化。在一实施例中，分别从第一及第二鳍结构的一个的顶部量测的第一及第二合并的源极/漏极结构的一个的高度RH与距离S2的比率(RH/S2)从1/1至8/1变化。在一实施例中，RH/S2从2/1至5/1变化。
应理解，本文无需论述所有优点，不需要针对所有实施例或实例的特定优点，且其他实施例或实例可提供不同优点。
上文概述了若干实施例或实例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种制造一半导体装置的方法，其特征在于，包含：
在一基板上形成一第一晶体管结构及一第二晶体管结构，其中合并该第一晶体管结构及该第二晶体管结构的源极/漏极结构；以及
通过蚀刻该合并的源极/漏极结构分开该第一及第二晶体管结构。
CN201910572523.6A 2018-06-29 2019-06-28 制造半导体装置的方法 Pending CN110660742A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692246P 2018-06-29 2018-06-29
US62/692,246 2018-06-29
US16/443,416 US10872892B2 (en) 2018-06-29 2019-06-17 Semiconductor device and manufacturing method thereof
US16/443,416 2019-06-17

Publications (1)

Publication Number Publication Date
CN110660742A true CN110660742A (zh) 2020-01-07

Family

ID=69008297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910572523.6A Pending CN110660742A (zh) 2018-06-29 2019-06-28 制造半导体装置的方法

Country Status (3)

Country Link
US (1) US10872892B2 (zh)
CN (1) CN110660742A (zh)
TW (1) TW202002092A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102020115553A1 (de) 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Cut-epi-verfahren und strukturen
US11515211B2 (en) 2020-02-27 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cut EPI process and structures
US11355399B2 (en) * 2020-05-19 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gap patterning for metal-to-source/drain plugs in a semiconductor device
US20220238521A1 (en) * 2021-01-22 2022-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method
US20230008020A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946029B2 (en) * 2012-11-12 2015-02-03 GlobalFoundries, Inc. Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions
US9349649B2 (en) 2014-06-26 2016-05-24 Globalfoundries Inc. Low resistance and defect free epitaxial semiconductor material for providing merged FinFETs
US9589851B2 (en) 2015-07-16 2017-03-07 International Business Machines Corporation Dipole-based contact structure to reduce metal-semiconductor contact resistance in MOSFETs
US9570556B1 (en) 2016-03-03 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9865504B2 (en) 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10886268B2 (en) 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure

Also Published As

Publication number Publication date
US20200006336A1 (en) 2020-01-02
TW202002092A (zh) 2020-01-01
US10872892B2 (en) 2020-12-22

Similar Documents

Publication Publication Date Title
CN107154384B (zh) 半导体器件及其制造方法
US10297690B2 (en) Method of forming a contact structure for a FinFET semiconductor device
US20210035806A1 (en) Semiconductor device having a uniform and thin silicide layer on an epitaxial source/ drain structure and manufacturing method thereof
US11101143B2 (en) Semiconductor device and manufacturing method thereof
US9882029B2 (en) Semiconductor device including Fin-FET and manufacturing method thereof
US10158007B2 (en) Semiconductor device and manufacturing method thereof
US10269968B2 (en) Semiconductor device including fin structures and manufacturing method thereof
US20200350173A1 (en) Semiconductor device and manufacturing method thereof
US11121217B2 (en) Semiconductor device and manufacturing method thereof
US10872892B2 (en) Semiconductor device and manufacturing method thereof
US10068774B2 (en) Semiconductor device and manufacturing method thereof
US11309418B2 (en) Contact structure for FinFET semiconductor device
TWI785518B (zh) 製造半導體裝置的方法和半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200107

WD01 Invention patent application deemed withdrawn after publication