TW202002092A - 製造半導體裝置的方法 - Google Patents

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陳隆
洪隆傑
郭康民
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台灣積體電路製造股份有限公司
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Abstract

一種製造半導體裝置的方法包括在基板上形成第一電晶體結構及第二電晶體結構，其中合併第一電晶體結構及第二電晶體結構的源極/汲極結構。第一及第二電晶體結構係藉由蝕刻源極/汲極結構而分開。

Description

製造半導體裝置的方法
本揭露係關於一種製造半導體裝置的方法。
隨著為了追求更高裝置密度、更高效能、及較低成本，半導體工業已經發展到奈米技術製程節點，來自製造及設計問題的挑戰已導致三維設計(例如鰭式場效電晶體(fin field effect transistor；FinFET))的發展以及具有高k(介電常數)材料的金屬閘極結構的使用。金屬閘極結構經常藉由使用閘極替代技術來製造，並且源極及汲極係藉由使用磊晶生長方法來形成。
一種製造半導體裝置的方法，包含在基板上形成第一電晶體結構及第二電晶體結構，其中合併第一電晶體結構及第二電晶體結構的源極/汲極結構；以及藉由蝕刻合併的源極/汲極結構分開第一及第二電晶體結構。
1‧‧‧第一半導體裝置/第一電晶體結構
2‧‧‧第二半導體裝置/第二電晶體結構
10‧‧‧基板
10M‧‧‧臺面形狀
15‧‧‧遮罩層
15A‧‧‧墊氧化物層
15B‧‧‧氮化矽遮罩層
20‧‧‧鰭結構
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
42‧‧‧介電層
44‧‧‧閘極圖案
46‧‧‧覆蓋絕緣層
48‧‧‧側壁間隔件
50‧‧‧鰭側壁
60‧‧‧磊晶源極/汲極結構
65‧‧‧間隙(氣隙)
70‧‧‧矽化物層
80‧‧‧絕緣層
85‧‧‧層間介電層
90‧‧‧間隙
95‧‧‧接觸孔
97‧‧‧導電觸點
100‧‧‧半導體裝置
120‧‧‧第一鰭結構
120'‧‧‧第二鰭結構
125‧‧‧淺溝槽隔離層
130‧‧‧鰭側壁
135‧‧‧間隔件
140‧‧‧源極/汲極結構
140'‧‧‧源極/汲極結構
150‧‧‧源極/汲極結構
150'‧‧‧源極/汲極結構
160‧‧‧光阻劑
170‧‧‧第二層
180‧‧‧第一層
185‧‧‧間隙
185'‧‧‧間隙
200‧‧‧半導體裝置
H1 H2 H3‧‧‧高度
RH‧‧‧高度
S1 S2 S3‧‧‧距離
W1‧‧‧寬度
當結合隨附圖式閱讀時，將自以下詳細描述將最佳地理解本揭露。應注意，根據工業中的標準實務，各特徵並非按比例繪製，並且僅用於說明目的。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第2圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第3圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第4圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第5A圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的示意性等角視圖。第5B圖繪示沿著第5A圖的線a-a的橫截面圖。第5C圖繪示沿著第5A圖的線b-b的橫截面圖。
第6圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第7圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第8圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第9圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第10圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第11圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第12圖繪示根據本揭露的一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第13圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第14圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第15圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第16圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第17圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第18圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第19圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第20圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第21圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
第22圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段之一者的橫截面圖。
應理解，以下揭示提供了眾多不同的實施例或實例，以用於實現本揭露的不同特徵。下文描述部件及佈置之具體實施例或實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。例如，元件之尺寸不限於所揭示之範圍或值，但可取決於製程條件及/或裝置的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵及第二特徵而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。在附圖中，一些層/特徵可出於簡化目的而省略。
另外，為了便於描述，本文可使用空間相對性術語(例如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語)來描述諸圖中所繪示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。此外，術語「由…構成(made of)」可意謂「包含(comprising)」或「由…組成(consisting of)」。另外，在以下製造製程中，可能在所描述的操作中/之間存在一或多個額外操作，並且操作的順序可能改變。
第1圖至第12圖繪示根據本揭露的一個實施例之用於製造FinFET裝置的各個階段的示例性橫截面圖。將理解，額外操作可以在由第1圖至第12圖所示的製程之前、期間及之後提供，且下文所描述的一些操作可以針對本方法的額外實施例被替代或消除。操作/製程的次序係可互換的。
遮罩層15在基板10上方形成。例如，遮罩層15係藉由熱氧化製程及/或化學氣相沉積(CVD)製程來形成。例如，基板10係具有在約1×1015cm-3至約1×1016cm-3的範圍中的雜質濃度的p型矽或鍺基板。在其他實施例中，基板係具有在約1×1015cm-3至約1×1016cm-3的範圍中的雜質濃度的n型矽或鍺基板。
或者，基板10可包含：另一元素半導體，例如鍺；化合物半導體，包括第IV族-第IV族化合物半導體，例如SiC及SiGe，第III族-第V族化合物半導體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一個實施例中，基板10為絕緣體上矽(silicon-on insulator；SOI)基板的矽層。當使用SOI基板時，鰭結構可從SOI基板的矽層突出或者可從SOI基板的絕緣體層突出。在後一情況中，SOI基板的矽層用於形成鰭結構。非晶基板(例如非晶Si或非晶SiC)、或絕緣材料(例如氧化矽)亦可用作基板10。基板10可包括已經由雜質(例如，p型或n型導電性)適當地摻雜的各種區域。
在一些實施例中，遮罩層15係硬遮罩層，例如，在一些實施例中此硬遮罩層包括墊氧化物(例如，氧化矽)層15A及氮化矽遮罩層15B。
墊氧化物層15A可藉由使用熱氧化或CVD製程來形成。氮化矽遮罩層15B可藉由下列製程形成：物理氣相沉積(PVD)，例如濺射方法；化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、低壓CVD(low-pressure CVD；LPCVD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、原子層沉積(atomic layer deposition；ALD)、及/或其他製程。
在一些實施例中，墊氧化物層15A的厚度係在從約2nm至約15nm的範圍中，且氮化矽遮罩層15B的厚度係在從約2nm至約50nm的範圍中。遮罩圖案進一步在遮罩層上方形成。例如，遮罩圖案係由微影操作形成的光阻圖案。
如第1圖所示，藉由使用遮罩圖案作為蝕刻遮罩，圖案化墊氧化物層15A及氮化矽遮罩層15B的硬遮罩層15。
隨後，如第2圖所示，藉由使用圖案化的硬遮罩層15作為蝕刻遮罩，藉由使用乾式蝕刻方法及/或濕式蝕刻方法的溝槽蝕刻將基板10圖案化至鰭結構20中。
在第2圖中，在基板10上方設置四個鰭結構20。然而，鰭結構的數量不限於四個。數量可小至兩個或大於四個。此外，一或多個虛擬鰭結構可鄰近鰭結構20的兩側來設置，以改進圖案化製程中的圖案保真度。
鰭結構20可由與基板10相同的材料構成，並且可從基板10連續延伸。在此實施例中，鰭結構20由Si構成。鰭結構20的矽層可為固有的、或由n型雜質或p型雜質適當地摻雜。
鰭結構20的寬度W1在一些實施例中係在從約5nm至約40nm的範圍中，且在其他實施例中係在從約7nm至約12nm的範圍中。在兩個相鄰鰭結構之間的間隔S1在一些實施例中係在從約10nm至約50nm的範圍中。鰭結構20的高度(沿著Z方向)在一些實施例中係在從約100nm至約300nm的範圍中，且在其他實施例中係在從約50nm至約100nm的範圍中。
鰭結構20在閘極結構40(參見第5A圖)下方的下部可被稱為阱區域，並且鰭結構20的上部可被稱為通道區域。在閘極結構40下方，阱區域嵌入隔離絕緣層30(參見，第5A圖)中，並且通道區域從隔離絕緣層30突出。通道區域的下部亦可嵌入隔離絕緣層30中至約1nm至約5nm的深度。
阱區域的高度在一些實施例中係在從約60nm至100nm的範圍中，並且通道區域的高度係在從約40nm至 60nm的範圍中，並且在其他實施例中係在從約38nm至約55nm的範圍中。
鰭可藉由任何適當方法圖案化。例如，鰭可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化。通常，雙圖案化或多圖案化製程結合光微影製程及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比較小間距的圖案。例如，在一個實施例中，犧牲層在基板上方形成並且使用光微影製程圖案化犧牲層。間隔件使用自對準製程在圖案化之犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化鰭。
如第3圖所示，在形成鰭結構20之後，進一步蝕刻基板10以形成臺面形狀10M。在其他實施例中，首先形成臺面形狀10M，並且隨後在臺面形狀10M上方形成鰭結構20。
在形成鰭結構20及臺面形狀10M之後，隔離絕緣層30在鰭結構之間的空間及/或在一個鰭結構與在基板10上方形成的另一元件之間的空間中形成。隔離絕緣層30亦可被稱為「淺溝槽隔離(shallow-trench-isolation；STI)」層。用於隔離絕緣層30的絕緣材料可包括下列材料的一或多層：氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。隔離絕緣層係藉由LPCVD(低壓化學氣相沉積)、電漿-CVD或可流動CVD形成。在可流動CVD中，可沉積可流動介電 材料，而非氧化矽。顧名思義，可流動介電材料可以在沉積期間「流動」以填充間隙或具有高深寬比的間隔。通常，將各種化學試劑添加到含矽前驅物以允許沉積的膜流動。在一些實施例中，添加氮氫化物黏接劑。可流動介電前驅物(特別地可流動氧化矽前驅物)的實例包括矽酸鹽、矽氧烷、甲基倍半氧矽烷(MSQ)、氫倍半氧矽烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫-聚矽氮烷(PSZ)、正矽酸四乙酯(TEOS)、或矽烷基胺，例如三矽烷基胺(TSA)。此等可流動氧化矽材料在多操作製程中形成。在沉積可流動膜之後，此可流動膜經固化並且隨後退火以移除不期望的元素來形成氧化矽。當移除不期望的元素時，可流動膜緻密化並且收縮。在一些實施例中，進行多個退火製程。固化及退火可流動膜多於一次。可流動膜可由硼及/或磷摻雜。
如第4圖所示，隔離絕緣層30首先在厚層中形成，使得鰭結構嵌入厚層中，並且凹陷厚層以便暴露鰭結構20的上部。鰭結構距隔離絕緣層30的上表面的高度H1在一些實施例中係在從約20nm至約100nm的範圍中，且在其他實施例中係在從約30nm至約50nm的範圍中。在凹陷隔離絕緣層30之後或之前，可執行熱製程(例如，退火製程)以改進隔離絕緣層30的品質。在某些實施例中，熱製程係藉由在惰性氣體環境(例如，N2、Ar、或He環境)中在從約900℃至約1050℃的範圍中的溫度下使用快速熱退火(rapid thermal annealing；RTA)達約1.5秒至約10秒來執行。
如第5A圖至第5C圖所示，在形成隔離絕緣層30之後，閘極結構40在鰭結構20上方形成。第5A圖係繪示三個鰭結構以簡化本揭露的示例性透視圖，但將理解，在一些實施例中在基板上設置有四個或四個以上鰭結構。第5B圖係沿著第5A圖的線a-a的示例性橫截面圖，並且第5C圖係沿著第5A圖的線b-b的示例性橫截面圖。第6圖至第15圖亦係沿著第5A圖的線b-b的示例性橫截面圖。
如第5A圖所示，閘極結構40在X方向上延伸，而鰭結構20在Y方向上延伸。
為了製造閘極結構40，介電層及聚矽層在隔離絕緣層30及暴露的鰭結構20上方形成，並且隨後執行圖案化操作，以便獲得包括由聚矽構成的閘極圖案44及介電層42的閘極結構。在一些實施例中，聚矽層藉由使用硬遮罩來圖案化，並且硬遮罩作為閘極結構40的覆蓋絕緣層46保留在閘極圖案44上。硬遮罩(覆蓋絕緣層46)包括一或多層絕緣材料。在一些實施例中，覆蓋絕緣層46包括在氧化矽層上方形成的氮化矽層。在其他實施例中，覆蓋絕緣層46包括在氮化矽層上方形成的氧化矽層。用於覆蓋絕緣層46的絕緣材料可藉由CVD、PVD、ALD、電子束蒸發、或其他適當製程形成。在一些實施例中，介電層42可包括下列的一或多層：氧化矽、氮化矽、氮氧化矽、或高介電常數介電質。在一些實施例中，介電層42的厚度係在從約2nm至約20nm的範圍中，且在其他實施例中係在從約2nm至約10nm的範圍中。包括可選的覆蓋絕緣層46的閘極結構的高度 H2在一些實施例中係在從約50nm至約400nm的範圍中，且在其他實施例中係在從約100nm至200nm的範圍中。
在一些實施例中，採用閘極替代技術。在此種情況下，閘極圖案44及介電層42分別為隨後移除的虛擬閘電極及虛擬閘極介電層。若採用閘極優先(gate-first)技術，則將閘極圖案44及介電層42用作閘電極及閘極介電層。
另外，閘極側壁間隔件48係在閘極圖案的兩個側壁上形成。側壁間隔件48包括一或多層絕緣材料，例如SiO2、Si3N4、SiON、SiOCN或SiCN，此絕緣材料係藉由CVD、PVD、ALD、電子束蒸發、或其他適當製程形成。低介電常數介電材料可用作側壁間隔件。側壁間隔件48藉由形成絕緣材料的毯覆層並且執行各向異性蝕刻來形成。在一個實施例中，側壁間隔層由基於氮化矽的材料(例如Si3N4、SiON、SiOCN或SiCN)構成。
隨後，如第6圖所示，鰭側壁50在鰭結構20上方形成。鰭側壁50由包括基於氮化矽的材料(例如Si3N4、SiON、SiOCN或SiCN)的介電材料構成。在一個實施例中，Si3N4用作鰭側壁50。鰭側壁50係藉由CVD、PVD、ALD、電子束蒸發、或其他適當製程來形成。鰭側壁50的厚度在一些實施例中係在從約30nm至約70nm的範圍中。
在一些實施例中，分開地形成用於閘極結構的鰭側壁50及側壁間隔件48。在其他實施例中，相同的毯覆層用於鰭側壁50及側壁間隔件48。
在形成鰭側壁50之後，凹陷在將形成源極/汲極(S/D)結構的區域中的鰭結構20的上部，並且在從隔離絕緣層突出的鰭結構的頂表面上設置的鰭側壁50的一部分藉由乾式蝕刻及/或濕式蝕刻操作移除。如第7圖所示，鰭結構20的上部向下凹陷(蝕刻)到等於或低於在上表面隔離絕緣層30上的鰭側壁50的上表面的位準。藉由調節蝕刻條件，例如，過度蝕刻時間，鰭側壁50保留在鰭結構20的側表面上。剩餘鰭側壁50的厚度在一些實施例中係在從約2nm至約10nm的範圍中。在其他實施例中，鰭側壁50完全從鰭結構20的側表面移除。
隨後，如第8圖所示，磊晶源極/汲極結構60在凹陷的鰭結構20上方形成。磊晶源極/汲極結構60由一或多層半導體材料構成，此半導體材料具有與鰭結構20(通道區域)不同的晶格常數。當鰭結構由Si構成時，磊晶源極/汲極結構60包括用於n通道Fin FET的SiP、SiC或SiCP，以及用於p通道Fin FET的SiGe或Ge。磊晶源極/汲極結構60在凹陷的鰭結構的上部上方磊晶形成。歸因於形成到鰭結構20(例如，(100)平面)中的基板的晶體定向，在一些實施例中，磊晶源極/汲極結構60橫向生長並且具有類金剛石形狀。
源極/汲極磊晶層60可藉由使用含Si氣體(例如，SiH4、Si2H6或SiCl2H2)、含Ge氣體(例如，GeH4、Ge2H6或GeCl2H2)、含C氣體(例如，CH4或C2H6)、及/或摻雜劑氣體(例如，PH3)在約80Torr至150Torr的壓 力下在約600℃至800℃的溫度下生長。用於n通道FET的源極/汲極結構以及用於p通道FET的源極/汲極結構可藉由分開的磊晶製程形成。
如第8圖所示，歸因於在鰭結構與保留在鰭結構之間的隔離絕緣層的上表面上的鰭側壁50之間的相對小的空間，合併在每個第一鰭結構20上方形成的相鄰磊晶源極/汲極結構，使得孔隙或間隙(氣隙)65藉由合併的磊晶源極/汲極結構60及隔離絕緣層30的上表面上的鰭側壁50形成。因為在相鄰鰭上形成的源極/汲極結構合併，在一些實施例中，合併的磊晶源極/汲極結構60的類金剛石結構在合併的磊晶源極/汲極結構60的相對端處最為明顯的。
在一些實施例中，從隔離絕緣層30的上表面量測的孔隙的高度H3係在從約10nm至約30nm的範圍中，並且在其他實施例中係在從約15nm至約25nm的範圍中。
在一些實施例中，一些鰭結構20將形成第一半導體裝置1，並且一些其他鰭結構將形成第二半導體裝置2。在一些實施例中，第一半導體裝置1包括第一電晶體結構1，並且第二半導體裝置2包括第二電晶體結構2。在一些實施例中，第一電晶體結構1及第二電晶體結構2形成場效電晶體。
在形成磊晶源極/汲極結構60之後，如第9圖所示，在一些實施例中，矽化物層70在磊晶源極/汲極結構60上方形成。
金屬材料，例如Ni、Ti、Ta、及/或W，係在磊晶源極/汲極結構60上方形成，並且執行退火操作以形成矽化物層70。在其他實施例中，矽化物材料(例如NiSi、TiSi、TaSi、及/或WSi)在磊晶源極/汲極結構60上方形成，並且可執行退火操作。退火操作在約250℃至約850℃的溫度下執行。金屬材料或矽化物材料藉由CVD或ALD形成。矽化物層70的厚度在一些實施例中係在從約4nm至約10nm的範圍中。在退火操作之前或之後，選擇性移除在隔離絕緣層30上方形成的金屬材料或矽化物材料。
隨後，形成金屬閘極結構(未繪示)。在形成矽化物層70之後，虛擬閘極結構(虛擬閘電極44及虛擬閘極介電層42)經移除並且用金屬閘極結構(金屬閘電極及閘極介電層)替代。在一些實施例中，當移除閘電極44及閘極介電層42時，亦移除覆蓋絕緣層46。
如第10圖所示，在一些實施例中，層間介電層85在源極/汲極磊晶結構及虛擬閘極結構上方形成，並且執行平坦化操作，例如化學機械拋光(CMP)製程或回蝕製程，以暴露虛擬閘電極44的上表面。隨後，虛擬閘電極44及虛擬閘極介電層42分別藉由適當的蝕刻製程移除以形成閘極開口。包括閘極介電層及金屬閘電極的金屬閘極結構在閘極開口中形成。在一些實施例中，額外的層間介電層在第一層間介電層及金屬閘極結構上方形成。
閘極介電層可在鰭結構20的通道層上方設置的界面層(未繪示)上方形成。在一些實施例中，具有0.2nm 至1.5nm的厚度的界面層可包括氧化矽或氧化鍺。在其他實施例中，界面層的厚度係在約0.5nm至約1.0nm的範圍中。
閘極介電層包括一或多層介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他適當介電材料、及/或其組合。高介電常數介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高介電常數介電材料、及/或其組合。例如，閘極介電層係藉由下列方法形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、或其他適當方法、及/或其組合。閘極介電層的厚度在一些實施例中係在從約1nm至約10nm的範圍中，且在其他實施例中可在從約2nm至約7nm的範圍中。
金屬閘電極在閘極介電層上方形成。金屬閘電極包括一或多層任何適當金屬材料，例如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當材料、及/或其組合。
在本揭露的某些實施例中，一或多個功函數調節層(未繪示)可插入閘極介電層與金屬閘電極之間。功函數調節層由導電材料構成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC的單層，或者兩種或兩種以上此等材料的多層。對於n通道Fin FET而言，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、及TaSi的一或多者用作功函數調節層，並且對於p通道Fin FET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多者用作功函數調節層。
在沉積用於金屬閘極結構的適當材料之後，執行平坦化操作，例如CMP。
在一些實施例中，如第10圖所示，在形成層間介電層85之前，用作接觸蝕刻終止層的絕緣層80在所形成的金屬閘極結構及源極/汲極結構60上方形成。絕緣層80係一或多層絕緣材料。在一個實施例中，絕緣層80由CVD形成的氮化矽構成。
如第11圖所示，藉由使用圖案化操作，間隙90在層間介電層85中形成。在一些實施例中，光阻層在層間介電層85上方形成。光阻層經光微影圖案化以暴露其中將形成間隙90的介電層85的部分。在層間介電層85中的間隙90係藉由蝕刻形成，例如藉由各向異性乾式蝕刻，在一些實施例中包括電漿乾式蝕刻。如第12圖所示，間隙90隨後延伸至絕緣層80及源極/汲極結構60中，以便分開相鄰裝置的源極/汲極結構60，由此形成第一電晶體結構1及第二電晶體結構2，例如鰭式場效電晶體。適當蝕刻劑用於選擇性蝕刻層間介電層85、絕緣層80、及源極/汲極結構60以形成實質上直壁的間隙90，並且分開第一電晶體結構1與第二電晶體結構2。在一些實施例中，執行電漿乾式蝕刻以延伸間隙穿過源極/汲極結構60。
蝕刻操作可包括使用不同電漿氣體的多個蝕刻製程。當基於Si的材料用作第二源極/汲極結構60時，蝕刻可以藉由電漿乾式蝕刻執行，例如，使用包括HBr的氣體或包括Cl2及SF6的氣體。當基於Si氧化物的材料用作層間介電層85時，蝕刻可以藉由電漿乾式蝕刻執行，例如，使用包括氟碳及/或氟的氣體。在蝕刻期間，基板可在約20℃至約200℃之間的溫度下加熱。
在一些實施例中，在形成間隙90之後，形成矽化物層70。在此種情況下，在如第8圖所示形成磊晶源極/汲極結構60之後，如第13圖所示，形成間隙90。隨後，如第14圖所示，形成絕緣層80(接觸蝕刻終止層)、層間介電層85、及金屬閘極結構，而不形成矽化物層。隨後，如第15圖所示，接觸孔95在絕緣層80及層間介電層85中形成以暴露磊晶源極/汲極結構60的上表面，並且隨後矽化物層70在磊晶源極/汲極結構60的上表面上形成。如第16圖所示，接觸孔95隨後用導電材料(例如包括銅、鋁、或鎢的金屬)填充以形成導電觸點97。
在一些實施例中，在形成磊晶源極/汲極結構60之後，形成間隙90，隨後矽化物層70在磊晶源極/汲極結構60上方形成。接下來，形成接觸蝕刻終止層80(CESL)，並且隨後層間介電層(ILD)85在磊晶源極/汲極結構60上方形成以在隨後的閘極替代操作期間保護磊晶源極/汲極結構。
在一些實施例中，虛擬聚矽閘電極及氧化矽閘極介電層由金屬閘極及高介電常數閘極介電層替代。在一些實施例中，在閘極替代操作之後，通孔隨後亦在ILD 85中形成，並且到磊晶源極/汲極結構60的導電觸點在通孔中形成。
在形成間隙之後，執行進一步的互補式金氧半場效電晶體(CMOS)製程以形成各種特徵，例如額外的層間介電層、觸點/通孔、互連金屬層、及鈍化層等。
第17圖至第20圖繪示根據本揭露的另一實施例的用於製造FinFET裝置的各個階段的示例性橫截面圖。將理解，額外操作可以在由第17圖至第20圖所示的製程之前、期間及之後提供，且下文所描述的一些操作可以針對本方法的額外實施例替代或消除。操作/製程的次序係可互換的。
如第17圖所示，合併的源極/汲極結構在凹陷的鰭結構120上方形成。在一些實施例中，源極/汲極結構包括兩個磊晶區域，包括SiP 140的第一區域以及在第一區域140上方設置的第二富含矽的區域150。第二區域150具有與第一區域140相比較低的P摻雜劑濃度。在一些實施例中，兩個半導體裝置100、200將在基板(未繪示)上形成。在一些實施例中，半導體裝置100、200係由第17圖繪示的電晶體結構形成的電晶體。源極/汲極結構在源極/汲極結構形成操作期間有意合併。在一些實施例中，第一裝置100及第二裝置200的相鄰鰭結構120分開了約25nm至約75nm 的距離S2。在一些實施例中，第一裝置100及第二裝置200的相鄰鰭結構120分開了約50nm的距離。在一些實施例中，鰭結構120由鰭側壁130的剩餘部分圍繞。在一些實施例中，在形成磊晶源極/汲極區域140、150之前，間隔件135在凹陷的鰭結構120上方設置。在一些實施例中，間隔件135由半導體材料形成。在一些實施例中，鰭結構120由淺溝槽隔離層125分開。在一些實施例中，將磊晶源極/汲極結構140、150生長到距鰭結構20的頂部達參考高度RH。參考高度RH經選擇為在某一範圍內，使得相鄰裝置100、200的源極/汲極結構140、150合併。若參考高度RH過低，則源極/汲極結構將不足夠大，而不能令人滿意地執行，亦即-高電阻。參考高度需要足夠大來用於適當地操作源極/汲極結構。當形成具有足夠高度的源極/汲極區域時，若相鄰裝置緊密地間隔，則在相鄰裝置上的源極/汲極結構可合併。在一些實施例中，從源極/汲極區域中的鰭結構的頂部量測的參考高度RH係從約20nm至約150nm。在一些實施例中，從鰭結構的頂部量測的源極/汲極結構的高度RH從約60nm至約100nm變化。在本揭露的實施例中，在製造操作的此階段有意地合併源極/汲極結構。
在形成源極/汲極結構之後，基於氮化矽的材料，例如Si3N4、SiON、SiOCN或SiCN(未繪示)，在源極/汲極結構上方形成為CESL。隨後，如第18圖所示，光阻劑160，例如雙層光阻劑(第一層180、第二層170)，在第一裝置100及第二裝置200上方形成，並且光阻劑藉由 暴露至光化輻射而圖案化，並且顯影以在第一裝置100與第二裝置200之間形成間隙185。在一些實施例中，雙層光阻劑的第一層180係平坦化及/或底部抗反射塗層(BARC)。雙層光阻劑的第二層170對深UV輻射敏感。
接下來，如第19圖所示，源極/汲極結構60藉由蝕刻切割以穿過源極/汲極結構140、150延伸間隙185’，由此分開第一半導體裝置100及第二半導體裝置200。在一些實施例中，蝕刻係濕式或乾式蝕刻。在一些實施例中，蝕刻係各向異性電漿乾式蝕刻。在一些實施例中，歸因於過度蝕刻而蝕刻下面STI層125的一部分。在分開裝置之後，如第20圖所示，使用適當的光阻劑汽提器或灰化操作移除光阻劑160。在一些實施例中，在間隙185’處，相鄰半導體裝置100、200的源極/汲極結構140、150、140’、150’分開了約2nm至20nm的距離S3。在一些實施例中，相鄰半導體裝置100、200的源極/汲極結構140、150、140’、150’分開了約5nm至10nm的距離S3。
在一些實施例中，一對相鄰的第一鰭結構120間隔開距離S1，並且一對相鄰的第二鰭結構120’間隔開距離S1。第一鰭結構120與第二鰭結構120’間隔開距離S2。第一合併的源極/汲極結構140、150與第二合併的源極/汲極結構140’、150’在間隙185’處間隔開距離S3。在一些實施例中，距離S1從約10nm至約50nm變化。在其他實施例中，距離S1從約15nm至約40nm變化。在一些實施例中，距離S2從約25nm至約75nm變化。在其他實施例中， 距離S2從約30nm至約65nm變化。在一些其他實施例中，距離S2從約40nm至約60nm變化。
在一些實施例中，比率S2/S3從約1.25/1至約25/1變化。在其他實施例中，比率S2/S3從約2/1至約15/1變化。在其他實施例中，比率S2/S3從約5/1至約10/1變化。在一些實施例中，比率S2/S1從約1.5/1至約7.5/1變化。在其他實施例中，比率S2/S1從約2.5/1至約5/1。
在一些實施例中，從鰭結構的頂部量測的源極/汲極結構的高度RH與在相鄰源極/汲極結構之間的距離S3的比率(RH/S3)從1/1至75/1變化。在一些實施例中，RH/S3從3/1至10/1的範圍中變化。在一些實施例中，從鰭結構的頂部量測的源極/汲極結構的高度RH與在相鄰電晶體結構的鰭結構之間的距離S2的比率(RH/S2)從1/1至8/1變化。在一些實施例中，RH/S2從2/1至5/1變化。歸因於形成到鰭結構120(例如，(100)平面)中的基板的晶體定向，磊晶源極/汲極結構140、150、140’、150’具有遠離基板的較高橫向生長速率及垂直生長速率，在一些實施例中磊晶源極/汲極結構140、150、140’、150’導致類金剛石形狀。由於在上晶格面與外邊緣晶格面的生長速率差異，類金剛石形狀在相鄰裝置100、200的源極/汲極結構140、150、140’、150’的外邊緣上凸出，而源極汲極結構的頂部係平坦的。相鄰裝置100、200的源極/汲極結構140、150、140’、150’的內邊緣由於蝕刻操作而在垂直 方向上變平以分開第一半導體裝置100及第二半導體裝置200。在一些實施例中，蝕刻操作係電漿乾式蝕刻操作。
在本揭露的一些實施例中，在半導體基板上形成複數個第一半導體裝置100及第二半導體裝置200，例如第一及第二FinFET。如第21圖所示，在半導體基板上形成兩個第一半導體裝置100及兩個第二半導體裝置200。儘管在此實施例中在基板上形成四個半導體裝置，可形成多於四個半導體裝置或可形成三個半導體裝置。半導體裝置藉由本文參考第1圖至第11圖及第17圖揭示的方法形成。合併四個半導體裝置的源極/汲極結構140、150、140’、150’。半導體裝置的每個鰭結構120與相同半導體裝置的最近鰭結構間隔開距離S1。相鄰半導體裝置100、200的最近鰭結構120間隔開距離S2，其中S2>S1。
如第22圖所示，源極/汲極結構140、150、140’、150’藉由切割合併的源極/汲極結構分開，由此分開半導體裝置100、200。合併的源極/汲極結構在相鄰半導體的最近鰭結構分開了距離S2的位置處切割。如本文參考第11圖至第13圖以及第18圖至第20圖所揭示，可以執行分開半導體裝置的操作。在一些實施例中，間隔開的源極/汲極結構係藉由間隙分開，此間隙具有從約2nm至約20nm變化的距離S3。在一些實施例中，S3從約5nm至約10nm變化。在一些實施例中，比率S2/S1從1.5/1至7.5/1變化。在一些實施例中，合併的源極/汲極結構不在相鄰鰭結構間隔開距離S1的位置處切割。
在形成間隙之後，在一些實施例中，層間介電(ILD)層在源極/汲極結構140、150、140’、150’上方形成。另外，通孔可在ILD及CESL中形成，並且矽化物層及導電觸點可在暴露的源極/汲極結構140、150、140’、150’上方形成。此外，執行進一步的CMOS製程以形成各種特徵，例如額外的層間介電層、觸點/通孔、互連金屬層、及鈍化層等。
在本揭露中，因為電晶體更緊密地形成在一起，提供了增加的裝置密度。因為並不是避免相鄰電晶體的源極/汲極結構合併，電晶體可以彼此間隔地更緊密，並且根據本揭露的實施例有意合併源極/汲極結構。隨後蝕刻合併的源極/汲極結構以分開相鄰裝置。
在本揭露的一實施例中，一種製造半導體裝置的方法包括在基板上形成第一電晶體結構及第二電晶體結構，其中合併第一電晶體結構及第二電晶體結構的源極/汲極結構。第一及第二電晶體結構藉由蝕刻源極/汲極結構而分開。在一實施例中，在分開第一及第二電晶體之前，此方法包括在合併的源極/汲極結構上方形成矽化物層、在合併的源極/汲極結構上方形成層間介電層、以及在第一及第二電晶體之間的區域中的層間介電層中形成間隙。在一實施例中，在形成層間介電層之前，形成矽化物層。在一實施例中，在形成間隙之後，形成矽化物層。在一實施例中，間隙暴露源極/汲極結構的一部分，並且在蝕刻源極/汲極結構期間蝕 刻所暴露的源極/汲極結構的部分。在一實施例中，此方法包括在矽化物層上方形成蝕刻終止層。
在本揭露的另一實施例中，一種製造包括複數個鰭式場效電晶體(FinFET)的半導體裝置的方法包括在基板上方形成第一鰭結構及第二鰭結構，在平面圖中第一及第二鰭結構在第一方向上延伸。隔離絕緣層在基板上方形成，使得第一及第二鰭結構的下部嵌入隔離絕緣層中，並且第一及第二鰭結構的上部從隔離絕緣層暴露出。閘極結構在第一及第二鰭結構的部分上方形成。閘極結構包括閘極圖案、在閘極圖案與第一及第二鰭結構之間設置的介電層、以及在閘極圖案上方設置的覆蓋絕緣層。在平面圖中閘極結構在與第一方向交叉的第二方向上延伸。凹陷第一及第二鰭結構的上部。磊晶源極/汲極結構在凹陷的第一鰭結構上方形成。磊晶源極/汲極結構係合併的結構，使得孔隙在合併的磊晶源極/汲極結構與隔離絕緣層之間形成。蝕刻在第一及第二鰭結構之間合併的磊晶結構的一部分以形成第一磊晶源極/汲極結構及第二磊晶源極/汲極結構。在一實施例中，鰭側壁在從隔離絕緣層突出並且未由閘極結構覆蓋的第一及第二鰭結構的側壁上、以及在形成閘極結構之後的隔離絕緣層的上表面上形成，並且在第一及第二鰭結構的凹陷上部中，移除在鰭結構的側表面上設置的鰭側壁的一部分，並且保留在鰭結構的下部側表面上設置的鰭側壁的一部分。在一實施例中，在第一及第二鰭結構的凹陷上部中，第一及第二鰭結構向下凹陷在隔離絕緣層的上表面下方。在一實施例中，在形 成第一及第二磊晶源極/汲極結構之後，此方法包括在合併的第一及第二磊晶源極/汲極結構上形成矽化物層、形成層間介電層、以及在層間介電層中形成間隙。在一實施例中，在形成層間介電層之前，形成矽化物層。在一實施例中，在形成開口之後，形成矽化物層。在一實施例中，此方法包括在矽化物層上方形成蝕刻終止層。在一實施例中，在形成第一及第二磊晶源極/汲極結構之後，此方法包括：移除覆蓋絕緣層、閘極圖案及介電層，以便製成閘極空間；在閘極空間中形成閘極介電層；以及在閘極空間中的閘極介電層上形成閘電極。在一實施例中，閘極介電層由高介電常數材料形成。在一實施例中，第一及第二源極/汲極結構包含：第一區域，包含具有第一P濃度的SiP；以及在第一區域上方的第二區域，具有第二P濃度，其中第二P濃度小於第一P濃度。
在本揭露的另一實施例中，一種製造半導體裝置的方法包括在基板上方形成第一複數個鰭結構及第二複數個鰭結構，在平面圖中第一複數個及第二鰭結構在第一方向上延伸。隔離絕緣層在基板上方形成，使得第一複數個鰭結構及第二複數個鰭結構的下部嵌入隔離絕緣層中，並且第一複數個鰭結構及第二複數個鰭結構的上部從隔離結緣層暴露出。閘極結構在第一複數個鰭結構及第二複數個鰭結構的部分上方形成。在平面圖中閘極結構在與第一方向交叉的第二方向上延伸。凹陷第一複數個鰭結構的第一上部及第二複數個鰭結構的第二上部。合併的源極/汲極結構在第一複數個鰭結構及第二複數個鰭結構的凹陷部分上方形成。孔隙 在第一複數個鰭結構及第二複數個鰭結構的相鄰鰭結構之間形成。蝕刻在第一複數個鰭結構與第二複數個鰭結構之間的合併的源極/汲極結構的一部分以分開第一複數個鰭結構及第二複數個鰭結構。在一實施例中，在形成合併的源極/汲極結構之後，此方法包括在合併的源極/汲極結構上形成矽化物層、形成層間介電層、以及在層間絕緣層中形成間隙。在一實施例中，在形成層間介電層之前，形成矽化物層。在一實施例中，在形成開口之後，形成矽化物層。
在本揭露的另一實施例中，一種製造半導體裝置的方法包括在半導體基板上形成第一組鰭結構及第二組鰭結構。第一組鰭結構的每個鰭結構與第一組鰭結構的最近鰭結構間隔開距離S1。第二組鰭結構的每個鰭結構與第二組鰭結構的最近鰭結構間隔開距離S1。第一組鰭結構及第二組鰭結構的最近鰭結構間隔開距離S2，並且S2>S1。源極/汲極結構在第一組及第二組鰭結構的每個鰭結構上方形成，使得源極/汲極結構合併以形成合併的源極/汲極結構。合併的源極/汲極結構在第一組及第二組鰭結構的最近鰭結構分開了距離S2的位置處切割以將合併的源極/汲極結構分為兩個間隔開的源極/汲極結構。在一實施例中，兩個間隔開的源極/汲極結構範圍由從2nm至20nm變化的距離分開。在一實施例中，比率S2/S1從1.5/1至7.5/1變化。在一實施例中，此方法包括在半導體基板上形成複數個第一組及第二組鰭結構。在一實施例中，此方法包括在對應的第一組及第二組的最近鰭結構間隔開距離S2的複數個位置處切割 合併的源極/汲極結構。在一實施例中，合併的源極/汲極結構不在相鄰鰭結構間隔開距離S1的位置處切割。
在本揭露的另一實施例中，一種製造半導體裝置的方法包括在基板上形成第一鰭結構、第二鰭結構、第三鰭結構、及第四鰭結構。第一鰭結構及第二鰭結構間隔開距離S1，並且第三鰭結構及第四鰭結構間隔開距離S1。在第一鰭結構及第二鰭結構的任一個與第三鰭結構及第四鰭結構的任一個之間的最短距離為距離S2，並且S2>S1。源極/汲極結構在第一鰭結構、第二鰭結構、第三鰭結構、及第四鰭結構上方形成，使得源極/汲極結構合併以形成合併的源極/汲極結構。合併的源極/汲極結構在兩個相鄰鰭結構分開了距離S2的位置處切割以將合併的源極/汲極結構分為兩個間隔開的源極/汲極結構。在一實施例中，在兩個間隔開的源極/汲極結構之間的間隙從2nm至20nm變化。在一實施例中，比率S2/S1從1.5/1至7.5/1變化。
在本揭露的另一實施例中，一種在共用基板上方設置有複數個電晶體的半導體裝置包括：第一電晶體，包括複數個第一鰭結構；以及第二電晶體，包含複數個第二鰭結構。第一合併的源極/汲極結構在第一複數個鰭結構上方設置，並且第二合併的源極汲極結構在第二複數個鰭結構上方設置。一對相鄰的第一鰭結構間隔開距離S1，並且一對相鄰的第二鰭結構間隔開距離S1。第一鰭結構與第二鰭結構間隔開距離S2。第一合併的源極/汲極結構與第二合併的源極/汲極結構間隔開距離S3，並且比率S2/S3從1.25/1至 25/1變化。在一實施例中，比率S2/S1從1.5/1至7.5/1變化。在一實施例中，S3從2nm至20nm變化。在一實施例中，第一及第二合併的源極/汲極結構各者包括：第一區域，包括具有第一P濃度的SiP；以及在第一區域上方的第二區域，具有第二P濃度，其中第二P濃度小於第一P濃度。
在本揭露的另一實施例中，一種包括在共用基板上方設置的複數個電晶體的半導體裝置包括：第一電晶體，包含複數個第一鰭結構；以及第二電晶體，包含複數個第二鰭結構。第一合併的源極/汲極結構在第一複數個鰭結構上方設置，並且第二合併的源極汲極結構在第二複數個鰭結構上方設置。一對相鄰的第一鰭結構間隔開距離S1，並且一對相鄰的第二鰭結構間隔開距離S1。一個第一鰭結構與鄰近一個第一鰭結構的一個第二鰭結構間隔開距離S2，其中10nm<S1<50nm、25nm<S2<75nm，並且S2>S1。在一實施例中，5nm<S1<40nm。在一實施例中，30nm<S2<65nm。在一實施例中，40nm<S2<60nm。在一實施例中，第一合併的源極/汲極結構與第二合併的源極/汲極結構間隔開距離S3，並且2nm<S3<20nm。在一實施例中，5nm<S3<10nm。在一實施例中，第一及第二合併的源極/汲極結構各者包含：第一區域，包含具有第一P濃度的SiP；以及在第一區域上方的第二區域，具有第二P濃度，其中第二P濃度小於第一P濃度。在一實施例中，半導體裝置包括在第一及第二合併的源極/汲極結構上方設置的層間介電層。在一實施例中，半導體裝置包括穿過層間介 電層延伸並且分別與第一及第二合併的源極/汲極結構電氣接觸的第一及第二導電觸點。在一實施例中，半導體裝置包括在第一及第二導電觸點與第一及第二合併的源極/汲極結構之間設置的矽化物層。在一實施例中，從第一鰭結構的頂部量測的第一合併的源極/汲極結構的高度從20nm至150nm變化。
在本揭露的另一實施例中，一種半導體裝置包括在共用基板上方設置的第一電晶體及第二電晶體，包括：第一電晶體，包括複數個第一鰭結構；以及第二電晶體，包括複數個第二鰭結構。第一合併的源極/汲極結構在第一複數個鰭結構上方設置，並且第二合併的源極汲極結構在第二複數個鰭結構上方設置。一對相鄰的第一鰭結構間隔開距離S1，並且一對相鄰的第二鰭結構間隔開距離S1。一個第一鰭結構與鄰近一個第一鰭結構的一個第二鰭結構間隔開距離S2，並且比率S2/S1從1.5/1至7.5/1變化。在一實施例中，S2/S1從2.5/1至5/1變化。在一實施例中，第一合併的源極/汲極結構與第二合併的源極/汲極結構間隔開距離S3，並且2nm<S3<20nm。在一實施例中，分別從第一或第二鰭結構的一個的頂部量測的第一及第二合併的源極/汲極結構的一個的高度RH與距離S3的比率(RH/S3)從1/1至75/1變化。在一實施例中，RH/S3從3/1至10/1變化。在一實施例中，分別從第一及第二鰭結構的一個的頂部量測的第一及第二合併的源極/汲極結構的一個的高度RH與距離 S2的比率(RH/S2)從1/1至8/1變化。在一實施例中，RH/S2從2/1至5/1變化。
應理解，本文無需論述所有優點，不需要針對所有實施例或實例的特定優點，且其他實施例或實例可提供不同優點。
上文概述了若干實施例或實例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
100‧‧‧半導體裝置
120‧‧‧第一鰭結構
120’‧‧‧第二鰭結構
140‧‧‧源極/汲極結構
140’‧‧‧源極/汲極結構
150‧‧‧源極/汲極結構
150’‧‧‧源極/汲極結構
185’‧‧‧間隙
200‧‧‧半導體裝置
S1‧‧‧距離
S2‧‧‧距離
S3‧‧‧距離

Claims (1)

  1. 一種製造一半導體裝置的方法，包含：在一基板上形成一第一電晶體結構及一第二電晶體結構，其中合併該第一電晶體結構及該第二電晶體結構的源極/汲極結構；以及藉由蝕刻該合併的源極/汲極結構分開該第一及第二電晶體結構。
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