CN107154384B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括设置在衬底上方的隔离层、第一鳍结构和第二鳍结构、栅极结构、源极/漏极结构和设置在隔离绝缘层的上表面上的介电层。第一鳍结构和第二鳍结构都设置在衬底上方，并且在平面视图中，在第一方向上延伸。栅极结构设置在第一鳍结构和第二鳍结构的部分上方，并且在与第一方向相交的第二方向上延伸。使未由栅极结构覆盖的第一鳍结构和第二鳍结构凹进至低于隔离绝缘层的上表面。在凹进的第一鳍结构和第二鳍结构上方形成源极/漏极结构。在源极/漏极结构和介电层之间形成空隙。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体集成电路，并且更具体地涉及具有带有空隙的外延源极/漏极(S/D)结构的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)和具有高k(介电常数)材料的金属栅极结构的使用的三维设计的发展。通常使用栅极置换技术制造金属栅极结构，并且通过使用外延生长方法形成源极和漏极。
发明内容
本发明的实施例提供了一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成第一鳍结构和第二鳍结构，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸，在所述衬底上方形成隔离绝缘层，以使所述第一鳍结构和所述第二鳍结构的下部嵌入在所述隔离绝缘层内并且所述第一鳍结构和所述第二鳍结构的上部从所述隔离绝缘层暴露；在所述第一鳍结构和所述第二鳍结构的部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案与所述第一鳍结构和所述第二鳍结构之间的介电层以及设置在所述栅极图案上方的覆盖绝缘层，在平面视图中，所述栅极结构在与所述第一方向相交的第二方向上延伸；在突出于所述隔离绝缘层并且未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构的侧壁上以及在所述隔离绝缘层的上表面上形成鳍掩模层；使所述第一鳍结构和所述第二鳍结构的所述上部凹进；以及在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构，其中：在所述第一鳍结构和所述第二鳍结构的凹进的上部中，去除了设置在所述第一鳍结构和所述第二鳍结构的所述侧壁上的所述鳍掩模层，而保留了设置在所述隔离绝缘层的所述上表面上的所述鳍掩模层，以及所述第一外延源极/漏极结构和所述第二外延源极/漏极结构合并，从而使得在合并的第一外延源极/漏极结构和第二外延源极/漏极结构与所述隔离绝缘层的所述上表面上保留的鳍掩模层之间形成空隙。
本发明的另一实施例提供了一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成第一鳍结构和第二鳍结构，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸，在所述衬底上方形成隔离绝缘层，以使所述第一鳍结构和所述第二鳍结构的下部嵌入在所述隔离绝缘层内并且所述第一鳍结构和所述第二鳍结构的上部从所述隔离绝缘层暴露；在所述第一鳍结构和所述第二鳍结构的部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案与所述第一鳍结构和所述第二鳍结构之间的介电层以及设置在所述栅极图案上方的覆盖绝缘层，在平面视图中，所述栅极结构在与所述第一方向相交的第二方向上延伸；在突出于所述隔离绝缘层并且未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构的侧壁上以及在所述隔离绝缘层的上表面上形成鳍掩模层；使所述第一鳍结构和所述第二鳍结构的所述上部凹进；以及在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构，其中：在所述第一鳍结构和所述第二鳍结构的凹进的上部中，保留了设置在所述第一鳍结构和所述第二鳍结构的所述侧壁上的所述鳍掩模层的下部和设置在所述隔离绝缘层的所述上表面上的所述鳍掩模层，以及所述第一外延源极/漏极结构和所述第二外延源极/漏极结构合并，从而使得在合并的第一外延源极/漏极结构和第二外延源极/漏极结构与所述隔离绝缘层的所述上表面上保留的鳍掩模层之间形成空隙。
本发明的又一实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；第一鳍结构和第二鳍结构，都设置在所述衬底上方，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸；栅极结构，设置在所述第一鳍结构和所述第二鳍结构的部分上方，所述栅极结构在与所述第一方向相交的第二方向上延伸；源极/漏极结构；以及介电层，设置在所述隔离绝缘层的上表面上，其中：未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构凹进至低于所述隔离绝缘层的所述上表面，所述源极/漏极结构形成在凹进的第一鳍结构和第二鳍结构上方，以及在所述源极/漏极结构和所述介电层之间形成空隙。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图12示出了根据本发明的一个实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
图13至图14示出了根据本发明的另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件期望的性质。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，各个部件可以以不同比例任意绘制。结合附图，为了简化的目的，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)并且此处使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。此外，在以下制造工艺中，在描述的操作中/之间可以有一个或多个额外的操作，并且可以改变操作的顺序。
图1至图12示出了根据本发明的一个实施例的用于制造Fin FET器件的各个阶段的示例性截面图。应该明白，可以在图1至图12所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。
在衬底10上方形成掩模层15。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层15。例如，衬底10是p-型硅或锗衬底(具有在从约1×1015cm-3至约1×1016cm-3范围内的杂质浓度)。在其它实施例中，该衬底是n-型硅或锗衬底(具有在从约1×1015cm-3至约1×1016cm-3范围内的杂质浓度)。
可选地，衬底10可以包括另一元素半导体(诸如锗)；包括IV-IV化合物半导体(诸如SiC和SiGe)、III-V化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)的化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以突出于SOI衬底的硅层或可以突出于SOI衬底的绝缘层。在后一种情况下，SOI衬底的硅层用于形成鳍结构。非晶衬底(诸如非晶Si或非晶SiC)或绝缘材料(诸如氧化硅)也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如p-型或n-型电导率)的各个区域。
例如，在一些实施例中，掩模层15包括垫氧化物(例如，氧化硅)层15A和氮化硅掩模层15B。
可以通过热氧化或CVD工艺形成垫氧化物层15A。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成氮化硅掩模层15B。
在一些实施例中，垫氧化物层15A的厚度在从约2nm至约15nm的范围内并且氮化硅掩模层15B的厚度在从约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是由光刻操作形成的光刻胶图案。
如图1所示，通过使用掩模图案作为蚀刻掩模，形成了垫氧化物层和氮化硅掩模层的硬掩模图案15。
之后，如图2所示，通过使用硬掩模图案15作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。
在图2中，在衬底10上方设置三个鳍结构20。然而，鳍结构的数量不限于三个。该数量可以小到一个或多于三个。此外，一个或多个伪鳍结构可以设置为邻近鳍结构20的两侧以改进图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成并且可以连续地从衬底10延伸。在这个实施例中，鳍结构由Si制成。鳍结构20的硅层可以是固有的，或适当地掺杂有n-型杂质或p-型杂质。
在一些实施例中，鳍结构20的宽度W1在从约5nm至约40nm的范围内，并且在其它实施例中，在从约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间距S1在从约10nm至约50nm的范围内。在一些实施例中，鳍结构20的高度(沿着Z方向)在从约100nm至约300nm的范围内，并且在其它实施例中在从约50nm至约100nm的范围内。
位于栅极结构40(见图5A)下方的鳍结构20的下部可以称为阱区域，并且鳍结构20的上部可以称为沟道区域。在栅极结构40下方，阱区域嵌入在隔离绝缘层30(见图5A)内，并且沟道区域突出于隔离绝缘层30。沟道区域的下部也可以嵌入在隔离绝缘层30内约1nm至约5nm的深度。
在一些实施例中，阱区域的高度在从约60nm至约100nm的范围内，并且沟道区域的高度在从约40nm至约60nm的范围内，并且在其它实施例中，在从约38nm至约55nm的范围内。
如图3所示，在形成鳍结构20之后，进一步蚀刻衬底10以形成台面状10M。在其它实施例中，首先形成台面状10M，并且之后形成鳍结构20。
在形成鳍结构20和台面状10M之后，在鳍结构之间的间隔中和/或在一个鳍结构与在衬底上方形成的另一元件之间的间隔中形成隔离绝缘层30。隔离绝缘层30也可以称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成隔离绝缘层。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。
如图4所示，隔离绝缘层30首先形成为厚层以使鳍结构嵌入在厚层内，并且使厚层凹进以暴露鳍结构20的上部。在一些实施例中，从隔离绝缘层30的上表面的鳍结构的高度H1在从约20nm至约100nm的范围内，并且在其它实施例中，在从约30nm至约50nm的范围内。在使隔离绝缘层30凹进之后或之前，可以实施例如退火工艺的热工艺以改进隔离绝缘层30的质量。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He环境)中在从约900℃至约1050℃的范围内的温度下使用约1.5秒至约10秒的快速热退火(RTA)实施热工艺。
如图5A至图5C所示，在形成隔离绝缘层30之后，在鳍结构20上方形成栅极结构40。图5A是示例性立体图，图5B是沿着图5A的线a-a的示例性截面图并且图5C是沿着图5A的线b-b的示例性截面图。图6至图14也是沿着图5A的线b-b的示例性截面图。
如图5A所示，栅极结构40在X方向上延伸，而鳍结构20在Y方向上延伸。
为了制造栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且之后实施图案化操作以获得包括栅极图案44(由多晶硅制成)和介电层42的栅极结构。在一些实施例中，通过使用硬掩模图案化多晶硅层并且将保留在栅极图案44上的硬掩模作为覆盖绝缘层46。硬掩模(覆盖绝缘层46)包括绝缘材料的一层或多层。在一些实施例中，覆盖绝缘层46包括在氧化硅层上方形成的氮化硅层。在其它实施例中，覆盖绝缘层46包括在氮化硅层上方形成的氧化硅层。可以通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成用于覆盖绝缘层46的绝缘材料。在一些实施例中，介电层42可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，介电层42的厚度在从约2nm至约20nm的范围内，并且在其它实施例中，在从约2nm至约10nm的范围内。在一些实施例中，栅极结构的高度H2在从约50nm至约400nm的范围内，并且在其它实施例中，在从约100nm至约200nm的范围内。
在一些实施例中，采用栅极置换技术。在这种情况下，栅极图案44和介电层42分别是随后去除的伪栅电极和伪栅极介电层。如果采用前栅极技术，栅极图案44和介电层42用作栅电极和栅极介电层。
此外，在栅极图案的两个侧壁上形成栅极侧壁间隔件48。侧壁间隔件48包括通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的绝缘材料(诸如SiO2、SiN、SiON、SiOCN或SiCN)的一层或多层。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的毯状层并且实施各向异性蚀刻形成侧壁间隔件48。在一个实施例中，侧壁间隔件层由氮化硅基材料(诸如SiN、SiON、SiOCN或SiCN)制成。
之后，如图6所示，在鳍结构20上方形成鳍掩模层50。鳍掩模层50由包括氮化硅基材料(诸如SiN、SiON、SiOCN或SiCN)的介电材料制成。在一个实施例中，SiN用作鳍掩模层50。通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成鳍掩模层50。在一些实施例中，鳍掩模层50的厚度在从约30nm至约70nm的范围内。
在一些实施例中，分别形成鳍掩模层50和用于栅极结构的侧壁间隔件48。在其它实施例中，相同的毯状层用于鳍掩模层50和侧壁间隔件48。
在形成鳍掩模层50之后，通过干蚀刻和/或湿蚀刻操作使鳍结构20的上部凹进并且去除设置在突出于隔离绝缘层的鳍结构的侧面和顶面上的鳍掩模层50的部分。如图7所示，使鳍结构20的上部向下凹进(蚀刻)至等于或低于隔离绝缘层30的上表面上的鳍掩模层50的上表面的水平。通过调整蚀刻条件(例如，过蚀刻时间)，鳍掩模层50保留在隔离绝缘层30的上表面上。在一些实施例中，保留的鳍掩模层50的厚度在从约2nm至约10nm的范围内。
之后，如图8所示，在凹进的鳍结构20上方形成外延源极/漏极结构60。外延源极/漏极结构60由与鳍结构20(沟道区域)具有不同晶格常数的半导体材料的一层或多层制成。当鳍结构由Si制成时，外延源极/漏极结构60包括用于n-沟道Fin FET的SiP、SiC或SiCP以及用于p-沟道Fin FET的SiGe或Ge。在凹进的鳍结构的上部上方外延形成外延源极/漏极结构60。由于形成为鳍结构20的衬底的晶向(例如，(100)平面)，因此外延源极/漏极结构60横向生长并且具有类金刚石状。
可以在约600至800℃的温度下约80至150托的压力下，通过使用含Si气体(诸如SiH4、Si2H6或SiCl2H2)、含Ge气体(诸如GeH4、Ge2H6或GeCl2H2)、含C气体(诸如CH4或C2H6)和/或掺杂气体(诸如PH3)生长外延源极/漏极结构60。可以分别通过外延工艺形成用于n-沟道FET的源极/漏极结构和用于P-沟道FET的源极/漏极结构。
如图8所示，由于鳍结构和保留在鳍结构之间的隔离绝缘层的上表面上的鳍掩模层50之间相对较小的间隔，因此在每个第一鳍结构20上方形成的邻近的外延源极/漏极结构合并，从而使得合并的第二外延源极/漏极结构60和位于隔离绝缘层30的上表面上的鳍掩模层50形成了空隙或间隙(空气间隙)65。
具体地，由于隔离绝缘层30的上表面上的鳍掩模层50，使得空隙65的高度H2大于在隔离绝缘层30的上表面上没有保留鳍掩模层50的情况。在一些实施例中，从鳍掩模层50的上表面测量的空隙的高度H2在从约10nm至约30nm的范围内，并且在其它实施例中，在从约15nm至约25nm的范围内。此外，由于保留的鳍掩模层50，因此在鳍蚀刻期间保护了隔离绝缘层30。
如图9所示，在形成外延源极/漏极结构60之后，在外延源极/漏极结构60上方形成硅化物层70。
在外延源极/漏极结构60上方形成金属材料(诸如Ni、Ti、Ta和/或W)，并且实施退火操作以形成硅化物层70。在其它实施例中，在外延源极/漏极结构60上方形成硅化物材料(诸如NiSi、TiSi、TaSi和/或WSi)，并且可以实施退火操作。在约250℃至约850℃地方温度下实施退火操作。通过CVD或ALD形成金属材料或硅化物材料。在一些实施例中，硅化物层70的厚度在从约4nm至约10nm的范围内。在退火操作之前或之后，选择性地去除在隔离绝缘层30上方形成的金属材料或硅化物材料。
之后，形成金属栅极结构(未示出)。在形成硅化物层70之后，去除并且由金属栅极结构(金属栅电极和栅极介电层)替换伪栅极结构(伪栅电极44和伪栅极介电层42)。
在某些实施例中，在伪栅极结构上方形成第一层间介电层并且实施平坦化操作(诸如化学机械抛光(CMP)工艺或回蚀刻工艺)以暴露伪栅电极44的上表面。之后，分别通过适当的蚀刻工艺去除伪栅电极44和伪栅极介电层42以形成栅极开口。在栅极开口中形成包括栅极介电层和金属栅电极的金属栅极结构。
可以在设置在鳍结构20的沟道区域上方的界面层(未示出)上方形成栅极介电层。在一些实施例中，该界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。在其它实施例中，界面层的厚度在从约0.5nm至约1.0nm的范围内。
栅极介电层包括介电材料(诸如氧化硅、氮化硅或高k介电材料)、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其它合适的方法和/或它们的组合形成栅极介电层。在一些实施例中，栅极介电层的厚度在从约1nm至约10nm的范围内，并且在其它实施例中，可以在从约2nm至约7nm的范围内。
在栅极介电层上方形成金属栅电极。金属栅电极包括任何合适的金属材料(诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合)的一层或多层。
在本发明的某些实施例中，一个或多个功函调整层(未示出)可以插入在栅极介电层和金属栅电极之间。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n-沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p-沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。
在沉积用于金属栅极结构的适当的材料之后，实施诸如CMP的平坦化操作。
之后，如图10所示，在形成的金属栅极结构和源极/漏极结构60上方形成绝缘层80(作为接触蚀刻停止层)，并且之后形成第二层间介电层85。绝缘层80是绝缘材料的一层或多层。在一个实施例中，绝缘层80由通过CVD形成的氮化硅制成。
如图11所示，通过使用包括光刻的图案化操作，在第二层间介电层85和绝缘层80中形成接触孔90以暴露具有硅化物层70的外延源极和漏极结构60。
之后，如图12所示，用导电材料填充接触孔，从而形成接触插塞100。接触插塞100可以包括任何合适的金属(诸如Co、W、Ti、Ta、Cu、Al和/或Ni)和/或它们的氮化物的单层或多层。
在形成接触插塞之后，进一步实施CMOS工艺以形成各个部件(诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等)。
另外，在打开接触孔90之后，形成硅化物层70。在这种情况下，在形成如图8所示的外延源极/漏极结构60之后，形成金属栅极结构、绝缘层80(接触蚀刻停止层)和层间介电层85，而没有形成硅化物层。之后，在绝缘层80和层间介电层85中形成接触孔以暴露外延源极/漏极结构60的上表面，并且之后在外延源极/漏极结构60的上表面上形成硅化物层。在形成硅化物层之后，在接触通孔中形成导电材料，从而形成接触插塞。
图13和图14示出了根据本发明的另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
如图13所示，在参照图7描述的鳍掩模层50和鳍结构20的凹进蚀刻期间，设置在鳍结构20的侧壁上的鳍掩模层50的一些下部保留而没有被蚀刻掉，从而形成袖状部分55。在一些实施例中，袖状部分55的高度H3在从约1nm至约10nm的范围内。
之后，如图14所示，类似于图8，形成外延源极/漏极结构60，从而形成空隙65’。在这个实施例中，由于袖状部分55，空隙65’的高度H4大于图8中的高度H2。在一些实施例中，高度H4在从约20nm至约35nm的范围内。
在本发明中，由于在外延源极/漏极结构和隔离绝缘层(STI)之间形成了空隙，因此可以减小源极/漏极结构的寄生电容。此外，通过让鳍掩模层(例如，SiN)保留在隔离绝缘层的上表面上，空隙的高度(尺寸)可以更大。
应该明白，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例可以提供不同的优势。
根据本发明的一个方面，在制造包括Fin FET的半导体器件的方法中，在衬底上方形成第一鳍结构和第二鳍结构。在平面视图中，第一鳍结构和第二鳍结构在第一方向上延伸。在衬底上方形成隔离绝缘层以使第一鳍结构和第二鳍结构的下部嵌入在隔离绝缘层内并且第一鳍结构和第二鳍结构的上部从隔离绝缘层暴露。在第一鳍结构和第二鳍结构的部分上方形成栅极结构。该栅极结构包括栅极图案、介电层(设置在栅极图案与第一鳍结构和第二鳍结构之间)以及覆盖绝缘层(设置在栅极图案上方)。在平面视图中，栅极结构在与第一方向相交的第二方向上延伸。在突出于隔离绝缘层并且未由栅极结构覆盖的第一鳍结构和第二鳍结构的侧壁上以及隔离绝缘层的上表面上形成鳍掩模层。使第一鳍结构和第二鳍结构的上部凹进。在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构。在第一鳍结构和第二鳍结构的凹进的上部中，去除了设置在第一鳍结构和第二鳍结构的侧壁上的鳍掩模层，而保留了设置在隔离绝缘层的上表面上的鳍掩模层。合并第一外延源极/漏极结构和第二外延源极/漏极结构，从而使得在合并的第一外延源极/漏极结构和第二外延源极/漏极结构与在隔离绝缘层的上表面上保留的鳍掩模层之间形成空隙。
在上述方法中，其中，所述鳍掩模层由氮化硅形成。
在上述方法中，其中，在所述第一鳍结构和所述第二鳍结构的所述凹进的上部中，所述第一鳍结构和所述第二鳍结构向下凹进至低于所述隔离绝缘层的所述上表面。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料，在形成所述层间绝缘层之前，形成所述硅化物层。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料，在形成所述开口之后，形成所述硅化物层。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料，还包括在形成所述层间绝缘层之前，形成绝缘层。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：去除所述覆盖绝缘层、所述栅极图案和所述介电层以制成栅极间隔；在所述栅极间隔中形成栅极介电层；以及在所述栅极间隔中的所述栅极介电层上形成栅电极。
根据本发明的另一方面，在制造包括Fin FET的半导体器件的方法中，在衬底上方形成第一鳍结构和第二鳍结构。在平面视图中，第一鳍结构和第二鳍结构在第一方向上延伸。在衬底上方形成隔离绝缘层以使第一鳍结构和第二鳍结构的下部嵌入在隔离绝缘层内并且第一鳍结构和第二鳍结构的上部从隔离绝缘层暴露。在第一鳍结构和第二鳍结构的部分上方形成栅极结构。该栅极结构包括栅极图案、介电层(设置在栅极图案与第一鳍结构和第二鳍结构之间)以及覆盖绝缘层(设置在栅极图案上方)。在平面视图中，栅极结构在与第一方向相交的第二方向上延伸。在突出于隔离绝缘层并且未由栅极结构覆盖的第一鳍结构和第二鳍结构的侧壁上以及隔离绝缘层的上表面上形成鳍掩模层。使第一鳍结构和第二鳍结构的上部凹进。在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构。在第一鳍结构和第二鳍结构的凹进的上部中，保留了设置在第一鳍结构和第二鳍结构的侧壁上的鳍掩模层的下部以及设置在隔离绝缘层的上表面上的鳍掩模层。合并第一外延源极/漏极结构和第二外延源极/漏极结构，从而使得在合并的第一外延源极/漏极结构和第二外延源极/漏极结构与在隔离绝缘层的上表面上的保留的鳍掩模层之间形成空隙。
在上述方法中，其中，所述鳍掩模层由氮化硅形成。
在上述方法中，其中，在所述第一鳍结构和所述第二鳍结构的所述凹进的上部中，所述第一鳍结构和所述第二鳍结构向下凹进至低于所述隔离绝缘层的所述上表面。
在上述方法中，其中，从所述隔离绝缘层的所述上表面的所述鳍掩模层的保留的下部的高度在从1nm至10nm的范围内。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；在形成所述硅化物层之后，形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述开口中的所述硅化物层上方形成导电材料。
在上述方法中，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：去除所述覆盖绝缘层、所述栅极图案和所述介电层以制成栅极间隔；在所述栅极间隔中形成栅极介电层；以及在所述栅极间隔中的所述栅极介电层上形成栅电极。
根据本发明的另一方面，半导体器件包括隔离绝缘层、第一鳍结构和第二鳍结构、栅极结构、源极/漏极结构和介电层。隔离绝缘层设置在衬底上方。第一鳍结构和第二鳍结构都设置在衬底上方，并且在平面视图中在第一方向上延伸。栅极结构设置在第一鳍结构和第二鳍结构的部分上方，并且在与第一方向相交的第二方向上延伸。介电层设置在隔离绝缘层的上表面上。使未由栅极结构覆盖的第一鳍结构和第二鳍结构凹进至低于隔离绝缘层的上表面。在凹进的第一鳍结构和第二鳍结构上方形成源极/漏极结构，在源极/漏极结构和介电层之间形成空隙。
在上述半导体器件中，其中，所述介电层由氮化硅形成。
在上述半导体器件中，其中，其中，所述介电层具有袖状。
在上述半导体器件中，其中，所述介电层由氮化硅形成，还包括：层间介电层，设置在所述第一栅极结构和所述源极/漏极结构上方；硅化物层，形成在所述源极/漏极结构上；以及接触插塞，形成在所述层间介电层中并且连接至所述硅化物层。
在上述半导体器件中，其中，所述介电层由氮化硅形成，从所述介电层的上表面的所述空隙的高度在从15nm至25nm的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造包括Fin FET的半导体器件的方法，所述方法包括：
在衬底上方形成第一鳍结构和第二鳍结构，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸，
在所述衬底上方形成隔离绝缘层，以使所述第一鳍结构和所述第二鳍结构的下部嵌入在所述隔离绝缘层内并且所述第一鳍结构和所述第二鳍结构的上部从所述隔离绝缘层暴露；
在所述第一鳍结构和所述第二鳍结构的部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案与所述第一鳍结构和所述第二鳍结构之间的介电层以及设置在所述栅极图案上方的覆盖绝缘层，在平面视图中，所述栅极结构在与所述第一方向相交的第二方向上延伸；
在突出于所述隔离绝缘层并且未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构的侧壁上以及在所述隔离绝缘层的上表面上形成鳍掩模层；
使所述第一鳍结构和所述第二鳍结构的所述上部凹进；以及
在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构，所述第一外延源极/漏极结构的顶面高度大于所述第一鳍结构的高度，所述第二外延源极/漏极结构的顶面高度大于所述第二鳍结构的高度，其中：
在所述第一鳍结构和所述第二鳍结构的凹进的上部中，去除了设置在所述第一鳍结构和所述第二鳍结构的所述侧壁上的所述鳍掩模层，而保留了设置在所述隔离绝缘层的所述上表面上的所述鳍掩模层，以及
所述第一外延源极/漏极结构和所述第二外延源极/漏极结构合并，从而使得在合并的所述第一外延源极/漏极结构和所述第二外延源极/漏极结构与所述隔离绝缘层的所述上表面上保留的鳍掩模层之间形成空隙，并且所述合并的所述第一外延源极/漏极结构和所述第二外延源极/漏极结构的顶面与所述隔离绝缘层的所述上表面平行，所述保留的鳍掩模层使得所述空隙的高度大于不保留所述鳍掩模层的空隙的高度。
2.根据权利要求1所述的方法，其中，所述鳍掩模层由氮化硅形成。
3.根据权利要求1所述的方法，其中，在所述第一鳍结构和所述第二鳍结构的所述凹进的上部中，所述第一鳍结构和所述第二鳍结构向下凹进至低于所述隔离绝缘层的所述上表面。
4.根据权利要求1所述的方法，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：
在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；
形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中的所述硅化物层上方形成导电材料。
5.根据权利要求4所述的方法，其中，在形成所述层间绝缘层之前，形成所述硅化物层。
6.根据权利要求4所述的方法，其中，在形成所述开口之后，形成所述硅化物层。
7.根据权利要求4所述的方法，还包括在形成所述层间绝缘层之前，形成绝缘层。
8.根据权利要求1所述的方法，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：
去除所述覆盖绝缘层、所述栅极图案和所述介电层以制成栅极间隔；
在所述栅极间隔中形成栅极介电层；以及
在所述栅极间隔中的所述栅极介电层上形成栅电极。
9.一种制造包括Fin FET的半导体器件的方法，所述方法包括：
在衬底上方形成第一鳍结构和第二鳍结构，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸，
在所述衬底上方形成隔离绝缘层，以使所述第一鳍结构和所述第二鳍结构的下部嵌入在所述隔离绝缘层内并且所述第一鳍结构和所述第二鳍结构的上部从所述隔离绝缘层暴露；
在所述第一鳍结构和所述第二鳍结构的部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案与所述第一鳍结构和所述第二鳍结构之间的介电层以及设置在所述栅极图案上方的覆盖绝缘层，在平面视图中，所述栅极结构在与所述第一方向相交的第二方向上延伸；
在突出于所述隔离绝缘层并且未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构的侧壁上以及在所述隔离绝缘层的上表面上直接形成鳍掩模层，其中，所述鳍掩模层的第一部分直接形成在所述第一鳍结构的侧壁上，所述鳍掩模层的第二部分直接形成在所述第二鳍结构的侧壁上，并且所述鳍掩模层的中心部分直接形成在所述隔离绝缘层的上表面上且连接所述鳍掩模层的第一部分和所述鳍掩模层的第二部分，所述鳍掩模层的第一部分，所述鳍掩模层的第二部分和所述鳍掩模层的中心部分构成连续的单层；使所述第一鳍结构和所述第二鳍结构的所述上部凹进；以及
在凹进的第一鳍结构上方形成第一外延源极/漏极结构，并且在凹进的第二鳍结构上方形成第二外延源极/漏极结构，所述第一外延源极/漏极结构的顶面高度大于所述第一鳍结构的高度，所述第二外延源极/漏极结构的顶面高度大于所述第二鳍结构的高度，其中：
在所述第一鳍结构和所述第二鳍结构的凹进的上部中，保留了所述鳍掩模层的第一部分的下部，所述鳍掩模层的第二部分的下部和设置在所述隔离绝缘层的所述上表面上的所述鳍掩模层的所述中心部分，以及
所述第一外延源极/漏极结构和所述第二外延源极/漏极结构合并，从而使得在合并的所述第一外延源极/漏极结构和所述第二外延源极/漏极结构与所述隔离绝缘层的所述上表面上保留的鳍掩模层之间形成空隙，并且所述合并的所述第一外延源极/漏极结构和所述第二外延源极/漏极结构的顶面与所述隔离绝缘层的所述上表面平行，所述保留的鳍掩模层使得所述空隙的高度大于不保留所述鳍掩模层的空隙的高度。
10.根据权利要求9所述的方法，其中，所述鳍掩模层由氮化硅形成。
11.根据权利要求9所述的方法，其中，在所述第一鳍结构和所述第二鳍结构的所述凹进的上部中，所述第一鳍结构和所述第二鳍结构向下凹进至低于所述隔离绝缘层的所述上表面。
12.根据权利要求9所述的方法，其中，从所述隔离绝缘层的所述上表面的所述鳍掩模层的保留的下部的高度在从1nm至10nm的范围内。
13.根据权利要求9所述的方法，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：
在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；
形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中的所述硅化物层上方形成导电材料。
14.根据权利要求9所述的方法，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：
在所述合并的第一外延源极/漏极结构和第二外延源极/漏极结构上形成硅化物层；
在形成所述硅化物层之后，形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中的所述硅化物层上方形成导电材料。
15.根据权利要求9所述的方法，还包括，在形成所述第一外延源极/漏极结构和所述第二外延源极/漏极结构之后：
去除所述覆盖绝缘层、所述栅极图案和所述介电层以制成栅极间隔；
在所述栅极间隔中形成栅极介电层；以及
在所述栅极间隔中的所述栅极介电层上形成栅电极。
16.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
第一鳍结构和第二鳍结构，都设置在所述衬底上方，在平面视图中，所述第一鳍结构和所述第二鳍结构在第一方向上延伸；
栅极结构，设置在所述第一鳍结构和所述第二鳍结构的部分上方，所述栅极结构在与所述第一方向相交的第二方向上延伸；
源极/漏极结构；以及
介电层，设置在所述隔离绝缘层的上表面上，其中：
未由所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构凹进至低于所述隔离绝缘层的所述上表面，
所述源极/漏极结构形成在凹进的第一鳍结构和第二鳍结构上方，以及
在所述源极/漏极结构和所述介电层之间形成空隙，所述介电层与所述源极/漏极结构一起围绕所述空隙的整个周边，其中，所述源极/漏极结构的顶面与所述隔离绝缘层的上表面平行。
17.根据权利要求16所述的半导体器件，其中，所述介电层由氮化硅形成。
18.根据权利要求16所述的半导体器件，其中，所述介电层具有袖状。
19.根据权利要求17所述的半导体器件，还包括：
层间介电层，设置在所述栅极结构和所述源极/漏极结构上方；
硅化物层，形成在所述源极/漏极结构上；以及
接触插塞，形成在所述层间介电层中并且连接至所述硅化物层。
20.根据权利要求17所述的半导体器件，其中，从所述介电层的上表面的所述空隙的高度在从15nm至25nm的范围内。
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