CN107154356B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件包括设置在衬底上方的隔离层、第一和第二鳍片结构、栅极结构、源极/漏极结构。第一鳍片结构和第二鳍片结构均设置在衬底上方，并且沿平面图中的第一方向延伸。栅极结构设置在第一和第二鳍片结构的一部分上方，并且沿平面图中的与第一方向相交的第二方向延伸。第一孔隙形成在源极/漏极结构中，并且第二孔隙形成在源极/漏极结构中且位于第一孔隙上方。本发明的实施例还提供了制造包括FinFET的半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体集成电路，并且更具体地，涉及具有带孔隙的外延源极/漏极(S/D)结构的半导体器件以及其制造工艺。
背景技术
随着半导体工业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和较低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(Fin FET)以及具有高k(介电常数)材料的金属栅极结构的使用的三维设计的发展。金属栅极结构经常通过使用栅极替换技术制造，并且源极和漏极通过使用外延生长方法形成。
发明内容
根据本发明的实施例，提供了一种制造包括FinFET的半导体器件的方法，方法包括：在衬底上方形成第一鳍片结构和第二鳍片结构，第一和第二鳍片结构沿平面图中的第一方向延伸；在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露；在第一和第二鳍片结构的一部分上方形成栅极结构，栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸；凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平；在凹陷的第一和第二鳍片结构的上方形成第一外延层；以及在第一外延层的上方形成第二外延层，从而形成外延源极/漏极结构，其中：在形成第一外延层时，V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中，并且在V形的底部处通过第二外延层形成第一孔隙。
根据本发明的实施例，提供了一种制造包括FinFET的半导体器件的方法，方法包括：在衬底上方形成第一鳍片结构和第二鳍片结构，第一和第二鳍片结构沿平面图中的第一方向延伸；在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露；在第一和第二鳍片结构的一部分上方形成栅极结构，栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸；凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平；在凹陷的第一和第二鳍片结构的上方形成第一外延层；在第一外延层的上方形成第二外延层；以及在第二外延层的上方形成第三外延层，从而形成外延源极/漏极结构，其中：在形成第一外延层时，第一V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中，在第一V形的底部处通过第二外延层形成第一孔隙，在形成第二外延层时，第二V形结构形成在第一V形的上方，并且在第二V形的底部处通过第三外延层形成第二孔隙。
根据本发明的实施例，提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；第一鳍片结构和第二鳍片结构，均设置在衬底上方，第一和第二鳍片结构沿平面图中的第一方向延伸；栅极结构，设置在第一和第二鳍片结构的一部分上方，栅极结构沿平面图中的与第一方向相交的第二方向延伸；源极/漏极结构；第一孔隙，形成在源极/漏极结构中；以及第二孔隙，形成在源极/漏极结构中并且位于第一孔隙上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论，各个部件的尺寸可以任意地增大或缩小。
图1至图12示出了根据本公开的一个实施例用于制造FinFET器件的不同阶段的示意性截面图。
图13和图14示出了根据本公开的另一个实施例用于制造FinFET器件的不同阶段的示意性截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限制于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。在以下附图中，为了简化，一些层/部件可以被省略。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的定向之外，空间关系术语还包括使用或操作中器件的不同定向。装置可以以其它方式定向(旋转90度或在其它方位上)，以及本文使用的空间相对描述符可以同样地作相应的解释。此外，术语“由...制成”意为“包括”或者“由...组成”。此外，在以下制造工艺中，在所描述的操作中/之间可以存在额外的操作，并且操作顺序可以被改变。
图1至图12示出了根据本公开的一个实施例的用于制造FinFET器件的不同阶段的示意性截面图。应了解，可在图1至图12所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，以下描述的一些操作可被替换或删除。操作/工艺的顺序可相互交换。
在衬底10的上方形成掩模层15。掩模层15例如通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成。例如，衬底10为杂质浓度范围为约1×1015cm-3至约1×1016cm-3的p型硅或锗衬底。在其它实施例中，衬底为杂质浓度范围为约1×1015cm-3至约1×1016cm-3的n型硅或锗衬底。
可选地，衬底10可包括诸如锗的另一元素半导体；包括诸如SiC和SiGe的IV-IV化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V化合物半导体；或其组合。在一个实施例中，衬底10为SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍片结构可从SOI衬底的硅层凸出或者可从SOI衬底的绝缘体层凸出。在后种情况中，SOI衬底的硅层被用于形成鳍片结构。诸如非晶Si或者非晶SiC的非晶衬底或者诸如氧化硅的绝缘材料也可用作衬底10。衬底10可包括已使用杂质(例如，p型或者n型导电性)适当掺杂的各个区域。
在一些实施例中，掩模层15例如包括衬垫氧化物(例如，氧化硅)层15A以及氮化硅掩模层15B。
衬垫氧化物层15A可通过使用热氧化或者CVD工艺形成。氮化硅掩模层15B可通过例如溅射法的物理汽相沉积(PVD)、CVD、等离子增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成。
在一些实施例中，衬垫氧化物层15A的厚度范围为约2nm至约15nm，并且氮化硅掩模层15B的厚度范围为约2nm至约50nm。在掩模层的上方还形成了掩模图案。掩模图案例如是通过光刻工艺形成的光刻胶图案。
如图1所示，通过使用掩模图案作为蚀刻掩模，形成了衬垫氧化物层和氮化硅掩模层的硬掩模图案15。
接下来，如图2所示，通过使用硬掩模图案15作为蚀刻掩模，衬底10通过使用干蚀刻法和/或湿蚀刻法的沟槽蚀刻被图案化至鳍片结构20。
在图2中，三个鳍片结构20设置在衬底10的上方。然而，鳍片结构的数量不限于三个。其数量可能小至一个或者大于三个。此外，一个或者多个伪鳍片结构可相邻于鳍片结构20的两侧设置以在图案化工艺中提高图案拟真度。
鳍片结构20可由与衬底10相同的材料制成并且可从衬底10连续延伸。在该实施例中，鳍片结构由Si制成。鳍片结构20的硅层可以是本征的，或者使用n型杂质或者p型杂质适当地掺杂。
鳍片结构20的宽度W1的范围在一些实施例中为约5nm至约40nm，而在其它实施例中为约7nm至约12nm。两个鳍片结构之间的间隔S1的范围在一些实施例中为约5nm至约40nm，而在其它实施例中为约8nm至约15nm。鳍片结构20的高度(沿着Z方向)的范围在一些实施例中为约100nm至约300nm，而在其它实施例中为约50nm至约100nm。
在栅极结构40(参见图5A)下面的鳍片结构20的下部可称为阱区，并且鳍片结构20的上部可称为沟道区域。在栅极结构40下面，阱区被嵌入隔离绝缘层30(参见图5A)，并且沟道区域从隔离绝缘层30凸出。沟道区域的下部也可嵌入隔离绝缘层30至约1nm到约5nm的深度。
陷区的高度在一些实施例中范围为约60nm至100nm，并且沟道区域的高度范围为约40nm至60nm，并且在其它实施例中范围为约38nm至约55nm。
形成鳍片结构20后，如图3所示，衬底10进一步被蚀刻以形成台面形状10M。在其它实施例中，首先形成台面形状10M，然后形成鳍片结构20。
形成鳍片结构20和台面形状10M后，隔离绝缘层30形成在鳍片结构之间的间隔中和/或形成在一个鳍片结构和另一个形成于衬底10上方的元件之间的间隔中。隔离绝缘层30也可被称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的隔离材料可包括一个或多个氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、掺氟硅酸盐玻璃(FSG)或者低k介电材料的层。隔离绝缘层通过LPCVD(低压化学汽相沉积)、等离子体CVD或者可流动CVD形成。在可流动CVD中，可流动介电材料代替氧化硅可被沉积。如其名称所指示的，可流动介电材料可在沉积期间流动以填充具有高宽比的间隙或间隔。通常，各种化学成分被添加至含硅前体以允许沉积膜流动。在一些实施例中，氢化氮键被添加。可流动介电前体，特别是可流动氧化硅前体的示例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢聚硅氮烷(TCPS)、全氢聚-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或硅烷胺，例如三甲硅烷基(TSA)。这些可流动氧化硅材料形成于多步操作工艺中。可流动膜沉积之后，其被固化并且被退火以移除不期望的元素来形成氧化硅。当不期望的元素被移除后，可流动膜密化并且收缩。在一些实施例中，多种退火工艺被实施。可流动膜被多次固化并且被退火。可流动膜可掺杂有硼和/或磷。
如图4所示，绝缘层30首先形成为厚层以便鳍片结构嵌入厚层中，然后厚层被凹进以便暴露鳍片结构20的上部。从隔离绝缘层30的上表面的鳍片结构的高度H1的范围在一些实施例中为约20nm至约100nm，而在其它实施例中范围为约30nm至约50nm。在凹进隔离绝缘层30之后或者之前，诸如退火工艺的热工艺可被执行以提高隔离绝缘层30的质量。在具体的实施例中，热工艺通过在诸如N2、Ar或He环境的惰性气体环境中使用温度范围为约900℃至约1050℃、约1.5秒至约10秒之间的快速热退火(RTA)执行。
如图5A至图5C所示，绝缘层30形成之后，栅极结构40在鳍片结构20的上方形成。图5A是示例性透视图，图5B是沿着图5A中的线a-a的示例性截面图以及图5C是沿着图5A中的线b-b的示例性截面图。图6至图14也是沿着图5A中的线b-b的示例性截面图。
如图5A所示，栅极结构40沿着X方向延伸，并且鳍片结构20沿着Y方向延伸。
为了制造栅极结构40，介电层和多晶硅层在隔离绝缘层30和暴露的鳍片结构20的上方形成，然后执行图案化操作以便获得包括由多晶硅制成的栅极图案44和介电层42的栅极结构。在一些实施例中，多晶硅层通过使用硬掩模被图案化并且硬掩模作为帽盖绝缘层46保留在栅极图案44上。硬掩模(帽盖绝缘层46)包括一个或多个绝缘材料层。在一些实施例中，帽盖绝缘层46包括形成于氧化硅层上方的氮化硅层。在其它实施例中，帽盖绝缘层46包括形成于氮化硅层上方的氧化硅层。用于帽盖绝缘层46的绝缘材料可通过CVD、PVD、ALD、电子束蒸发或者其它合适的工艺形成。在一些实施例中，介电层42可包括一个或多个氧化硅、氮化硅、氮氧化硅或其它高k介电层。介电层42的厚度范围在一些实施例中为约2nm至约20nm，而在其它实施例中为约2nm至约10nm。栅极结构的高度H2范围在一些实施例中为约50nm至约400nm，而在其它实施例中为约100nm至200nm。
在一些实施例中，使用了栅极替换技术。在这种情况下，栅极图案44和介电层42分别为伪栅极电极和伪栅极介电层，它们随后会被移除。如果使用第一栅极技术，栅极图案44和介电层42被用作栅极电极和栅极介电层。
另外，栅极侧壁间隔件48在栅极图案的两个侧壁上形成。侧壁间隔件48包括一个或多个绝缘材料层，例如，SiO2、SiN、SiON、SiOCN或者SiCN，其通过CVD、PVD、ALD、电子束蒸发或者其它合适的工艺形成。低k介电材料可被用作侧壁间隔件。侧壁间隔件48通过形成绝缘材料覆盖层以及执行各向异性刻蚀形成。在实施例中，侧壁间隔件层由基于氮化硅的材料制成，例如SiN、SiON、SiOCN或者SiCN。
接下来，如图6所示，保护层50在p型器件区域中的鳍片结构20的上方形成。保护层50由包括基于氮化硅材料的介电材料形成，例如SiN、SiON、SiOCN或者SiCN。在实施例中，使用SiN作为保护层50。保护层50通过CVD、PVD、ALD、电子束蒸发或者其它合适的工艺形成。保护层50也可在栅极结构的侧面上形成。保护层50在随后的n型FET的外延源极/漏极形成过程中保护p型器件区域。在一些实施例中，保护层50的厚度范围为约5nm至约12nm。
保护层50的覆盖层形成之后，n型器件区域中的保护层50被移除用于形成n型FinFET的源极/漏极。
然后，鳍片结构20的上部被凹进并且设置在鳍片结构的侧面和顶面上的由隔离绝缘层凸出的保护层50通过干蚀刻和/或湿蚀刻操作移除。如图7所示，鳍片结构20的上部被凹进(蚀刻)至等于或者低于隔离绝缘层30的上表面的水平。在凹陷第一和第二鳍片结构时，第一和第二鳍片结构之间且邻近第一和第二鳍片结构的隔离绝缘层30被移除。凹陷第一和第二鳍片结构至第一和第二鳍片结构的底部以便第一和第二鳍片结构的凹陷部分具有基本平坦的表面(表面粗糙度Ra低于约3nm)。在一些实施例中，从隔离绝缘层30的上表面的凹陷的鳍片结构的深度D1的范围为约40nm至约70nm。
接下来，如图8所示，第一外延层62在凹陷的鳍片结构20的上方形成。第一外延层62由一个或多个具有不同于鳍片结构20(沟道区域)的晶格常数的半导体材料层制成。当鳍片结构由Si制成时，外延层62包括SiP、SiC或者SiCP的n型沟道FinFET。第一外延层62外延形成于凹陷的鳍片结构上部的上方。
在一些实施例中，第一外延层62是SiP。P的数量范围在一些实施例中为约1×1020cm-3到约1×1021cm-3，以及在另一些实施例中为约5×1020cm-3到约8×1020cm-3。
在一些实施例中，SiP第一外延层62在约700至850℃的温度中、约5至50托的压力下，通过使用含Si气体，例如SiH4、Si2H6或者SiCl2H2；HCl；和/或掺杂气体，例如PH3形成。在这些条件下，SiP第一外延层62可如图8所示形成至具有V形状，而SiP第一外延层62的侧面具有类金刚石形状。在实施例中，周期外延沉积工艺被用于形成V形。在周期外延沉积工艺中，Si层的外延生长和Si层的回蚀刻工艺交替重复。通过调整沉积和蚀刻的比率，可获得V形外延层。
从V形的“凹谷(valley)”底部开始的第一外延层62的高度范围在一些实施例中为约10nm至约40nm，而在其它实施例中为约15nm至约30nm。
接下来，如图9所示，第二外延层64形成于第一外延层62的上方。第二外延层64由一个或者多个具有不同于鳍片结构20(沟道区域)的晶格常数的半导体材料层制成。当鳍片结构由Si制成时，第二层64包括SiP、SiC或者SiCP的n型沟道FinFET。第二外延层64外延形成于第一外延层62的上方。
在一些实施例中，第二外延层64是SiP，其中P的数量大于第一外延层62中P的数量。第二外延层64中P的数量范围在一些实施例中为约1×1021cm-3至约5×1021cm-3，在一些实施例中等于或者小于约2×1021cm-3。
在一些实施例中，SiP第二外延层64在约700至850℃的温度中、约5至50托的压力下，通过使用含Si气体，例如SiH4、Si2H6或者SiCl2H2；HCl；和/或掺杂气体，例如PH3形成。在这些条件下，SiP第二外延层64可如图9所示形成至具有V形状。与第一外延层相似，可使用周期沉积工艺。
此外，如图9所示，第一孔隙65在第一外延层62的“凹谷”处形成在第一和第二外延层之间。由于第二外延层的气源不能到达凹谷的底部，第一孔隙65形成于凹谷的底部中。通过继续第二外延层64的外延生长，如图10所示形成整个源极/漏极结构60。在一些实施例中，第一孔隙65略微在第一外延层62的凹谷的底部上方形成在第二外延层中。
此外，如图9所示，形成多个第一孔隙65。多个第一孔隙65的高度(最高点)基本相同(高度变化是平均高度±5％)。
如图10所示，第二孔隙67形成于第二外延层64中，其位于第一孔隙65的上方。在一些实施例中，第三孔隙69形成于第二外延层64中，其位于第二孔隙67和第一孔隙65的上方。由于外延生长层的晶体取向，在第三孔隙上方位于不同高度处的一个或者多个系列的孔隙(例如，第四、第五、第六…)可形成。此外，如图10所示，形成多个第二孔隙67和/或多个第三孔隙69。多个第二孔隙67的高度(最高点)基本相同(高度变化是平均高度±5％)，并且多个第三孔隙69的高度(最高点)基本相同(高度变化是平均高度±5％)。
沿着Z方向的孔隙65、67或69的尺寸范围在一些实施例中为约1nm至约7nm，而在其它实施例中为约2nm至约5nm。
在n沟道FET源极/漏极结构形成之后，p沟道FET源极/漏极结构通过单独的外延工艺形成。当鳍片结构由Si制成时，第一和/或第二外延层由SiGe或Ge的p沟道FinFET制成。在一些实施例中，当p沟道FET源极/漏极结构形成之后，n沟道FET源极/漏极结构通过单独的外延工艺形成。
如图11所示，在外延源极/漏极结构60形成之后，硅化物层70在外延源极/漏极结构60的上方形成。
诸如Ni、Ti、Ta和/或W的金属材料形成于外延源极/漏极结构60的上方并且执行退火操作以形成硅化物层70。在其它实施例中，诸如NiSi、TiSi、TaSi和/或WSi的硅化物材料形成于外延源极/漏极结构60的上方，并且执行退火操作。退火操作在约250℃至约850℃的温度中被执行。金属材料或者硅化物材料通过CVD或者ALD形成。在一些实施例中，硅化物层70的厚度范围为约4nm至约10nm。在退火操作之前或者之后，形成于隔离绝缘层30上方的金属材料或者硅化物材料被有选择地移除。
接下来，形成金属栅极结构(未示出)。形成硅化物层70之后，伪栅极结构(伪栅极电极44和伪栅极介电层42)被移除并且被金属栅极结构(金属栅极电极和栅极介电层)替代。
在具体实施例中，第一层间介电层形成于伪栅极结构的上方并且诸如化学机械抛光(CMP)工艺或者回蚀刻工艺的平坦化工艺被执行以暴露伪栅极电极44的上表面。然后，伪栅极电极44和伪栅极介电层42分别通过合适的蚀刻工艺被移除以形成栅极开口。包括栅极介电层和金属栅极电极的金属栅极结构形成于栅极开口中。
栅极介电层可在设置于鳍片结构20的沟道层上方的界面层(未示出)的上方形成。在一些实施例中，界面层可包括氧化硅或者氧化锗，其具有0.2nm至1.5nm的厚度。在其它实施例中，界面层的厚度范围为约0.5nm至约1.0nm。
栅极介电层包括一个或者多个介电材料层，例如氧化硅、氮化硅、或者高k介电材料、其它合适的介电材料、和/或其组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料，和/或其组合。栅极介电层例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、或者其它合适的方法、和/或其组合形成。栅极介电层的厚度范围在一些实施例中为约1nm至约10nm，而在其它实施例中为约2nm至约7nm。
金属栅极电极形成于栅极介电层的上方。金属栅极电极包括一个或者多个任意合适的金属材料层，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料、和/或其组合。
在本公开的具体实施例中，一个或者多个功函数调节层(未示出)可被插入栅极介电层和金属栅极电极之间。功函数调节层由导电材料制成，诸如，单层TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或多层两种或以上的这些材料。对于n沟道FinFET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函数调节层，而对于p沟道FinFET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函数调节层。
沉积金属栅极结构的合适的材料之后，诸如CMP的平坦化操作被执行。
接下来，如图11所示，充当接触蚀刻停止层的绝缘层80在形成的金属栅极结构和源极/漏极结构60的上方形成，然后形成第二层间介电层85。绝缘层80是一个或多个绝缘材料层。在实施例中，绝缘层80由氮化硅制成并通过CVD形成。
通过使用包括光刻的图案化操作，接触孔形成于第二层间介电层85和绝缘层80中，以便由硅化物层70暴露外延源极和漏极结构60。
然后，接触孔被导电材料填充，如图12所示，从而形成接触插塞100。接触插塞100可包括任何合适金属的单层或者多层，例如，Co、W、Ti、Ta、Cu、Al和/或Ni和/或其中的氮化物。
形成接触插塞之后，进一步的CMOS工艺被执行以形成不同的部件，例如附加的层间介电层、接触件/通孔、互连金属层和钝化层等。
可选地，硅化物层70在接触孔开设之后形成。在这种情况下，在形成如图10所示的外延源极/漏极结构60之后，金属栅极结构、绝缘层80(接触蚀刻停止层)和层间介电层85被形成，而不形成硅化物层。接下来，接触孔形成于绝缘层80和层件介电层85中以暴露外延源极/漏极结构60的上表面，然后硅化物层形成于外延源极/漏极结构60的上表面上。形成硅化物层之后，导电材料形成于接触孔中，从而形成接触插塞100。
图13和图14示出了根据本公开的另一个实施例用于制造FinFET器件的不同阶段的示意性截面图。
在如图9所示的第二外延层64形成之后，第三外延层66如图13所示在第二外延层64的上方形成。通过继续形成第三外延层66，如图14所示形成整个外延源极/漏极结构60’。
在一些实施例中，第三外延层66是SiP，其中P的数量等于或大于第二外延层64中P的数量。第三外延层66中P的数量范围在一些实施例中为约1×1021cm-3至约8×1021cm-3，在另一些实施例中等于或者小于约5×1021cm-3。
在一些实施例中，SiP第三外延层66在约700至850℃的温度中、约5至50托的压力下，通过使用含Si气体，例如SiH4、Si2H6或者SiCl2H2；HCl；和/或掺杂气体，例如PH3形成。在这些条件下，SiP第二外延层64可如图13所示形成至具有V形状。
此外，如图13所示，第二孔隙67’形成于第一、第二和第三外延层的“凹谷”中的第三和第二外延层之间。此外，如图14所示，第三孔隙69’形成于第三外延层64中，其位于第二孔隙67’的上方。在第三孔隙上方位于不同高度处的一个或者多个系列的孔隙(例如，第四、第五、第六…)可形成。
沿着Z方向的孔隙65、67’或69’的尺寸范围在一些实施例中为约1nm至约7nm，而在其它实施例中为约2nm至约5nm。
在本公开中，由于多个孔隙在外延源极/漏极结构中的不同高度处形成，因此在源极/漏极结构处的寄生电容可被减小。
应当理解的是，不是所有的优势必须在本文中论述，没有特定的优势是所有的实施例或实例所需的，和其他实施例或实例可以提供不同的优势。
根据本公开的一个方面，一种制造包括FinFET的半导体器件的方法，在衬底上方形成第一鳍片结构和第二鳍片结构。第一和第二鳍片结构沿平面图中的第一方向延伸。在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露。在第一和第二鳍片结构的一部分上方形成栅极结构。栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸。凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平。在凹陷的第一和第二鳍片结构的上方形成第一外延层。在第一外延层的上方形成第二外延层，从而形成外延源极/漏极结构。在形成第一外延层时，V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中。在V形的底部处通过第二外延层形成第一孔隙。
根据本公开的另一方面，一种制造包括FinFET的半导体器件的方法，在衬底上方形成第一鳍片结构和第二鳍片结构。第一和第二鳍片结构沿平面图中的第一方向延伸。在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露。在第一和第二鳍片结构的一部分上方形成栅极结构。栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸。凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平。在凹陷的第一和第二鳍片结构的上方形成第一外延层。在第一外延层的上方形成第二外延层。在第二外延层的上方形成第三外延层，从而形成外延源极/漏极结构。在形成第一外延层时，第一V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中。在第一V形的底部处通过第二外延层形成第一孔隙。在形成第二外延层时，第二V形结构形成在第一V形的上方。在第二V形的底部处通过第三外延层形成第二孔隙。
根据本公开的另一方面，一种半导体器件包括隔离绝缘层、第一鳍片结构和第二鳍片结构、栅极结构以及源极/漏极结构。隔离绝缘层设置在衬底上方。第一鳍片结构和第二鳍片结构均设置在衬底上方并且沿平面图中的第一方向延伸。栅极结构设置在第一和第二鳍片结构的一部分上方并且沿平面图中的与第一方向相交的第二方向延伸。第一孔隙形成在源极/漏极结构中，并且第二孔隙形成在源极/漏极结构中并且位于第一孔隙上方。
根据本发明的实施例，提供了一种制造包括FinFET的半导体器件的方法，方法包括：在衬底上方形成第一鳍片结构和第二鳍片结构，第一和第二鳍片结构沿平面图中的第一方向延伸；在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露；在第一和第二鳍片结构的一部分上方形成栅极结构，栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸；凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平；在凹陷的第一和第二鳍片结构的上方形成第一外延层；以及在第一外延层的上方形成第二外延层，从而形成外延源极/漏极结构，其中：在形成第一外延层时，V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中，并且在V形的底部处通过第二外延层形成第一孔隙。
根据本发明的实施例，第一孔隙形成在第一外延层和第二外延层之间。
根据本发明的实施例，第二孔隙在第一孔隙上方形成在第二外延层中。
根据本发明的实施例，第三孔隙在第二孔隙上方形成在第二外延层中。
根据本发明的实施例，其中：第一外延层包括SiP，并且第二外延层包括SiP，以及第二外延层中P的数量大于第一外延层中P的数量。
根据本发明的实施例，其中：在凹陷第一和第二鳍片结构时，第一和第二鳍片结构之间的隔离绝缘层被移除，以及凹陷第一和第二鳍片结构至第一和第二鳍片结构的底部以便第一和第二鳍片结构的凹陷部分具有平面。
根据本发明的实施例，还包括，在形成外延源极/漏极结构之后：在外延源极/漏极结构上形成硅化物层；形成层间绝缘层；在层间绝缘层中形成开口；以及在开口中于硅化物层上方形成导电材料。
根据本发明的实施例，在开口形成于层间绝缘层中之后，在外延源极/漏极结构上形成硅化物层。
根据本发明的实施例，提供了一种制造包括FinFET的半导体器件的方法，方法包括：在衬底上方形成第一鳍片结构和第二鳍片结构，第一和第二鳍片结构沿平面图中的第一方向延伸；在衬底上方形成隔离绝缘层以使第一和第二鳍片结构的下部嵌入隔离绝缘层中并且第一和第二鳍片结构的上部由隔离绝缘层暴露；在第一和第二鳍片结构的一部分上方形成栅极结构，栅极结构包括栅极图案、设置在栅极图案及第一和第二鳍片结构之间的介电层、以及设置在栅极图案上方的帽盖绝缘层，栅极结构沿平面图中的与第一方向相交的第二方向延伸；凹陷第一和第二鳍片结构的上部至等于或者低于隔离绝缘层的上表面的水平；在凹陷的第一和第二鳍片结构的上方形成第一外延层；在第一外延层的上方形成第二外延层；以及在第二外延层的上方形成第三外延层，从而形成外延源极/漏极结构，其中：在形成第一外延层时，第一V形结构形成在与第一和第二鳍片结构之间被凹陷的区域对应的区域中，在第一V形的底部处通过第二外延层形成第一孔隙，在形成第二外延层时，第二V形结构形成在第一V形的上方，并且在第二V形的底部处通过第三外延层形成第二孔隙。
根据本发明的实施例，第一孔隙形成在第一外延层和第二外延层之间。
根据本发明的实施例，第二孔隙形成在第二外延层和第三外延层之间。
根据本发明的实施例，第三孔隙在第二孔隙上方形成第三外延层中。
根据本发明的实施例，第一外延层包括SiP，并且第二外延层包括SiP，以及第二外延层中P的数量大于第一外延层中P的数量。
根据本发明的实施例，第三外延层包括SiP，以及第三外延层中P的数量等于或者大于第二外延层中P的数量。
根据本发明的实施例，在凹陷第一和第二鳍片结构时，第一和第二鳍片结构之间的隔离绝缘层被移除，以及凹陷第一和第二鳍片结构至第一和第二鳍片结构的底部以便第一和第二鳍片结构的凹陷部分具有平面。
根据本发明的实施例，提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；第一鳍片结构和第二鳍片结构，均设置在衬底上方，第一和第二鳍片结构沿平面图中的第一方向延伸；栅极结构，设置在第一和第二鳍片结构的一部分上方，栅极结构沿平面图中的与第一方向相交的第二方向延伸；源极/漏极结构；第一孔隙，形成在源极/漏极结构中；以及第二孔隙，形成在源极/漏极结构中并且位于第一孔隙上方。
根据本发明的实施例，多个第一孔隙形成在源极/漏极结构中，以及多个第一孔隙在源极/漏极结构中位于基本上相同的高度。
根据本发明的实施例，多个第二孔隙形成在源极/漏极结构中，以及多个第二孔隙在源极/漏极结构中位于基本上相同的高度。
根据本发明的实施例，源极/漏极结构包括第一外延层和设置在第一外延层上的第二外延层，第一外延层具有第一V形，以及第一孔隙在第一V形的底部通过第二外延层形成。
根据本发明的实施例，源极/漏极结构还包括设置在第二外延层上的第三外延层，第二外延层具有第二V形，以及第二孔隙在第二V形的底部通过第三外延层形成。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成第一鳍片结构和第二鳍片结构，所述第一和第二鳍片结构沿平面图中的第一方向延伸；
在所述衬底上方形成隔离绝缘层以使所述第一和第二鳍片结构的下部嵌入所述隔离绝缘层中并且所述第一和第二鳍片结构的上部由所述隔离绝缘层暴露；
在所述第一和第二鳍片结构的一部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案及所述第一和第二鳍片结构之间的介电层、以及设置在所述栅极图案上方的帽盖绝缘层，所述栅极结构沿平面图中的与所述第一方向相交的第二方向延伸；
凹陷所述第一和第二鳍片结构的上部至等于或者低于所述隔离绝缘层的上表面的水平；
在凹陷的所述第一和第二鳍片结构的上方形成第一外延层；以及
在所述第一外延层的上方形成第二外延层，从而形成外延源极/漏极结构，其中：
在形成所述第一外延层时，V形结构形成在与所述第一和第二鳍片结构之间被凹陷的区域对应的区域中，并且
在所述V形的底部处通过所述第二外延层形成第一孔隙。
2.根据权利要求1所述的方法，其中，所述第一孔隙形成在所述第一外延层和所述第二外延层之间。
3.根据权利要求1所述的方法，其中，第二孔隙在所述第一孔隙上方形成在所述第二外延层中。
4.根据权利要求3所述的方法，其中，第三孔隙在所述第二孔隙上方形成在所述第二外延层中。
5.根据权利要求1所述的方法，其中：
所述第一外延层包括SiP，并且所述第二外延层包括SiP，以及
所述第二外延层中P的数量大于所述第一外延层中P的数量。
6.根据权利要求1所述的方法，其中：
在凹陷所述第一和第二鳍片结构时，所述第一和第二鳍片结构之间的所述隔离绝缘层被移除，以及
凹陷所述第一和第二鳍片结构至所述第一和第二鳍片结构的底部以便所述第一和第二鳍片结构的凹陷部分具有平面。
7.根据权利要求1所述的方法，还包括，在形成所述外延源极/漏极结构之后：
在所述外延源极/漏极结构上形成硅化物层；
形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中于所述硅化物层上方形成导电材料。
8.根据权利要求7所述的方法，其中，
在所述开口形成于所述层间绝缘层中之后，在所述外延源极/漏极结构上形成所述硅化物层。
9.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成第一鳍片结构和第二鳍片结构，所述第一和第二鳍片结构沿平面图中的第一方向延伸；
在所述衬底上方形成隔离绝缘层以使所述第一和第二鳍片结构的下部嵌入所述隔离绝缘层中并且所述第一和第二鳍片结构的上部由所述隔离绝缘层暴露；
在所述第一和第二鳍片结构的一部分上方形成栅极结构，所述栅极结构包括栅极图案、设置在所述栅极图案及所述第一和第二鳍片结构之间的介电层、以及设置在所述栅极图案上方的帽盖绝缘层，所述栅极结构沿平面图中的与所述第一方向相交的第二方向延伸；
凹陷所述第一和第二鳍片结构的上部至等于或者低于所述隔离绝缘层的上表面的水平；
在凹陷的所述第一和第二鳍片结构的上方形成第一外延层；
在所述第一外延层的上方形成第二外延层；以及
在所述第二外延层的上方形成第三外延层，从而形成外延源极/漏极结构，其中：
在形成所述第一外延层时，第一V形结构形成在与所述第一和第二鳍片结构之间被凹陷的区域对应的区域中，
在所述第一V形的底部处通过所述第二外延层形成第一孔隙，
在形成所述第二外延层时，第二V形结构形成在所述第一V形的上方，并且
在所述第二V形的底部处通过所述第三外延层形成第二孔隙。
10.根据权利要求9所述的方法，其中，所述第一孔隙形成在所述第一外延层和所述第二外延层之间。
11.根据权利要求9所述的方法，其中，所述第二孔隙形成在所述第二外延层和所述第三外延层之间。
12.根据权利要求11所述的方法，其中，第三孔隙形成在所述第二孔隙上方的所述第三外延层中。
13.根据权利要求9所述的方法，其中：
所述第一外延层包括SiP，并且所述第二外延层包括SiP，以及
所述第二外延层中P的数量大于所述第一外延层中P的数量。
14.根据权利要求13所述的方法，其中：
所述第三外延层包括SiP，以及
所述第三外延层中P的数量等于或者大于所述第二外延层中P的数量。
15.根据权利要求9所述的方法，其中：
在凹陷所述第一和第二鳍片结构时，所述第一和第二鳍片结构之间的所述隔离绝缘层被移除，以及
凹陷所述第一和第二鳍片结构至所述第一和第二鳍片结构的底部以便所述第一和第二鳍片结构的凹陷部分具有平面。
16.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
第一鳍片结构和第二鳍片结构，均设置在所述衬底上方，所述第一和第二鳍片结构沿平面图中的第一方向延伸；
栅极结构，设置在所述第一和第二鳍片结构的一部分上方，所述栅极结构沿平面图中的与所述第一方向相交的第二方向延伸；
源极/漏极结构；
第一孔隙，形成在所述源极/漏极结构中；以及
第二孔隙，形成在所述源极/漏极结构中并且位于所述第一孔隙上方。
17.根据权利要求16所述的半导体器件，其中：
多个第一孔隙形成在所述源极/漏极结构中，以及
所述多个第一孔隙在所述源极/漏极结构中位于基本上相同的高度。
18.根据权利要求16所述的半导体器件，其中：
多个第二孔隙形成在所述源极/漏极结构中，以及
所述多个第二孔隙在所述源极/漏极结构中位于基本上相同的高度。
19.根据权利要求16所述的半导体器件，其中：
所述源极/漏极结构包括第一外延层和设置在所述第一外延层上的第二外延层，
所述第一外延层具有第一V形，以及
所述第一孔隙在所述第一V形的底部通过所述第二外延层形成。
20.根据权利要求19所述的半导体器件，其中：
所述源极/漏极结构还包括设置在所述第二外延层上的第三外延层，
所述第二外延层具有第二V形，以及
所述第二孔隙在所述第二V形的底部通过所述第三外延层形成。
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