CN112951921A - 半导体器件及其制造方法 - Google Patents

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fin
fin structure
forming
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让-皮埃尔·科林格
卡洛斯·H·迪亚兹
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明提供一种制造FinFET的方法，方法包括在衬底上形成鳍结构。鳍结构包括上层，并且从隔离绝缘层暴露上层的一部分。在鳍结构的一部分上方形成栅极结构。在栅极结构和未被栅极结构覆盖的鳍结构上方形成非晶层。通过对非晶层进行部分地再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。在再结晶层上方形成源极和漏极电极层。本发明还提供一种半导体器件。

Description

半导体器件及其制造方法
本申请是2015年10月30日提交的标题为“半导体器件及其制造方法”、申请号为201510728966.1的分案申请。
技术领域
本发明涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。
背景技术
随着半导体工业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替换技术制造金属栅极结构，并且通过使用外延生长方法在被开槽的鳍中形成源极和漏极。
发明内容
本发明提供一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；在所述鳍结构的一部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；在所述栅极结构和未被所述栅极结构覆盖的鳍结构上方形成非晶层；通过对所述非晶层进行部分地再结晶，在未被所述栅极结构覆盖的鳍结构上方形成再结晶层；去除未再结晶的剩余的非晶层；以及在所述再结晶层上方形成源极和漏极电极层。
优选地，方法还包括：形成所述源极和漏极电极层之前，在所述再结晶层上方形成硅化物层。
优选地，在形成所述硅化物层中，所述再结晶层的一部分形成为所述硅化物层。
优选地，所述硅化物层覆盖所述鳍结构的上层的未被所述栅极结构覆盖的部分的全部顶面和侧面。
优选地，所述栅极结构是伪栅极结构，以及所述方法还包括：形成所述源极和漏极电极层之后，去除所述伪栅极结构以形成开口；和在所述开口中形成金属栅极结构。
优选地，所述非晶层包括非晶硅。
优选地，利用数量为2×1020cm-3至1×1021cm-3的杂质来掺杂所述非晶硅。
优选地，在去除所述剩余的非晶层中，通过湿蚀刻去除所述剩余的非晶层。
优选地，在500℃至650℃的温度下执行所述再结晶层的形成。
本发明还提供一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；在所述鳍结构的一部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；在所述栅极结构和未被所述栅极结构覆盖的鳍结构上方形成非晶层；通过对所述非晶层进行再结晶，在未被所述栅极结构覆盖的鳍结构上方形成再结晶层；去除未再结晶的剩余的非晶层；以及在所述再结晶层上方形成源极和漏极电极层，其中，控制所述非晶层的厚度，以使得在形成所述再结晶层中，对在未被所述栅极结构覆盖的鳍结构上方形成的非晶层进行完全地再结晶。
优选地，方法还包括：形成所述源极和漏极电极层之前，在所述再结晶层上方形成硅化物层。
优选地，在形成所述硅化物层中，所述再结晶层的一部分形成为所述硅化物层。
优选地，所述硅化物层覆盖所述鳍结构的上层的未被所述栅极结构覆盖的部分的全部顶面和侧面。
优选地，所述栅极结构是伪栅极结构，以及所述方法还包括：形成所述源极和漏极电极层之后，去除所述伪栅极结构以形成开口；和在所述开口中形成金属栅极结构。
优选地，利用数量为2×1020cm-3至1×1021cm-3的杂质来掺杂所述非晶硅。
优选地，在500℃至650℃的温度下执行所述再结晶层的形成。
本发明还提供一种半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；栅极结构，设置在所述鳍结构的一部分上方，所述栅极结构在与所述第一方向垂直的第二方向上延伸；源极，包括未被所述栅极结构覆盖的鳍结构的一部分；以及源极电极，与所述源极接触，其中，所述源极电极覆盖所述源极的全部顶面和侧面。
优选地，半导体器件还包括：硅化物层，设置在所述源极与所述源极电极之间。
优选地，所述源极在沿着所述第二方向的截面中不具有菱形形状。
优选地，所述源极包括与所述鳍结构的一部分不同的应变材料。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一个实施例的制造半导体FET器件的示例性流程图。
图2A至图10C示出了根据本发明的一个实施例的用于制造半导体FET器件的各个阶段的示例性视图。
图11A至图13C示出了根据本发明的另一实施例的用于制造半导体FET器件的各个阶段的示例性视图。
具体实施方式
应当理解，以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，元件的尺寸不限于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的比例任意地绘制各个部件。
此外，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间关系描述符可以同样地作相应的解释。另外，术语“由…制成”可以意味着“包括”或者“由…组成”。
图1是用于制造具有鳍结构(Fin FET)的半导体FET器件的示例性流程图。该流程图仅示出了Fin FET器件的整个制造工艺的相关部分。应当理解，可以在图1示出的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，可以替换或消除下文描述的一些操作。操作/工艺的顺序可以互换。
下面的实施例主要描述作为半导体器件的一个实例的Fin FET器件及其制造方法，并且本文描述的技术也可适用于水平多栅极晶体管、堆叠的纳米线晶体管和/或三栅极晶体管。
根据本发明的一个实施例，图2A至图2C是示例性截面图并且图2D是处于制造工艺的各个阶段的一个阶段中的Fin FET器件的平面图。图2A是沿着图2D的线A-A'的截面图，图2B是沿着图2D的线B-B'的截面图，以及图2C是沿着图2D的线C-C'的截面图。
在图1的步骤S101中，形成伪栅极结构40。在衬底10上方制造鳍结构20。在衬底10上方形成鳍结构20并且该鳍结构从隔离绝缘层50突出。鳍结构20的从隔离绝缘层50突出的部分用作沟道层。伪栅极结构可以包括多晶硅层。
根据一个实施例，为了制造鳍结构，在衬底10上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底10是具有在约1×1015cm-3至约1×1018cm-3范围内的杂质浓度的p型硅衬底。在其他的实施例中，衬底10是具有在约1×1015cm-3至约1×1018cm-3范围内的杂质浓度的n型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(如，二氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体以及诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出或可以从SOI衬底的绝缘层突出。在后者的情况下，SOI衬底的硅层用于形成鳍结构。衬底10可以包括合适地掺杂有杂质(如，p型或n型导电性)的各种区域。
可以通过使用热氧化或CVD工艺形成衬垫氧化物层。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强的化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他的工艺形成氮化硅掩模层。
在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在约2nm至约50nm的范围内。还在掩模层上方形成掩模图案。例如，掩模图案是通过光刻操作形成的抗蚀剂图案。
通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约4nm至约40nm的范围内。在特定的实施例中，硬掩模图案的宽度在约4nm至约12nm的范围内。
通过将掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底图案化为鳍结构20。鳍结构20的高度在约20nm至约100nm的范围内。在特定的实施例中，该高度在约30nm至约60nm的范围内。当鳍结构的高度不统一时，可以从与鳍结构的平均高度对应的平面测量距离衬底的高度。鳍结构20的宽度在约4nm至约10nm的范围内。
在该实施例中，块状硅晶圆用作衬底10。然而，在一些实施例中，其他类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底10，并且SOI晶圆的硅层用于鳍结构20。
如图2A至图2D所示，在衬底10上方设置在X方向上延伸的一个鳍结构20。然而，鳍结构的数量不限于一个。可以有两个、三个、四个或五个或更多鳍结构。另外，可以邻近鳍结构20的两侧设置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在特定的实施例中，该宽度可以在约7nm至约15nm的范围内。在一些实施例中，当设置多个鳍结构时，鳍结构之间的间隔在约8nm至约80nm的范围内，并且在其他的实施例中，该间隔可以在约7nm至约15nm的范围内。然而，本领域的技术人员应该意识到，通篇说明书所列举的尺寸和数值仅是实例，并且可以改变以适应不同规模的集成电路。
在该实施例中，Fin FET器件是p型Fin FET。然而，本文公开的技术也可适用于n型Fin FET。
形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。
隔离绝缘层50包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一个或多个绝缘材料层，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是沉积氧化硅。正如它们的名字所表明的，在沉积期间，可流动介电材料可以“流动”，以填充具有高纵横比的空隙或间隔。通常，将各种化学物质加入含硅前体，以允许沉积的膜流动。在一些实施例中，添加氮氢键合物。可流动介电前体(尤其是可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，对可流动膜进行固化，然后退火以去除非期望的元素，以形成氧化硅。当去除非期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多次退火工艺。对可流动膜进行固化和一次以上的退火。可流动膜可以掺杂有硼和/或磷。在一些实施例中，可以通过以下材料的一层或多层来形成隔离绝缘层50：SOG、SiO、SiON、SiOCN和/或掺杂氟的硅酸盐玻璃(FSG)。
在鳍结构20上方形成隔离绝缘层50之后，执行平坦化操作，以去除隔离绝缘层50的一部分和掩模层(衬垫氧化层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，还去除隔离绝缘层50，以暴露鳍结构20的沟道层(上层)。
在特定的实施例中，可以使用湿蚀刻工艺执行部分地去除隔离绝缘层50，例如，通过在氢氟酸(HF)中浸泡衬底。在另一个实施例中，可以使用干蚀刻工艺执行部分地去除隔离绝缘层50。例如，可以使用采用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层50之后，可以执行热工艺(例如，退火工艺)，以提高隔离绝缘层50的质量。在特定的实施例中，在惰性气体环境中(诸如，N2、Ar或He环境中)，在约900℃至约1050℃的范围内的温度下并且在约1.5秒至约10秒的持续时间段内，通过使用快速热退火(RTA)来执行热工艺。
在隔离绝缘层50和暴露的鳍结构上方形成介电层和多晶硅层，然后执行图案化操作以获得伪栅极结构40，该伪栅极结构包括由多晶硅制成的伪栅电极层45以及伪栅极介电层30。在一些实施例中，通过使用硬掩模35执行多晶硅层的图案化，该硬掩模包括形成在氧化硅层上方的氮化硅层。在其他的实施例中，硬掩模可以包括形成在氮化硅层上方的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层30可以包括以下材料的一层或多层：氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，栅极介电层的厚度在约5nm至约20nm的范围内，而在其他的实施例中，该厚度可以在约5nm至约10nm的范围内。
在一些实施例中，伪栅电极层45可以包括单层或多层结构。伪栅电极层45可以是具有均匀或非均匀掺杂的掺杂多晶硅。可以使用诸如ALD、CVD、PVD、镀敷或它们的组合的合适的工艺形成伪栅电极层45，并且随后可以是诸如CMP的平坦化操作。在本实施例中，伪栅电极层45的宽度在约5nm至约40nm的范围内。在一些实施例中，伪栅电极层的厚度在约5nm至约200nm的范围内，并且可以在约5nm至100nm的范围内。
在图1的步骤S102中，如图3A至图3C所示，在伪栅极结构的一部分上方形成绝缘间隔件(侧壁)层47。图3A是对应于图2D的线A-A'的截面图，图3B是对应于图2D的线B-B'的截面图，以及图3C是对应于图2D的线C-C'的截面图。
如图3A和图3B所示，在伪栅电极45的两个主侧上方形成侧壁绝缘层47。侧壁绝缘层47可以包括以下材料的一层或多层：氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层47可以包括单层或多层结构。在该实施例中，使用氮化硅(Si3N4)作为侧壁绝缘层47。可以通过CVD、PVD、ALD或其他合适的技术形成侧壁绝缘材料的毯式层。然后，对侧壁绝缘材料执行各向异性蚀刻，以在伪栅极结构的两个主侧上形成一对侧壁绝缘层(间隔件)47。在一些实施例中，保留硬掩模图案35上方的绝缘层，而在其他的实施例中，通过各向异性蚀刻去除硬掩模图案35上方的绝缘层，以暴露硬掩模图案35。在一些实施例中，侧壁绝缘层47的厚度在约5nm至约30nm的范围内，而在其他的实施例中，该厚度在约10nm至20nm的范围内。如图3C所示，可以不在将要成为源极和漏极的鳍结构上方形成侧壁绝缘层。
在图1的步骤S103中，在图3A至图3C所示的结构上方形成非晶层55。如图4A至图4C所示，形成非晶层55以完全覆盖伪栅极结构40和暴露的鳍结构20。图4A是对应于图2D的线A-A'的截面图，图4B是对应于图2D的线B-B'的截面图，以及图4C是对应于图2D的线C-C'的截面图。
非晶层55可以由与鳍结构20相同的材料制成。在本发明的一个实施例中，当鳍结构20由Si制成时，非晶层55包括非晶硅。当鳍结构20由SiGe(Ge含量在10％至90％的范围内)制成时，非晶层55包括非晶SiGe。只要结晶层的固相外延生长是可能的，就有可能使用与鳍结构不同的材料作为非晶层55。
此外，当鳍结构20由Si制成并且Fin FET是n型时，非晶层55可以由能够对沟道层提供压缩应力的SiP、SiC或SiCP制成。当鳍结构20由Si制成并且Fin FET是p型时，非晶层55可以由能够对沟道层提供拉伸应力的SiGe或SiGeB制成。
利用数量为约2×1020cm-3至约1×1021cm-3的适当的掺杂剂来重掺杂非晶硅。用于p型FET的掺杂剂包括硼，而用于n型FET的掺杂剂包括磷和/或砷。在一些实施例中，非晶层55的厚度可以在约10nm至100nm的范围内。如图4A至图4C所示，伪栅极结构40完全嵌入非晶层55。
可以通过使用SiH4、SiHCl3、SiH2Cl2和/或Si2H6作为源气体的CVD方法形成非晶硅层55。可以添加诸如GeH4的其他气体，以形成SiGe非晶材料。也可以使用ALD方法。例如，在约520℃与约620℃之间的温度并且在约2mTorr至约300mTorr的范围内的压力下，通过热解(具有上述气体中的一种的热分解)产生非晶硅。
在图1的步骤S104中，如图5A至图5C所示，对非晶层55的一部分进行再结晶。再结晶通常称为固相外延。图5A是对应于图2D的线A-A'的截面图，图5B是对应于图2D的线B-B'的截面图，以及图5C是对应于图2D的线C-C'的截面图。
在再结晶操作中，当非晶层55是非晶硅时，在一些实施例中，在约500℃至约650℃的温度下(或者在其他的实施例中，在约550℃至约600℃的温度下)，加热被非晶层55覆盖的具有伪栅极结构40和鳍结构20的衬底。通过该固相外延，通过使用鳍结构20(晶体硅)作为晶种层，几纳米的非晶硅再结晶为晶体硅层25。再结晶硅的厚度在约1nm至约15nm的范围内。晶体硅层25用作应变层。未对形成在绝缘层上的非晶层55进行再结晶。在其他的实施例中，可以使用在高于650℃的温度下的激光退火或快速热退火来对非晶层55进行再结晶。
在一些实施例中，当非晶层55是非晶SiGe时，加热温度可以在约400℃至550℃的范围内。如图5A至图5C所示，未在绝缘层47、50的部分上外延形成晶体硅。
如图5B和图5C所示，再结晶层25基本均匀地生长在暴露的鳍结构20的顶面和侧面上。侧面和顶面之间生长的再结晶层25的厚度差可以为约0.2nm至约1nm。如果使用汽相外延代替上述固相外延，由于对于硅的晶向有不同的生长速率，所以外延生长层的横向生长将多于垂直生长，从而形成“菱形”形状的截面，这会导致电流拥挤在源极和漏极处并且降低晶体管的电流驱动能力。例如，当形成菱形形状时，源极/漏极的接触件(金属电极层)将仅设置在菱形形状的上部上方，而菱形形状的侧部和下部将不与接触件接触。
在图1的步骤S105中，如图6A至图6C所示，去除未再结晶的剩余的非晶层55。通过蚀刻操作去除非晶化的非晶层。图6A是对应于图2D的线A-A'的截面图，图6B是对应于图2D的线B-B'的截面图，以及图6C是对应于图2D的线C-C'的截面图。
在湿蚀刻情况下，使用稀释的HNO3和HF作为蚀刻溶液。也可以使用四甲基氢氧化铵(TMAH)溶液或氢氧化钾(KOH)溶液。可以使用干蚀刻来去除非晶化的非晶层。如图6A至图6C所示，再结晶的硅层25仅覆盖将要成为源极和漏极的鳍结构。
在图1的步骤S106中，如图7A至图7C所示，在通过再结晶层25和鳍结构20形成的源极/漏极区域上方形成硅化物层。图7A是对应于图2D的线A-A'的截面图，图7B是对应于图2D的线B-B'的截面图，以及图7C是对应于图2D的线C-C'的截面图。
形成具有硅(或锗)的硅化物的金属材料形成在源极/漏极区域上方，并且执行热处理以形成硅化物层60。金属材料包括Co、W、Ti、Ta和/或Ni。在本发明的一个实施例中，再结晶层25的一部分成为硅化物层60。在一些实施例中，硅化物层60的厚度可以在1nm至5nm的范围内。
在一些实施例中，全部再结晶层25都成为硅化物层60，此外，鳍结构20的一部分也成为硅化物层60。在这种情况下，在一些实施例中，硅化物层60的厚度在5nm至20nm的范围内。
如图7B和7C所示，因为再结晶层25基本均匀地生长在暴露的鳍结构20上方，所以也基本均匀地形成硅化物层60。侧面和顶面之间的硅化物层60的厚度差可以为约0.2nm至约1nm。
在图1的步骤S107中，如图8A至图8C所示，在硅化物层60上方形成源极/漏极(S/D)金属电极层70。图8A是对应于图2D的线A-A'的截面图，图8B是对应于图2D的线B-B'的截面图，以及图8C是对应于图2D的线C-C'的截面图。
如图8A至8C所示，在硅化物层60和伪栅极结构40上方形成厚的金属材料，并且执行平坦化操作，以暴露伪栅极结构40(硬掩模层35)的顶面。金属材料包括Co、W、Ti、Ta、Cu、Al和/或Ni。平坦化操作包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。
在图1的步骤S108中，如图9A至图9C所示，去除伪栅极结构40。图9A是对应于图2D的线A-A'的截面图，图9B是对应于图2D的线B-B'的截面图，以及图9C是对应于图2D的线C-C'的截面图。
通过适当的蚀刻工艺，分别去除硬掩模层35、伪栅电极层45和伪介电层30，以形成开口。
在图1的步骤S109中，如图10A至图10C所示，在通过去除伪栅极结构创建的开口中形成金属栅极结构。图10A是对应于图2D的线A-A'的截面图，图10B是对应于图2D的线B-B'的截面图，以及图10C是对应于图2D的线C-C'的截面图。
如图10A和图10B所示，在开口中形成栅极介电层75和金属栅极层80。栅极介电层75形成在设置于鳍结构20的沟道层上方的界面层(未示出)上方。在一些实施例中，界面层可以包括厚度为0.2nm至1.5nm的氧化硅。可以通过对Si沟道层进行氧化形成氧化硅界面层。在其他的实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层75包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他适合的方法和/或它们的组合形成栅极介电层75。在一些实施例中，栅极介电层75的厚度在约1nm至约10nm的范围内，而在其他实施例中，该厚度可以在约2nm至约7nm的范围内。在一些实施例中，栅极介电层75可以包括由二氧化硅制成的界面层。
金属栅电极80形成在栅极介电层75上方。金属栅电极80包括一层或多层任何合适的金属材料，诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
在本发明的特定实施例中，可以在栅极介电层75与栅电极80之间插接一个或多个功函数调整层(未示出)。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层。对于n沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，而对于p沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。
如上所述，如果使用汽相外延代替如上所述的固相外延，由于对于Si的晶向的生长速率不同，所以外延生长层的横向生长将多于垂直生长，从而形成“菱形”形状的截面。在这种情况下，源极/漏极(S/D)金属电极层70将不覆盖鳍结构20的S/D区域的下部，这导致S/D金属电极层与S/D区域之间的更高的接触电阻。相反，如图10B和图10C所示，S/D金属电极层70覆盖鳍结构20的全部源极/漏极区域，并且可以减小S/D金属电极层70与源极/漏极区域之间的接触电阻。
在以上的实施例中，采用栅极替换工艺。然而，关于上述的固相外延的技术也可适用于先栅极工艺。在这种情况下，步骤S108和S109可以省略。
应该理解，图10A至图10C示出的器件还可以经受CMOS工艺，以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图11A至图13C示出了根据本发明的另一实施例的用于制造半导体FET器件的各个阶段的示例性视图。与以上所述的那些基本相同和/或类似的工艺和/或材料可以应用于该实施例中。
在上述实施例中，在图1的步骤S103中，厚的非晶层55形成在暴露的鳍结构20和伪栅极结构40上方。在该实施例中，如图11A至图11C所示，薄的非晶层55'形成在暴露的鳍结构20和伪栅极结构40上方。图11A是对应于图2D的线A-A'的截面图，图11B是对应于图2D的线B-B'的截面图，以及图11C是对应于图2D的线C-C'的截面图。
例如，薄的非晶层55'由非晶Si制成。在一些实施例中，薄的非晶层55'的厚度在约0.5nm至10nm的范围内，而在其他的实施例中，该厚度可以在约1nm至5nm的范围内。薄的非晶层55'共形形成在暴露的鳍结构20和伪栅极结构40上方。因此，暴露的鳍结构20的顶面和侧面上方的薄的非晶层55'的厚度基本统一。厚度的变化可以在约0.2nm至约1nm的范围内。
类似于图1的步骤S104，如图12A至图12C所示，对薄的非晶层55'进行再结晶。再结晶的条件与关于图5A至图5C所述的条件基本相同。图12A是对应于图2D的线A-A'的截面图，图12B是对应于图2D的线B-B'的截面图，以及图12C是对应于图2D的线C-C'的截面图。
在该实施例中，因为非晶层55'的厚度很小，所以对鳍结构20上方的全部非晶层55'进行再结晶。因此，在一些实施例中，再结晶层25'的厚度在约0.5nm至10nm的范围内，而在其他的实施例中，该厚度可以在约1nm至5nm的范围内。
类似于图1的步骤S105，如图13A至图13C所示，去除未再结晶的剩余的非晶层55'。图13A是对应于图2D的线A-A'的截面图，图13B是对应于图2D的线B-B'的截面图，以及图13C是对应于图2D的线C-C'的截面图。
如上所述，通过湿和/或干蚀刻操作去除非晶化的非晶层。
去除非晶化的非晶层之后，执行步骤S106至S109的操作。
应该理解，图13A至图13C示出的器件还可以经受CMOS工艺，以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
在本发明中，通过使用固相外延，再结晶层基本均匀地生长在暴露的鳍结构的顶面和侧面上。再结晶层完全覆盖暴露的鳍结构，硅化物层也完全覆盖再结晶层，因此S/D金属电极层可以覆盖鳍结构的全部源极/漏极区域。因此，可以减小S/D金属电极层与源极/漏极区域之间的接触电阻。
应当理解，本文没有必要论述所有的优势，不要求所有的实施例或实例都具有特别的优势，并且其他的实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造包括Fin FET的半导体器件的方法中，鳍结构形成在衬底上方。鳍结构在第一方向上延伸，并且包括上层。从隔离绝缘层暴露上层的一部分。栅极结构形成在鳍结构的一部分上方。栅极结构在与第一方向垂直的第二方向上延伸。非晶层形成在栅极结构和未被栅极结构覆盖的鳍结构上方。通过对非晶层进行部分地再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。源极和漏极电极层形成在再结晶层上方。
根据本发明的另一方面，在制造包括Fin FET的半导体器件的方法中，鳍结构形成在衬底上方。鳍结构在第一方向上延伸，并且包括上层。从隔离绝缘层暴露上层的一部分。栅极结构形成在鳍结构的一部分上方。栅极结构在与第一方向垂直的第二方向上延伸。非晶层形成在栅极结构和未被栅极结构覆盖的鳍结构上方。通过对非晶层进行再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。源极和漏极电极层形成在再结晶层上方。调整非晶层的厚度，使得在形成再结晶层中，对在未被栅极结构覆盖的鳍结构上方形成的非晶层进行完全地再结晶。
根据本发明的另一方面，半导体器件包括：鳍结构，设置在衬底上方；栅极结构，设置在鳍结构的一部分上方；源极，包括未被栅极结构覆盖的鳍结构的一部分；以及源极电极，与源极接触。鳍结构在第一方向上延伸，并且包括上层。从隔离绝缘层暴露上层的一部分。栅极结构在与第一方向垂直的第二方向上延伸。源极电极覆盖源极的全部顶面和侧面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造包括Fin FET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；
在所述鳍结构的一部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
在所述栅极结构和未被所述栅极结构覆盖的鳍结构上方形成非晶层；
通过对所述非晶层进行部分地再结晶，在未被所述栅极结构覆盖的鳍结构的顶面和侧面上方形成再结晶层；
去除未再结晶的剩余的非晶层；
直接在所述再结晶层上方形成共形地覆盖所述再结晶层的硅化物层；以及
在所述硅化物层的顶面和侧面上方形成源极和漏极电极层；
其中，未被所述栅极结构覆盖的所述鳍结构的侧面由所述再结晶层、所述硅化物层以及所述源极和漏极电极层依次覆盖。
2.根据权利要求1所述的方法，其中，所述源极和漏极电极层是源极和漏极金属电极层。
3.根据权利要求2所述的方法，其中，在形成所述硅化物层中，所述再结晶层的一部分形成为所述硅化物层。
4.根据权利要求2所述的方法，其中，所述硅化物层覆盖所述鳍结构的上层的未被所述栅极结构覆盖的部分的全部顶面和侧面。
5.根据权利要求1所述的方法，其中，
所述栅极结构是伪栅极结构，以及
所述方法还包括：
形成所述源极和漏极电极层之后，去除所述伪栅极结构以形成开口；和
在所述开口中形成金属栅极结构。
6.根据权利要求1所述的方法，其中，所述非晶层包括非晶硅。
7.根据权利要求6所述的方法，其中，利用数量为2×1020cm-3至1×1021cm-3的杂质来掺杂所述非晶硅。
8.根据权利要求1所述的方法，其中，在去除所述剩余的非晶层中，通过湿蚀刻去除所述剩余的非晶层。
9.一种制造包括Fin FET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；
在所述鳍结构的一部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
在所述栅极结构和未被所述栅极结构覆盖的鳍结构上方形成非晶层；
通过对所述非晶层进行再结晶，在未被所述栅极结构覆盖的鳍结构的顶面和侧面上方直接形成再结晶层；
去除未再结晶的剩余的非晶层；
直接在所述再结晶层上方形成共形地覆盖所述再结晶层的硅化物层；以及
在所述硅化物层上方形成源极和漏极电极层，其中：
控制所述非晶层的厚度，以使得在形成所述再结晶层中，对在未被所述栅极结构覆盖的鳍结构上方形成的非晶层进行完全地再结晶，未被所述栅极结构覆盖的所述鳍结构的侧面由所述再结晶层、所述硅化物层以及所述源极和漏极电极层依次覆盖。
10.一种半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构在第一方向上延伸并且包括上层，从隔离绝缘层暴露所述上层的一部分；
栅极结构，设置在所述鳍结构的一部分上方，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
源极，包括未被所述栅极结构覆盖的鳍结构的一部分；
再结晶层，覆盖在未被所述栅极结构覆盖的所述鳍结构的所述一部分的顶面和侧面上；
硅化物层，直接设置在所述再结晶层上方，并且共形地覆盖所述再结晶层的全部顶面和侧面；以及
源极电极，与所述源极接触，其中，未被所述栅极结构覆盖的所述鳍结构的侧面由所述再结晶层、所述硅化物层以及所述源极电极依次覆盖。
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