TWI579930B - 半導體裝置與其形成方法 - Google Patents

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Description

半導體裝置與其形成方法
本揭露關於半導體積體電路，更特別關於具有金屬閘極結構之半導體裝置與其形成製程。
當半導體產業朝向奈米技術的製程節點邁進，以達更高的裝置密度、更高的效能、與更低的成本時，採用金屬閘極結構與高介電常數材料面臨製程與設計的問題。金屬閘極結構之形成方法通常為閘極置換技術，而源極與汲極通常以磊晶成長製程形成於凹陷的鰭狀物中。
本揭露一實施例提供之半導體裝置的形成方法，包括：形成鰭狀結構於基板上，鰭狀結構沿著第一方向延伸且包含較上層，且部份較上層自隔離絕緣層露出；形成閘極結構於部份鰭狀結構上，閘極結構沿著第二方向延伸，且第二方向垂直於第一方向；形成非晶層於閘極結構與閘極結構未覆蓋的鰭狀結構上；部份再結晶閘極結構未覆蓋之鰭狀結構上的非晶層，以形成再結晶層；移除未再結晶之非晶層；以及形成源極與汲極電極層於再結晶層上。
本揭露一實施例提供之半導體裝置的形成方法，包括：形成鰭狀結構於基板上，鰭狀結構沿著第一方向延伸且 包含較上層，且部份較上層自隔離絕緣層露出；形成閘極結構於部份鰭狀結構上，閘極結構沿著第二方向延伸，且第二方向垂直於第一方向；形成非晶層於閘極結構與閘極結構未覆蓋的鰭狀結構上；再結晶閘極結構未覆蓋之鰭狀結構上的非晶層，以形成再結晶層；移除未再結晶之非晶層；以及形成源極與汲極電極層於再結晶層上，其中非晶層之厚度控制於在形成再結晶層之步驟中，使形成於閘極結構未覆蓋之鰭狀結構上的非晶層完全再結晶。
本揭露一實施例提供之半導體裝置，包括：鰭狀結構位於基板上，鰭狀結構沿著第一方向延伸且包含較上層，且部份較上層自隔離絕緣層露出；閘極結構位於部份鰭狀結構上，閘極結構沿著第二方向延伸，且第二方向垂直於第一方向；源極，包含閘極結構未覆蓋之部份鰭狀結構；以及源極電極接觸源極，其中源極電極覆蓋源極的所有頂部與側面。
A-A’、B-B’、C-C’‧‧‧剖線
S101、S102、S103、S104、S105、S106、S107、S108、S109‧‧‧步驟
10‧‧‧基板
20‧‧‧鰭狀結構
25、25'‧‧‧再結晶層
30‧‧‧虛置閘極介電層
35‧‧‧硬遮罩
40‧‧‧虛置閘極結構
45‧‧‧虛置閘極層
47‧‧‧側壁絕緣層
50‧‧‧隔離絕緣層
55、55'‧‧‧非晶層
60‧‧‧矽化物層
70‧‧‧源極/汲極金屬電極層
75‧‧‧閘極介電層
80‧‧‧金屬閘極
第1圖係本揭露一實施例中，半導體FET裝置之形成方法的流程圖。
第2A-2D、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、與10A-10C圖係本揭露一實施例中，半導體FET裝置之形成方法其多個階段之圖式。
第11A-11C、12A-12C、與13A-13C係本揭露另一實施例中，半導體FET裝置之形成方法其多個階段之圖式。
可以理解的是，下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，單元尺寸並不限於揭露的範圍或數值，而可依製程條件及/或裝置所需的性質而定。此外，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。為了簡化與清楚說明，可依不同比例任意繪示多種結構。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。此外，用語「之組成為」指的是「包括」或者「由...組成」。
第1圖係具有鰭狀結構之半導體FET裝置(FinFET)其形成方法之流程圖。此流程圖僅顯示用於FinFET裝置之整體製程的一部份。應理解的是在第1圖的製程之前、之中、或之後可進行額外製程，且其他實施例可採用其他步驟取代第1圖中的某些步驟，或省略第1圖中的某些步驟。圖式中步驟/製程順序亦可調換。
下述實施例主要描述半導體裝置之FinFET裝置與其形成方法，但此技術亦可用於水平式多閘電晶體、堆疊奈米線電晶體、及/或三閘電晶體。
第2A至2C圖與第2D圖分別為本揭露一實施例 中，FinFET裝置於製程之多種階段之一的剖視圖與平面圖。第2A圖係沿著第2D圖中剖線A-A’的剖視圖，第2B圖係沿著第2D圖中剖線B-B’的剖視圖，而第2C圖係沿著第2D圖中剖線C-C’的剖視圖。
在第1圖之步驟S101中，形成虛置閘極結構40。鰭狀結構20形成於基板10上，並自隔離絕緣層50凸起。自隔離絕緣層50凸起之部份鰭狀結構20作為通道層。虛置閘極結構可包含多晶矽層。
一實施例為製作鰭狀結構，形成遮罩層於基板10上。舉例來說，遮罩層之形成方法可為熱氧化製程及/或化學氣相沉積(CVD)製程。舉例來說，基板10可為p型矽基板，其掺雜濃度介於約1×1015cm-3至約1×1018cm-3之間。在其他實施例中，基板10為n型矽基板，其掺雜濃度介於約1×1015cm-3至約1×1018cm-3之間。舉例來說，遮罩層包含墊氧化物(如氧化矽)層與氮化矽層。
在其他實施例中，基板10可包含其半導體元素如鍺，IV-IV族半導體化合物如碳化矽或矽鍺、III-V族半導體化合物如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或上述之組合。在一實施例中，基板10為SOI(絕緣層上矽)基板之矽層。當採用SOI基板時，鰭狀結構可自SOI基板之矽層凸起，活自SOI基板之絕緣層凸起。後者中SOI基板之矽層用以形成鰭狀結構。基板10可包含多種區域，其適當地掺雜掺質如p型或n型之雜質。
墊氧化物層之形成方法可為熱氧化或CVD製程。氮化矽遮罩層之形成方法可為物理氣相沉積(PVD)如濺鍍法、CVD、電漿增強化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)、原子層沉積(ALD)、及/或其他製程。
在某些實施例中，墊氧化物層之厚度介於約2nm至約15nm之間，而氮化矽遮罩層之厚度介於約2nm至約50nm之間。接著形成遮罩圖案於遮罩層上。舉例來說，遮罩圖案可為微影步驟形成之光阻圖案。
以遮罩圖案化為蝕刻遮罩，可形成墊氧化物層與氮化矽遮罩層之硬遮罩圖案。在某些實施例中，硬遮罩圖案之寬度介於約4nm至約40nm之間。在此實施例中，硬遮罩圖案之寬度介於約4nm至約12nm之間。
以硬遮罩圖案作為蝕刻遮罩，搭配乾蝕刻及/或濕蝕刻進行溝槽蝕刻，以圖案化基板成鰭狀結構20。鰭狀結構20之高度介於約20nm至約100nm之間。在此實施例中，鰭狀結構20之高度介於約30nm至約60nm之間。若鰭狀結構之高度不一致，則以鰭狀結構之平均高度對應之平面，量測鰭狀結構自基板起算的高度。鰭狀結構20之寬度介於約4nm至約10nm之間。
在此實施例中，基體矽晶圓作為基板10。然而在某些實施例中，其他種類的基板亦可作為基板10。舉例來說，絕緣層上矽(SOI)晶圓可作為起始材料，SOI晶圓之絕緣層作為基板10，而SOI晶圓之矽層用以形成鰭狀結構20。
如第2A至2D圖所示，一個鰭狀結構20沿著X方向 延伸於基板10上。然而鰭狀結構之數目不限於一個，亦可為兩個、三個、四個、五個、或更多。此外，一或多個虛置鰭狀結構可位於與鰭狀結構20之兩側相鄰處，以改善圖案化製程的圖案保真度。在某些實施例中，鰭狀結構20之寬度介於約5nm至約40nm之間。在此實施例中，鰭狀結構20之寬度介於約7nm至約15nm之間。在多個鰭狀結構的某些實施例中，鰭狀結構之間的空間介於約8nm至約80nm之間，而其他實施例中鰭狀結構之間的空間介於約7nm至約15nm之間。然而本技術領域中具有通常知識者應理解，說明書中的尺寸與數值僅用以舉例，其可變化以適用於積體電路的不同尺寸。
在此實施例中，FinFET裝置為p型FinFET。然而本揭露之技術亦可實施至n型FinFET。
在形成鰭狀結構20後，形成隔離絕緣層50於鰭狀結構20上。
隔離絕緣層50可包含一或多層的絕緣材料如氧化矽、氮氧化矽、或氮化矽，其形成方法可為LPCVD(低壓化學氣相沉積)、電漿CVD、或可流動CVD。在可流動CVD中，沉積可流動的介電材料而非氧化矽。可流動的介電材料如其名，在沉積中可流動以填入高深寬比的間隙或空間。一般而言，多種化學品可添加至含矽前驅物使沉積的膜狀物流動。在某些實施例中，可新增氮氫化物的鍵結。舉例來說，可流動介電前驅物(特別是可流動氧化矽前驅物)包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、四乙氧基矽烷(TEOS)、或矽 烷基胺如三矽烷基胺(TSA)。這些可流動氧化矽材料之形成方法可為多重步驟製程。在沉積可流動膜後，硬化並回火可流動膜以去除不需要的元素以形成氧化矽。當移除不需要的元素時，可流動膜會緻密化並收縮。在某些實施例中，將進行多重回火製程，即多次硬化與回火可流動膜。可流動膜可掺有硼及/或磷。在某些實施例中，隔離絕緣層50可為一或多個層狀物如SOG、SiO、SiON、SiOCN、及/或掺雜氟的矽酸鹽玻璃(FSG)。
在形成隔離絕緣層50於鰭狀結構20上之後，進行平坦化步驟以移除部份的隔離絕緣層50與遮罩層(如墊氧化物層與氮化矽遮罩層)。平坦化步驟可包含化學機械拋光(CMP)及/或回蝕刻製程。接著可進一步移除隔離絕緣層以露出鰭狀結構20之通道層(即鰭狀物之較上部份)。
在此實施例中，移除部份隔離絕緣層50的方法可為濕蝕刻，比如將基板浸入氫氟酸(HF)。在另一實施例中，移除部份隔離絕緣層50的方法可為乾蝕刻製程。舉例來說，可採用CHF3或BF3作為乾蝕刻製程的蝕刻氣體。
在形成隔離絕緣層50後，可進行熱製程如回火製程以改善隔離絕緣層50之品質。在此實施例中，熱製程為快速熱回火(RTA)，其溫度介於約900至1050之間，歷時約1.5秒至約10秒，且進行於鈍氣如氮氣、氬氣、或氦氣下。
介電層與多晶矽層係形成於隔離絕緣層50及露出的鰭狀結構上，接著進行圖案化步驟以得虛置閘極結構40，其包含自多晶矽層形成之虛置閘極層45與虛置閘極介電層30。在某些實施例中，圖案化多晶矽層之步驟採用之硬遮罩35，其包 含氮化矽層形成於氧化矽層上。在其他實施例中，硬遮罩包含氧化矽層形成於氮化矽層上。虛置閘極介電層30可為氧化矽，其形成方法可為CVD、PVD、ALD、電子束蒸鍍、或其他合適製程。在某些實施例中，虛置閘極介電層30可為一或多層之氧化矽、氮化矽、氮氧化矽、或高介電常數之介電物。在某些實施例中，虛置閘極介電層之厚度介於約5nm至約20nm之間。在其他實施例中，虛置閘極介電層之厚度介於約5nm至約10nm之間。
在某些實施例中，虛置閘極層45可包含單層或多層結構。虛置閘極層45可為掺雜的多晶矽，其具有一致或不一致的掺雜。虛置閘極層45之形成方法可為合適製程如ALD、CVD、PVD、電鍍、或上述之組合，之後可進行平坦化步驟如CMP。在此實施例中，虛置閘極層45之寬度介於約5nm至約40nm之間。在某些實施例中，虛置閘極層之厚度介於約5nm至約200nm之間，亦可介於約5nm至約100nm之間。
在第1圖之步驟S102中，形成側壁絕緣層(間隔物)47於部份的虛置閘極結構上，如第3A至3C圖所示。第3A圖係沿著第2D圖中剖線A-A’的剖視圖，第3B圖係沿著第2D圖中剖線B-B’的剖視圖，而第3C圖係沿著第2D圖中剖線C-C’的剖視圖。
如第3A與3B圖所示，側壁絕緣層47形成於虛置閘極層45的兩個主側上。側壁絕緣層47可包含一或多層的氧化矽、氮化矽、氮氧化矽、或其他合適材料。側壁絕緣層47可包含單層或多層結構。在此實施例中，側壁絕緣層47可採用氮化 矽(Si3N4)。側壁絕緣材料之毯覆層其形成方法可為CVD、PVD、ALD、或其他合適技術。接著可對側壁絕緣材料進行非等向蝕刻，以形成一對側壁絕緣層(間隔物)47於閘極結構的兩個主側上。在某些實施例中，移除硬遮罩35之圖案上的絕緣層，以露出硬遮罩35之圖案。在某些實施例中，側壁絕緣層47之厚度介於約5nm至約30nm之間。在其他實施例中，側壁絕緣層47之厚度介於約10nm至約20nm之間。如第3C圖所示，在之後形成源極與汲極之部份鰭狀結構上，可不形成側壁絕緣層。
在第1圖之步驟S103中，形成非晶層55於第3A至3C圖中的結構上。非晶層55可完全覆蓋虛置閘極結40與露出的鰭狀結構20，如第4A至4C圖所示。第4A圖係沿著第2D圖中剖線A-A’的剖視圖，第4B圖係沿著第2D圖中剖線B-B’的剖視圖，而第4C圖係沿著第2D圖中剖線C-C’的剖視圖。
非晶層55之材料可與鰭狀結構20之材料相同。在本揭露一實施例中，鰭狀結構20為矽而非晶層55包含非晶矽。當鰭狀結構20為矽鍺(鍺含量為10%至90%)，非晶層55包含非晶矽鍺。非晶層55之材料亦可與鰭狀結構10之材料(固態磊晶成長之多晶層)不同。
此外，當鰭狀結構20為矽且FinFET為n型時，非晶層55可為SiP、SiC、或SiCP以提供壓縮應力至通道層。當鰭狀結構20為矽且FinFET為p型時，非晶層55可為SiGe或SiGeB以提供拉伸應力至通道層。
非晶矽以適當掺質重掺雜，且掺雜濃度介於約2×1020cm-3至約1×1021cm-3之間。用於p型FET之掺質包含硼， 而用於n型FET之掺質包含磷及/或砷。在某些實施例中，非晶層55之厚度可介於約10nm至約100nm之間。如第4A至4C圖所示，虛置閘極結構40完全埋置於非晶層55中。
非晶層55為矽時，其形成方法可為採用SiH4、SiHCl3、SiH2Cl2、及/或Si2H6作為氣體源之CVD。此外，可添加其他氣體如GeH4以形成非晶的SiGe。ALD亦可用以形成非晶層55。非晶層之形成方法亦可為熱裂解(如熱分解上述氣體之一)，其溫度介於約520℃至約620℃之間，且其壓力介於約2mTorr至約300mTorr之間。
在第1圖之步驟S104中，使部份非晶層55再結晶，如第5A至5C圖所示。第5A圖係沿著第2D圖中剖線A-A’的剖視圖，第5B圖係沿著第2D圖中剖線B-B’的剖視圖，而第5C圖係沿著第2D圖中剖線C-C’的剖視圖。
在某些實施例中，非晶層55為矽，而再結晶步驟係將具有虛置閘極結構40與非晶層55覆蓋之鰭狀結構20的基板，加熱至約500℃至約650℃之間。在其他實施例中，再結晶步驟之加熱溫度介於約550℃至600℃之間。以鰭狀結構20(如結晶矽)作為晶種層，可藉由固態磊晶使數個奈米厚之非晶矽再結晶成再結晶層25(如結晶矽)。再結晶矽之厚度介於約1nm至約15nm之間。再結晶層25可作為應力層。形成於絕緣層上的非晶層55不會再結晶。在其他實施例中，雷射回火或高於650℃之快速熱回火可用以再結晶非晶層55。
在某些實施例中，當非晶層55為非晶SiGe時，再結晶步驟之加熱溫度可介於約400℃至550℃之間。如第5A至 5C圖所示，沒有結晶矽磊晶形成於側壁絕緣層47與隔離絕緣層50上。
如第5B與5C圖所示，再結晶層25成長於露出之鰭狀結構20之頂部與側面上的厚度實質上一致。再結晶層25在鰭狀結構之頂部與側面上的厚度差異可介於約0.2nm至約1nm之間。若採用氣相磊晶而非上述之固態磊晶，矽的結晶方向將使磊晶成長層在水平方向的成長速率大於在垂直方向的成長速率，即磊晶成長層具有鑽石形的剖面形狀，使電流堆積於源極與汲極並降低電晶體的電流驅動能力。舉例來說，當磊晶成長層具有鑽石形狀，源極/汲極接點(金屬電極層)將只位於鑽石形狀的較上部份，而不會接觸鑽石形狀的側邊與較下部份。
在第1圖之步驟S105中，移除第6A至6C圖中未再結晶之非晶層55，如第6A至6C圖所示。移除未結晶之非晶層的方法可為蝕刻步驟。第6A圖係沿著第2D圖中剖線A-A’的剖視圖，第6B圖係沿著第2D圖中剖線B-B’的剖視圖，而第6C圖係沿著第2D圖中剖線C-C’的剖視圖。
在濕蝕刻中，採用HNO3與HF作為蝕刻溶液。氫氧化四甲基銨(TMAH)溶液或氫氧化鉀(KOH)溶液亦可作為蝕刻溶液。乾蝕刻可用以移除未結晶之非晶層。如第6A-6C圖所示，再結晶層25僅覆蓋作為源極與汲極之鰭狀結構。
在第1圖之步驟S106中，形成矽化物層於再結晶層25與鰭狀結構20所形成之源極/汲極區上，如第7A至7C圖所示。第7A圖係沿著第2D圖中剖線A-A’的剖視圖，第7B圖係沿著第2D圖中剖線B-B’的剖視圖，而第7C圖係沿著第2D圖中剖 線C-C’的剖視圖。
將可與矽(或鍺)形成矽化物之金屬材料形成於源極/汲極區上，再進行加熱處理以形成矽化物層60。上述金屬材料包含Co、W、Ti、Ta、及/或Ni。在本揭露一實施例中，部份再結晶層25轉變成矽化物層60。在某些實施例中，矽化物層60之厚度可介於1nm至5nm之間。
在某些實施例中，所有的再結晶層25轉變為矽化物層60，且部份的鰭狀結構20亦轉變為矽化物層60。在此例中，某些實施例之矽化物層60其厚度可介於5nm至20nm之間。
如第7B與7C圖所示，由於成長於露出之鰭狀結構20上的再結晶層25具有實質上一致的厚度，矽化物層60亦具有實質上一致的厚度。矽化物層60在鰭狀結構之頂部與側面上的厚度差異可介於約0.2nm至約1nm之間。
在第1圖之步驟S107中，形成源極/汲極(S/D)金屬電極層70於矽化物層60上，如第8A至8C圖所示。第8A圖係沿著第2D圖中剖線A-A’的剖視圖，第8B圖係沿著第2D圖中剖線B-B’的剖視圖，而第8C圖係沿著第2D圖中剖線C-C’的剖視圖。
形成厚金屬材料於矽化物層60與虛置閘極結構40上，並進行平坦化步驟以露出虛置閘極結構40之上表面(硬遮罩層35)，如第8A至8C圖所示。上述金屬材料包含Co、W、Ti、Ta、Cu、Al、及/或Ni。平坦化步驟包含回蝕刻及/或化學機械拋光(CMP)製程。
在第1圖之步驟S108中，移除虛置閘極結構40，如第9A至9C圖所示。第9A圖係沿著第2D圖中剖線A-A’的剖視 圖，第9B圖係沿著第2D圖中剖線B-B’的剖視圖，而第9C圖係沿著第2D圖中剖線C-C’的剖視圖。
分別以適當的蝕刻製程移除硬遮罩層35、虛置閘極層45、與虛置閘極介電層30以形成開口。
在第1圖之步驟S109中，在移除虛置閘極結構所形成之開口中，形成金屬閘極結構如第10A至10C圖所示。第10A圖係沿著第2D圖中剖線A-A’的剖視圖，第10B圖係沿著第2D圖中剖線B-B’的剖視圖，而第10C圖係沿著第2D圖中剖線C-C’的剖視圖。
閘極介電層75與金屬閘極80形成於開口中，如第10A與10B圖所示。閘極介電層75形成於鰭狀結構20之通道層上的界面層(未圖示)上。在某些實施例中，界面層可包含厚度介於0.2nm至1.5nm之間的氧化矽。氧化矽介面層之形成方法可為使矽通道層氧化。在其他實施例中，界面層之厚度介於約0.5nm至約1.0nm之間。
閘極介電層75包含一或多層的介電材料如氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料、及/或上述之組合。舉例來說，高介電常數介電層包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、及/或上述之組合。舉例來說，閘極介電層75之形成方法可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、其他合適方法、及/或上述之組合。在某些實施例中，閘極介電層75之厚 度介於約1nm至約10nm之間。在其他實施例中，閘極介電層75之厚度可介於約2nm至約7nm之間。在某些實施例中，閘極介電層85可包含氧化矽之界面層。
金屬閘極80形成於閘極介電層75上。金屬閘極80包含一或多層的任何合適金屬材料如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料、及/或上述之組合。
在本揭露此實施例中，一或多個功函數調整層(未圖示)可夾設於閘極介電層75與閘極80之間。功含數調整層可為導電材料如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC，或上述之兩者或更多者之多層結構。TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、與TiSi之一或多者可作為n型通道FinFET之功函數調整層。TiAlC、Al、TiAl、TaN、TaAlc、TiN、TiC、與Co之一或多者可作為p型通道FinFET之功函數調整層。
如前所述，若採用氣相磊晶而非固態磊晶，矽的結晶方向將使磊晶成長層在水平方向的成長速率大於在垂直方向的成長速率，即磊晶成長層具有鑽石形的剖面形狀。如此一來，源極/汲極金屬電極層70將不會覆蓋鰭狀結構20之源極/汲極區之較下部份，即提高源極/汲極金屬電極層與源極/汲極區之間的接觸電阻。與此相較，第10B與10C圖中的源極/汲極金屬電極層70覆蓋鰭狀結構20之所有源極/汲極區，即可降低源極/汲極金屬電極層70與源極/汲極區之間的接觸電阻。
上述實施例採用閘極置換製程。然而上述之固態 磊晶亦可用於閘極優先製程。如此一來，可省略步驟S108與S109。
可以理解的是，可對第10A至10C圖中的裝置進行其他CMOS製程，以形成多種結構如接點/通孔、內連線金屬層、介電層、鈍化層、或類似物。
第11A至11C、12A至12C、與13A至13C圖係本揭露另一實施例中，半導體FET裝置之形成方法的多個階段之圖式。此實施例可採用與前述內容實質上相同及/或類似之製程及/或材料。
在前述實施例中，第1圖之步驟S103形成厚的非晶層55於露出的鰭狀結構20與虛置閘極結構40上。在此實施例中，形成薄的非晶層55'於露出的鰭狀結構20與虛置閘極結構40上，如第11A至11C圖所示。第11A圖係沿著第2D圖中剖線A-A’的剖視圖，第11B圖係沿著第2D圖中剖線B-B’的剖視圖，而第11C圖係沿著第2D圖中剖線C-C’的剖視圖。
舉例來說，薄的非晶層55'之組成為非晶矽。在某些實施例中，薄的非晶層55'之厚度介於約0.5nm至10nm之間。在其他實施例中，薄的非晶層55'之厚度介於約1nm至5nm之間。薄的非晶層55'係順應性地形成於露出之鰭狀結構20與虛置閘極結構40上。如此一來，薄的非晶層55'在露出之鰭狀結構20之頂部與側面上之厚度實質上一致，上述兩處之厚度差異可介於約0.2nm至約1nm之間。
與第1圖之步驟S104類似，使薄的非晶層55'再結晶，如第12A至12C圖所示。此再結晶步驟與前述第5A至5C圖 之再結晶步驟實質上相同。第12A圖係沿著第2D圖中剖線A-A’的剖視圖，第12B圖係沿著第2D圖中剖線B-B’的剖視圖，而第12C圖係沿著第2D圖中剖線C-C’的剖視圖。
在此實施例中，由於非晶層55'之厚度小，因此位於鰭狀結構20上的所有的非結晶層55'均再結晶。如此一來，某些實施例之再結晶層25'之厚度介於約0.5nm至10nm之間。在其他實施例中，再結晶層25'之厚度可介於約1nm至5nm之間。
與第1圖之步驟S105類似，將未結晶之其餘非晶層55'移除，如第13A至13C圖所示。第13A圖係沿著第2D圖中剖線A-A’的剖視圖，第13B圖係沿著第2D圖中剖線B-B’的剖視圖，而第13C圖係沿著第2D圖中剖線C-C’的剖視圖。
如前所述，未結晶之非晶層的移除方法可為濕蝕刻步驟及/或乾蝕刻步驟。
在移除未結晶之非晶層後，進行步驟S106至S109。
應理解的是，可對第13A至13C圖之裝置進行其他CMOS製程，以形成多種結構如接點/通孔、內連線金屬層、介電層、鈍化層、或類似物。
在本揭露中，以固態磊晶成長厚度實質上一致的再結晶層於露出之鰭狀結構的頂部與側面上。再結晶層完全覆蓋露出的鰭狀結構，且矽化物層亦完全覆蓋再結晶層，因此源極/汲極金屬電極層可覆蓋鰭狀結構的所有源極/汲極區。綜上所述，可降低源極/汲極金屬電極層與源極/汲極區之間的接觸電阻。
應理解的是，上述內容不必提及所有的優點，所 有實施例或例子不需包含特定優點，且其他實施例或例子可具有不同優點。
在本揭露一實施例中，包含FinFET之半導體裝置的形成方法包括形成鰭狀結構於基板上。鰭狀結構沿著第一方向延伸且包含較上層，且部份較上層自隔離絕緣層露出。閘極結構形成於部份鰭狀結構上。閘極結構沿著第二方向延伸，且第二方向垂直於第一方向。非晶層形成於閘極結構與閘極結構未覆蓋的鰭狀結構上。部份再結晶閘極結構未覆蓋之鰭狀結構上的非晶層，以形成再結晶層。移除未再結晶之非晶層。形成源極與汲極電極層於再結晶層上。
在本揭露另一實施例中，包含FinFET之半導體裝置的形成方法包括：形成鰭狀結構於基板上。鰭狀結構沿著第一方向延伸且包含較上層，且部份較上層自隔離絕緣層露出。閘極結構形成於部份鰭狀結構上。閘極結構沿著第二方向延伸，且第二方向垂直於第一方向。非晶層形成於閘極結構與閘極結構未覆蓋的鰭狀結構上。再結晶閘極結構未覆蓋之鰭狀結構上的非晶層，以形成再結晶層。移除未再結晶之非晶層。源極與汲極電極層形成於再結晶層上。非晶層之厚度控制於在形成再結晶層之步驟中，使形成於閘極結構未覆蓋之鰭狀結構上的非晶層完全再結晶。
在本揭露另一實施例中，半導體裝置包括鰭狀結構位於基板上、閘極結構位於部份鰭狀結構上、源極包含閘極結構未覆蓋之部份鰭狀結構、以及源極電極接觸源極。鰭狀結構沿著第一方向延伸且包含較上層，且部份較上層自隔離絕緣 層露出。閘極結構沿著第二方向延伸，且第二方向垂直於第一方向。源極電極覆蓋源極的所有頂部與側面。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
S101、S102、S103、S104、S105、S106、S107、S108、S109‧‧‧步驟

Claims (10)

  1. 一種半導體裝置的形成方法，包括：形成一鰭狀結構於一基板上，該鰭狀結構沿著一第一方向延伸且包含一較上層，且部份該較上層自一隔離絕緣層露出；形成一閘極結構於部份該鰭狀結構上，該閘極結構沿著一第二方向延伸，且該第二方向垂直於該第一方向；形成一非晶層於該閘極結構與該閘極結構未覆蓋的該鰭狀結構上；部份再結晶該閘極結構未覆蓋之該鰭狀結構上的該非晶層，以形成一再結晶層；移除未再結晶之該非晶層；以及形成源極與汲極電極層於該再結晶層上。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：在形成該源極與汲極電極層之步驟前，形成一矽化物層於該再結晶層上。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中形成該矽化物層之步驟係將部份該再結晶層轉變為該矽化物層。
  4. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中該閘極結構未覆蓋的該鰭狀結構之較上層的所有頂部與側面，被該矽化物層覆蓋。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中 該閘極結構係一虛置閘極結構，且此方法更包括：在形成該源極與汲極電極層後移除該虛置閘極結構，以形成一開口；以及形成一金屬閘極結構於該開口中。
  6. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該非晶層包含非晶矽，其中該非晶矽之掺雜濃度介於2×1020cm-3至1×1021cm-3之間。
  7. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中移除未再結晶之非晶層的步驟為濕蝕刻。
  8. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中形成該再結晶層的溫度介於500℃至650℃之間。
  9. 一種半導體裝置的形成方法，包括：形成一鰭狀結構於一基板上，該鰭狀結構沿著一第一方向延伸且包含一較上層，且部份該較上層自一隔離絕緣層露出；形成一閘極結構於部份該鰭狀結構上，該閘極結構沿著一第二方向延伸，且該第二方向垂直於該第一方向；形成一非晶層於該閘極結構與該閘極結構未覆蓋的該鰭狀結構上；再結晶該閘極結構未覆蓋之該鰭狀結構上的該非晶層，以形成一再結晶層；移除未再結晶之該非晶層；以及形成源極與汲極電極層於該再結晶層上；其中該非晶層之厚度控制於在形成該再結晶層之步驟中， 使形成於該閘極結構未覆蓋之該鰭狀結構上的該非晶層完全再結晶。
  10. 一種半導體裝置，包括：一鰭狀結構位於一基板上，該鰭狀結構沿著一第一方向延伸且包含一較上層，且部份該較上層自一隔離絕緣層露出；一閘極結構位於部份該鰭狀結構上，該閘極結構沿著一第二方向延伸，且該第二方向垂直於該第一方向；一源極，包含該閘極結構未覆蓋之部份該鰭狀結構與其上之一再結晶層；以及一源極電極接觸該源極；其中該源極電極覆蓋該源極的所有頂部與側面。
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