JP6249888B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6249888B2
JP6249888B2 JP2014126211A JP2014126211A JP6249888B2 JP 6249888 B2 JP6249888 B2 JP 6249888B2 JP 2014126211 A JP2014126211 A JP 2014126211A JP 2014126211 A JP2014126211 A JP 2014126211A JP 6249888 B2 JP6249888 B2 JP 6249888B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
sidewall
gate electrode
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014126211A
Other languages
English (en)
Other versions
JP2016004963A (ja
Inventor
達矢 宇佐美
達矢 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014126211A priority Critical patent/JP6249888B2/ja
Priority to US14/714,958 priority patent/US9559175B2/en
Publication of JP2016004963A publication Critical patent/JP2016004963A/ja
Application granted granted Critical
Publication of JP6249888B2 publication Critical patent/JP6249888B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、例えばロジック領域を有する半導体装置に適用可能な技術である。
現在、半導体装置の微細化が進んでいる。半導体装置の微細化が進むと、半導体素子と配線の間の距離又は配線同士の間の距離が短いものとなる。この場合、半導体素子と配線の間に形成される寄生容量又は配線同士の間に形成される寄生容量が半導体装置の動作に影響を及ぼすようになる。
例えば、トランジスタでは、ゲート電極とＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）が、サイドウォールを挟んで寄生容量を形成することがある。上記したように半導体素子の微細化が進むと、このような寄生容量がトランジスタの動作に影響を及ぼすようになる。そこで例えば非特許文献１では、サイドウォールにｌｏｗ−ｋ材料を用いることが記載されている。具体的には、非特許文献１では、ｌｏｗ−ｋ材料としてＳｉＢＣＮが用いられている。これにより、ゲート電極、ＬＤＤ領域、及びサイドウォールにより形成される寄生容量を小さいものにすることができる。
さらにＮＡＮＤフラッシュメモリでも、隣り合うセル同士で寄生容量が形成される場合がある。このような寄生容量は、セルの微細化にともない、メモリの動作に影響を及ぼすようになる。そこで例えば非特許文献２では、互いに隣り合うセルの間にエアスペースを形成することが記載されている。このようなエアスペースは、比誘電率が低い。このため互いに隣り合うセルの間の寄生容量を小さいものにすることができる。
C.H. Ko, T.M. Kuan, Kangzhan Zhang, Gino Tsai, Sean M. Seutter, C.H. Wu, T.J. Wang, C.N. Ye, H.W. Chen, C.H Ge, K.H. Wu, and W.C. Lee, "A Novel CVD-SiBCN Low-K Spacer Technology for High-Speed Applications", 2008 Symposium on VLSI Technology Digest of Technical Papers, pp. 108-109. Daewoong Kang, Hyungcheol Shin, Sungnam Chang, Jungjoo An, Kyongjoo Lee, Jinjoo Kim, Eunsang Jeong, Hyukje Kwon, Eunjung Lee, Seunggun Seo, and Wonseong Lee, "The Air Spacer Technology for Improving the Cell Distribution in 1 Giga Bit NAND Flash Memory", Non-Volatile Semiconductor Memory Workshop, 2006. IEEE NVSMW 2006. 21st, pp. 36-37.
トランジスタでは、ドレイン及びソースに接続するコンタクトが形成される。そしてこのようなコンタクトとゲート電極がサイドウォールを挟んで、寄生容量を形成する場合がある。本発明者は、このような寄生容量を小さいものにすることを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、サイドウォールとコンタクトの間にエアギャップが位置している。エアギャップは、コンタクト側の側面が絶縁層を介してコンタクトと対向している。
他の一実施の形態によれば、ゲート電極及びサイドウォールを覆う第１絶縁層の表面に凹部が形成されている。凹部は、サイドウォールとコンタクトの間に位置している。そして凹部には、第２絶縁層が埋め込まれている。そして第２絶縁層には、上記したエアギャップが形成されている。
前記一実施の形態によれば、ゲート電極、コンタクト、及びサイドウォールによって形成される寄生容量を小さいものにすることができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１の要部を拡大した図である。 図２のＡ−Ａ´断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 図２及び図３に示した半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図１３のＡ−Ａ´断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 図１３及び図１４に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図２７のＡ−Ａ´断面図である。 図２７及び図２８に示した半導体装置の製造方法を示す断面図である。 図２７及び図２８に示した半導体装置の製造方法を示す断面図である。 図２７及び図２８に示した半導体装置の製造方法を示す断面図である。 図２７の変形例を示す断面図である。 図３２の変形例を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、基板ＳＵＢ上にメモリセル及びロジック回路が混載したものである。本図は、半導体装置ＳＤのロジック回路を構成している部分を示している。なお、基板ＳＵＢは、半導体基板であり、具体的には、例えば、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。
半導体装置ＳＤは、基板ＳＵＢに複数のトランジスタＴＲを有している。本図には、２つのトランジスタＴＲが示されている。そしてこれらの２つのトランジスタＴＲは、一方がｐ型トランジスタであり、他方がｎ型トランジスタである。そしてこれら２つのトランジスタＴＲは、基板ＳＵＢの表層に形成されたフィールド酸化膜ＦＯＸ（素子間分離層）によって互いに分離している。なお、フィールド酸化膜ＦＯＸは、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成されている。図２及び図３を用いて詳細を後述するように、トランジスタＴＲは、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、及び拡散層ＤＩＦ（ソースＳＯＣ及びドレインＤＲＮ）を有している。
基板ＳＵＢ及びトランジスタＴＲは、エッチングストップ層ＥＳＴ１により覆われている。エッチングストップ層ＥＳＴ１は、例えば、シリコン窒化膜（ＳｉＮ）により形成されている。エッチングストップ層ＥＳＴ１上には絶縁層ＤＬ１が形成されている。絶縁層ＤＬ１は、例えば、ｌｏｗ−ｋ材料（例えば、ＳｉＣＯＨ）により形成されている。
絶縁層ＤＬ１には、コンタクトＣＴが形成されている。コンタクトＣＴは絶縁層ＤＬ１及びエッチングストップ層ＥＳＴ１を貫通してトランジスタＴＲの拡散層ＤＩＦに接続している。なお、コンタクトＣＴは、例えば、タングステン（Ｗ）により形成されている。
絶縁層ＤＬ１上には、配線層ＩＬが形成されている。配線層ＩＬは、エッチングストップ層ＥＳＴ及び層間絶縁膜ＩＬＤがこの順に繰り返し積層された積層膜である。本図に示す例において、配線層ＩＬの最下層の層間絶縁膜ＩＬＤには配線ＷＲが形成されている。そして配線層ＩＬの最下層の配線ＷＲは、コンタクトＣＴを介してトランジスタＴＲの拡散層ＤＩＦと接続している。配線層ＩＬの最下層の層間絶縁膜ＩＬＤよりも上層の各層間絶縁膜ＩＬＤには、配線ＷＲ及びビアＶＡが形成されている。ビアＶＡは、配線ＷＲの底面に接続している。このような配線ＷＲ及びビアＶＡは、例えば、デュアルダマシンにより形成される。トランジスタＴＲ、コンタクトＣＴ、配線ＷＲ、及びビアＶＡによって、上記したロジック回路が構成されている。
図２は、図１の要部を拡大した図である。トランジスタＴＲは、基板ＳＵＢに形成されている。そしてトランジスタＴＲは、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、及び拡散層ＤＩＦ（ソースＳＯＣ及びドレインＤＲＮ）を有している。ゲート電極ＧＥは、基板ＳＵＢ上に位置している。ゲート電極ＧＥは、例えばポリシリコンまたはメタルにより形成されている。ゲート絶縁膜ＧＩは、基板ＳＵＢとゲート電極ＧＥの間に位置している。ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜（ＳｉＯ２）又はｈｉｇｈ−ｋ材料（例えば、ハフニウムシリコン酸化窒化膜（ＨｆＳｉＯＮ））により形成されている。拡散層ＤＩＦは、ゲート電極ＧＥを介して互いに対向する領域の各々に形成されている。そして各拡散層ＤＩＦは、一方がソースＳＯＣとなり、他方がドレインＤＲＮとなっている。
ゲート電極ＧＥの側面には、サイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば、ｌｏｗ−ｋ材料（例えば、炭化窒化シリコン（ＳｉＣＮ））により形成されている。
本図に示す例では、ゲート電極ＧＥの側面及び基板ＳＵＢの表面に沿ってスペーサ膜ＳＰが形成されている。この場合にスペーサ膜ＳＰは、ゲート電極ＧＥの側面上で、ゲート電極ＧＥの側面及びサイドウォールＳＷによって挟まれている。さらにスペーサ膜ＳＰは、ゲート電極ＧＥの下方において、ゲート電極ＧＥ及び基板ＳＵＢによって挟まれている。スペーサ膜ＳＰは、例えば、シリコン酸化膜（ＳｉＯ２）によって形成されている。
さらに本図に示す例では、ゲート電極ＧＥと拡散層ＤＩＦの間に、ＬＤＤ領域ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成されている。ＬＤＤ領域ＬＤＤ領域は、拡散層ＤＩＦと同じ導電型を有し、かつ拡散層ＤＩＦよりも不純物濃度が低い。
ゲート電極ＧＥ、サイドウォールＳＷ、及びスペーサ膜ＳＰは、エッチングストップ層ＥＳＴ１により覆われている。さらにエッチングストップ層ＥＳＴ１上には、絶縁層ＤＬ１が位置している。なおエッチングストップ層ＥＳＴ１は、例えば、シリコン窒化膜（ＳｉＮ）により形成されている。一方、絶縁層ＤＬ１は、例えば、ｌｏｗ−ｋ材料（例えば、ＳｉＣＯＨ）により形成されている。
コンタクトＣＴは、絶縁層ＤＬ１、エッチングストップ層ＥＳＴ１、及びスペーサ膜ＳＰを貫通して拡散層ＤＩＦに接続している。この場合に、コンタクトＣＴは、側面がコンタクトＣＴの底部においてスペーサ膜ＳＰと接している。本図に示す例において、コンタクトＣＴはソースＳＯＣ及びドレインＤＲＮの各々に設けられている。さらに本図に示す例において、コンタクトＣＴは、上端から下端に向かって幅が狭まっている。
コンタクトＣＴの底面において、拡散層ＤＩＦの表層にはシリサイド層ＳＬＤ１が形成されている。コンタクトＣＴは、シリサイド層ＳＬＤ１を介して拡散層ＤＩＦと接続している。シリサイド層ＳＬＤ１は、例えば、ニッケル（Ｎｉ）を含んでいる。
サイドウォールＳＷとコンタクトＣＴの間には、エアギャップＡＧが位置している。エアギャップＡＧは、絶縁層ＤＬ１に形成されており、絶縁層ＤＬ１の内部の空洞である。言い換えると、エアギャップＡＧの内壁はいずれの部分も絶縁層ＤＬ１によって覆われている。この場合、エアギャップＡＧは、コンタクトＣＴ側の側面が絶縁層ＤＬ１を介してコンタクトＣＴと対向している。さらにエアギャップＡＧのサイドウォールＳＷ側の側面は、絶縁層ＤＬ１を介してサイドウォールＳＷと対向している。さらにエアギャップＡＧの基板ＳＵＢ側の側面は絶縁層ＤＬ１を介して基板ＳＵＢと対向している。
そして上記したように、エアギャップＡＧは、絶縁層ＤＬ１の内部の空洞である。このためエアギャップＡＧは、実質的に低誘電率領域となる。この場合、コンタクトＣＴとゲート電極ＧＥの間の寄生容量を小さいものにすることができる。
図３は、図２のＡ−Ａ´断面図である。ゲート電極ＧＥは、平面視で第１方向（本図中ｘ軸方向）に延伸している。そしてサイドウォールＳＷも、平面視で第１方向に延伸している。さらに本図に示す例では、ソースＳＯＣ及びドレインＤＲＮ（拡散層ＤＩＦ）も、第１方向に延伸している。
本実施形態では、ソースＳＯＣ及びドレインＤＲＮの各々において、複数のコンタクトＣＴが第１方向（本図中ｘ軸方向）に沿って配置されている。ただし、ソースＳＯＣ及びドレインＤＲＮの各々に配置されるコンタクトＣＴの数は、本図に示す例（複数）に限定されるものではない。例えば、ソースＳＯＣ及びドレインＤＲＮの各々に配置されるコンタクトＣＴの数は、１つのみでもよい。
サイドウォールＳＷとコンタクトＣＴの間には、エアギャップＡＧが位置している。より詳細には、エアギャップＡＧは、第１方向と平面視で直交する第２方向（本図中ｙ軸方向）において、サイドウォールＳＷとコンタクトＣＴの間に位置している。言い換えると、エアギャップＡＧは、サイドウォールＳＷとコンタクトＣＴによって絶縁層ＤＬ１の幅が狭くなっている箇所に形成されている。
さらに本図に示す例では、上記したように、第１方向（本図中ｘ軸方向）に沿って複数のコンタクトＣＴが配置されている。そして複数のコンタクトＣＴそれぞれに対してエアギャップＡＧが設けられている。具体的には、各エアギャップＡＧは、各コンタクトＣＴとサイドウォールＳＷの間に位置している。そして各エアギャップＡＧは、第１方向に沿って互いに分離している。
図４〜図１３は、図２及び図３に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図４に示すように、基板ＳＵＢにフィールド酸化膜ＦＯＸ（素子間分離層）を形成する。これにより、素子（本実施形態では、トランジスタＴＲ）が形成される領域とその外部の領域がフィールド酸化膜ＦＯＸによって分離される。次いで、基板ＳＵＢ上に、絶縁膜ＧＩ１、ポリシリコン膜ＰＳ、及び絶縁膜ＣＰ１をこの順に形成する。絶縁膜ＧＩ１は、ゲート絶縁膜ＧＩとなる絶縁膜である。ポリシリコン膜ＰＳは、ゲート電極ＧＥとなる導電膜である。絶縁膜ＣＰ１は、後述するように、ゲート電極ＧＥの上面を覆うキャップ絶縁膜ＣＰ（図５）となる絶縁膜（例えば、シリコン窒化膜（ＳｉＮ））である。詳細を後述するように、キャップ絶縁膜ＣＰは、ゲート電極ＧＥの上面にスペーサ膜ＳＰ（図２）が形成されることを防止するための絶縁膜である。
次いで、図５に示すように、ポリシリコン膜ＰＳ、絶縁膜ＧＩ１、及び絶縁膜ＣＰ１をパターニングする。これにより、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、及びキャップ絶縁膜ＣＰが形成される。次いで、基板ＳＵＢ及びゲート電極ＧＥを熱酸化する。これにより、基板ＳＵＢの表面及びゲート電極ＧＥの側面にスペーサ膜ＳＰ（例えば、シリコン酸化膜（ＳｉＯ２））が形成される。なお、この熱酸化の工程においてゲート電極ＧＥの上面はキャップ絶縁膜ＣＰによって覆われている。このためゲート電極ＧＥの上面にはスペーサ膜ＳＰは形成されない。
次いで、図６に示すように、キャップ絶縁膜ＣＰをエッチングにより除去する。本図に示す例では、キャップ絶縁膜ＣＰのエッチングレートが、スペーサ膜ＳＰのエッチングレートに対して大きいものとなっている。このためスペーサ膜ＳＰに比してキャップ絶縁膜ＣＰを選択的に除去することができる。次いで、ゲート電極ＧＥ及びフィールド酸化膜ＦＯＸをマスクとして基板ＳＵＢの表面にイオン注入をする。これにより、ＬＤＤ領域ＬＤＤが形成される。
次いで、図７に示すように、基板ＳＵＢ上及びゲート電極ＧＥ上に、絶縁膜ＳＷ１を形成する。これにより、基板ＳＵＢ及びゲート電極ＧＥが絶縁膜ＳＷ１によって覆われる。絶縁膜ＳＷ１は、サイドウォールＳＷとなる絶縁膜である。
次いで、図８に示すように、絶縁膜ＳＷ１をエッチバックする。これにより、サイドウォールＳＷが形成される。なお本図では、説明のため、スペーサ膜ＳＰの膜厚は、サイドウォールＳＷによって覆われていない部分もサイドウォールＳＷによって覆われている部分も等しくなっている。しかしながら実際の工程では、エッチング条件によって、スペーサ膜ＳＰは、サイドウォールＳＷによって覆われていない部分の膜厚がサイドウォールＳＷによって覆われている部分の膜厚よりも薄くなる。
次いで、図９に示すように、ゲート電極ＧＥ、サイドウォールＳＷ、及びフィールド酸化膜ＦＯＸをマスクとして基板ＳＵＢの表面にイオン注入をする。これにより、拡散層ＤＩＦ（ソースＳＯＣ及びドレインＤＲＮ）が形成される。なお本図に示す例では、基板ＳＵＢの表面上にスペーサ膜ＳＰが形成されている。このため、上記したイオン注入では、スペーサ膜ＳＰを介して基板ＳＵＢの表面にイオンを注入する。
次いで、図１０に示すように、ゲート電極ＧＥ上、サイドウォールＳＷ上、及び基板ＳＵＢ上に、エッチングストップ層ＥＳＴ１及び絶縁層ＤＬ２をこの順に形成する。エッチングストップ層ＥＳＴ１は、例えば、シリコン窒化膜（ＳｉＮ）である。一方、絶縁層ＤＬ２は、例えば、シリコン酸化膜（ＳｉＯ２）である。次いで、絶縁層ＤＬ２の表層を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去する。これにより、絶縁層ＤＬ２の上面が平坦化される。
次いで、絶縁層ＤＬ２に接続孔を形成する。接続孔は、絶縁層ＤＬ２、エッチングストップ層ＥＳＴ１、及びスペーサ膜ＳＰを貫通して拡散層ＤＩＦに達する。この接続孔には、後の工程でコンタクトＣＴが形成される。次いで、絶縁層ＤＬ２上に金属膜（例えば、ニッケル（Ｎｉ））を形成する。これにより、上記した接続孔の少なくとも底部にこの金属膜が埋め込まれる。次いで、基板ＳＵＢをアニールする。これにより、上記した接続孔の底面において、拡散層ＤＩＦの表層にシリサイド層ＳＬＤ１が形成される。次いで、上記した金属を除去する。なお上記した金属は、拡散層ＤＩＦにシリサイド層ＳＬＤ１を形成するための金属である。このため、この金属がコンタクトＣＴをすべて埋め込む必要はない。
次いで、絶縁層ＤＬ２上に金属膜（例えば、タングステン（Ｗ））を形成する。これにより、上記した接続孔にこの金属膜が埋め込まれる。これにより、絶縁層ＤＬ２にコンタクトＣＴが形成される。コンタクトＣＴは、絶縁層ＤＬ２、エッチングストップ層ＥＳＴ１、及びスペーサ膜ＳＰを貫通して拡散層ＤＩＦに接続する。
次いで、図１１に示すように、エッチングにより絶縁層ＤＬ２（図１０）を除去する。この場合のエッチングは、ドライエッチング（例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ））及びウェットエッチング（例えば、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチング）のいずれを用いてもよい。このエッチングは、エッチングストップ層ＥＳＴ１の表層で停止される。言い換えると、絶縁層ＤＬ２が選択的に除去される。
さらに本図に示す例では、コンタクトＣＴの側面が、コンタクトＣＴの底部においてエッチングストップ層ＥＳＴ１及びスペーサ膜ＳＰと接している。言い換えると、コンタクトＣＴの底部がエッチングストップ層ＥＳＴ１及びスペーサ膜ＳＰによって固定されている。このため絶縁層ＤＬ２がなくなっても、コンタクトＣＴが容易に倒れることを防止することができる。
なお、エッチングストップ層ＥＳＴ１を形成しなくても、サイドウォールＳＷ及びスペーサ膜ＳＰのエッチングレートを調整することで、絶縁層ＤＬ２を選択的に除去することができる。具体的には、サイドウォールＳＷ及びスペーサ膜ＳＰのエッチングレートを絶縁層ＤＬ２のエッチングレートよりも小さくする。言い換えると、サイドウォールＳＷ及びスペーサ膜ＳＰに対する絶縁層ＤＬ２のエッチング選択比を大きいものにする。この場合も絶縁層ＤＬ２を選択的に除去することができる。
次いで、図１２に示すように、ゲート電極ＧＥ上、サイドウォールＳＷ上、基板ＳＵＢ上、及びコンタクトＣＴ上に絶縁層ＤＬ１を形成する。絶縁層ＤＬ１は、例えば、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。これにより、サイドウォールＳＷとコンタクトＣＴの間にエアギャップＡＧが形成される。
詳細には、本図に示す例では、サイドウォールＳＷとコンタクトＣＴの間にスペースが形成されている。そしてこのスペースの幅（Ｗ）に対するこのスペースの高さ（Ｈ）のアスペクト比（Ｈ／Ｗ）が大きいものになっている。本図に示す例において、上記した幅Ｗは、サイドウォールＳＷの底部とコンタクトＣＴの底部の間隔に相当する。一方、上記した高さＨは、サイドウォールＳＷの高さに相当する。このアスペクト比は、例えば、１．０以上となっている。上記したアスペクト比が大きい場合、サイドウォールＳＷとコンタクトＣＴの間には絶縁層ＤＬ１が埋め込まれにくい。なお、上記した幅Ｗは、例えば、５０ｎｍ以下である。
そして本図に示す例では、コンタクトＣＴは、絶縁層ＤＬ１の下面から上面に向かって幅が広がっている。これにより、サイドウォールＳＷとコンタクトＣＴの間のスペースは、上側部分で幅が狭くなっている。このため絶縁層ＤＬ１がこのスペースに入り込みにくい。これにより、絶縁層ＤＬ１がさらに埋め込まれにくくなる。
このように、絶縁層ＤＬ１はサイドウォールＳＷとコンタクトＣＴの間に埋め込まれにくい。このためサイドウォールＳＷとコンタクトＣＴの間に絶縁層ＤＬ１が堆積すると、エアギャップＡＧが形成される領域を回り込むように絶縁層ＤＬ１が堆積する。これにより、エアギャップＡＧのコンタクトＣＴ側の側面は絶縁層ＤＬ１を介してコンタクトＣＴと対向する。一方、エアギャップＡＧのサイドウォールＳＷ側の側面は絶縁層ＤＬ１を介してサイドウォールＳＷと対向する。
次いで、絶縁層ＤＬ１の表層を例えばＣＭＰにより除去する。この場合、コンタクトＣＴの上面が露出するまで絶縁層ＤＬ１の上面を除去する。これにより、絶縁層ＤＬ１の上面が平坦化される。以上のようにして、図２及び図３に示した半導体装置ＳＤが製造される。
以上、本実施形態によれば、サイドウォールＳＷとコンタクトＣＴの間に、エアギャップＡＧが形成されている。これにより、ゲート電極ＧＥとコンタクトＣＴの間の寄生容量を小さいものにすることができる。さらにエアギャップＡＧは、コンタクトＣＴ側の側面が絶縁層ＤＬ１を介してコンタクトＣＴと対向している。言い換えると、エアギャップＡＧがコンタクトＣＴに接していない。これにより、ゲート電極ＧＥとコンタクトＣＴの間の耐圧が劣化することが防止される。
さらに本実施形態によれば、エアギャップＡＧは、コンタクトＣＴが形成された後に形成される（図１０及び図１２）。仮にエアギャップＡＧを形成した後にコンタクトＣＴを形成すると、コンタクトＣＴの金属がエアギャップＡＧに入り込むおそれがある。これに対して本実施形態では、このような現象が生じることを防止することができる。
（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態の図２に対応する。図１４は、図１３のＡ−Ａ´断面図であり、第１の実施形態の図３に対応する。本実施形態に係る半導体装置ＳＤは、ソースＳＯＣ及びドレインＤＲＮがエピタキシャル層ＥＰＩ（半導体層）である点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
図１３に示すように、基板ＳＵＢの表面には、溝ＴＲＥが形成されている。この場合に溝ＴＲＥは、基板ＳＵＢの表面に開口を有している。そして溝ＴＲＥには、エピタキシャル層ＥＰＩが埋め込まれている。エピタキシャル層ＥＰＩは、表層が溝ＴＲＥの開口に比して上側に突出している。そしてエピタキシャル層ＥＰＩの上記した表層の側面は、上に行くにつれてエピタキシャル層ＥＰＩの面積が狭まる方向に傾斜している。言い換えると、上に行くにつれてエピタキシャル層ＥＰＩの上記した表層のサイドウォールＳＷ側の側面がサイドウォールＳＷから離れるようになっている。
上記の場合、エピタキシャル層ＥＰＩの上記した側面とサイドウォールＳＷの間には、幅の狭いスペースが形成される。そしてこのスペースは、下から上に行くにしたがって幅が広くなっている。このため、このスペースに絶縁層ＤＬ１が埋め込まれる場合、絶縁層ＤＬ１は、上面がこのスペースの中央部分で凹部を有するようにこのスペースに埋め込まれる。そして絶縁層ＤＬ１がこのスペース上にさらに堆積すると、上記した凹部を引き継ぐようにしてエアギャップＡＧが形成される。これにより、本図に示す例では、第１の実施形態（図２）と比較して、より大きいエアギャップＡＧを形成することができる。
なお、本図に示す例において、スペーサ膜ＳＰは、基板ＳＵＢの表面に沿って形成されている部分がゲート電極ＧＥと基板ＳＵＢの間にのみ位置している。言い換えると、スペーサ膜ＳＰは、エピタキシャル層ＥＰＩの表層を覆っていない。そして本図に示す例では、エピタキシャル層ＥＰＩの表層には、シリサイド層ＳＬＤ１が形成されている。
図１４に示すように、ゲート電極ＧＥ、サイドウォールＳＷ、及び拡散層ＤＩＦ（ソースＳＯＣ及びドレインＤＲＮ）は、平面視において、第１の実施形態（図３）と同様、第１方向（本図中ｘ軸方向）に延伸している。さらに複数のコンタクトＣＴが第１方向に沿って配置されている。そして第２方向（本図中ｙ軸方向）でサイドウォールＳＷと複数のコンタクトＣＴによって挟まれる領域のそれぞれにエアギャップＡＧが位置している。
本図に示す例では、上記したように、第１の実施形態に比して、エアギャップＡＧの大きさが大きいものとなる。具体的には、本図に示すように、エアギャップＡＧの平面形状は、コンタクトＣＴとサイドウォールＳＷの間に幅が第１の実施形態（図３）に比して、広いものとなる。
図１５〜図２６は、図１３及び図１４に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図１５に示すように、基板ＳＵＢにフィールド酸化膜ＦＯＸ（素子間分離層）を形成する。次いで、基板ＳＵＢ上に、絶縁膜ＧＩ１、ポリシリコン膜ＰＳ、及び絶縁膜ＣＰ１をこの順に積層する。後述するように、絶縁膜ＣＰ１は、ゲート電極ＧＥの上面を覆うキャップ絶縁膜ＣＰ（図１６）となる。なお、絶縁膜ＣＰ１は、例えば、シリコン酸化膜（ＳｉＯ２）により形成されている。
次いで、図１６に示すように、絶縁膜ＣＰ１、ポリシリコン膜ＰＳ、及び絶縁膜ＧＩ１をパターニングする。これにより、キャップ絶縁膜ＣＰ、ゲート電極ＧＥ、及びゲート絶縁膜ＧＩが形成される。キャップ絶縁膜ＣＰは、ゲート電極ＧＥの上面に位置している。キャップ絶縁膜ＣＰ（例えば、シリコン酸化膜（ＳｉＯ２））は、詳細を後述するように、ゲート電極ＧＥの上面にエピタキシャル層が形成されることを防止するための絶縁膜である。
次いで、図１７に示すように、ゲート電極ＧＥ及びフィールド酸化膜ＦＯＸをマスクとして基板ＳＵＢの表面にイオン注入をする。これにより、ＬＤＤ領域ＬＤＤが形成される。
次いで、図１８に示すように、基板ＳＵＢ上及びゲート電極ＧＥ上に、絶縁膜ＳＰ１及び絶縁膜ＳＷ１をこの順に形成する。これにより、基板ＳＵＢ及びゲート電極ＧＥが絶縁膜ＳＰ１及び絶縁膜ＳＷ１によって覆われる。
次いで、図１９に示すように、絶縁膜ＳＷ１及び絶縁膜ＳＰ１をエッチバックする。これにより、サイドウォールＳＷ及びスペーサ膜ＳＰが形成される。なお本図に示す例では、第１の実施形態（図８）と異なり、スペーサ膜ＳＰは、基板ＳＵＢの表面に沿って形成されている部分がサイドウォールＳＷの下にのみ残るようになる。
次いで、図２０に示すように、ゲート電極ＧＥ、サイドウォールＳＷ、及びフィールド酸化膜ＦＯＸをマスクとして、基板ＳＵＢの表面を例えばＲＩＥによりエッチングする。これにより、基板ＳＵＢの表面には、溝ＴＲＥが形成される。詳細を後述するように、溝ＴＲＥにはエピタキシャル層ＥＰＩが形成される。
次いで、図２１に示すように、エピタキシャル成長により、溝ＴＲＥ（図２０）にエピタキシャル層ＥＰＩ（ソースＳＯＣ及びドレインＤＲＮ）を形成する。この場合、エピタキシャル層ＥＰＩをソースＳＯＣ及びドレインＤＲＮとして機能させるため、エピタキシャル成長の際に不純物をｉｎ−ｓｉｔｕドーピングする。ただし、エピタキシャル層ＥＰＩへの不純物の導入は、エピタキシャル層ＥＰＩの形成後にイオン注入をすることで実施してもよい。なお、本図に示す例では、ゲート電極ＧＥの上面にキャップ絶縁膜ＣＰが形成されている。このため、ゲート電極ＧＥの上面にエピタキシャル層が形成されることはない。
本図に示す例では、エピタキシャル層ＥＰＩは、表層が溝ＴＲＥの開口よりも上側に突出するまで成長させる。この場合、エピタキシャル層ＥＰＩの上記した表層の側面は、上に行くにつれてエピタキシャル層ＥＰＩの面積が狭まる方向に傾斜するようになる。
次いで、図２２に示すように、エッチングにより、キャップ絶縁膜ＣＰ（図２１）を選択的に除去する。これにより、ゲート電極ＧＥの上面が露出する。
次いで、図２３に示すように、エピタキシャル層ＥＰＩの表層にシリサイド層ＳＬＤ１を形成するとともに、ゲート電極ＧＥの上面にシリサイド層ＳＬＤ２を形成する。具体的には、ゲート電極ＧＥ上、サイドウォールＳＷ上、及び基板ＳＵＢ上に金属膜（例えば、ニッケル（Ｎｉ））を形成する。そして基板ＳＵＢをアニールする。これにより、シリサイド層ＳＬＤ１，ＳＬＤ２が上記したように形成される。
次いで、図２４に示すように、ゲート電極ＧＥ上、サイドウォールＳＷ上、及びエピタキシャル層ＥＰＩ上に、エッチングストップ層ＥＳＴ１及び絶縁層ＤＬ２をこの順に形成する。次いで、絶縁層ＤＬ２の表層を例えばＣＭＰにより除去する。これにより、絶縁層ＤＬ２の上面が平坦化される。次いで、絶縁層ＤＬ２にコンタクトＣＴを形成する。コンタクトＣＴは、絶縁層ＤＬ２及びエッチングストップ層ＥＳＴ１を貫通してエピタキシャル層ＥＰＩに接続する。
次いで、図２５に示すように、エッチングにより絶縁層ＤＬ２を除去する。第１の実施形態（図１１）と同様にして、このエッチングでは、絶縁層ＤＬ２の下に位置するエッチングストップ層（エッチングストップ層ＥＳＴ１）によってエッチングが停止する。これにより、絶縁層ＤＬ２が選択的に除去される。
次いで、図２６に示すように、ゲート電極ＧＥ上、サイドウォールＳＷ上、基板ＳＵＢ上、及びコンタクトＣＴ上に絶縁層ＤＬ１を形成する。これにより、サイドウォールＳＷとコンタクトＣＴの間には、エアギャップＡＧが形成される。
詳細には、本図に示す例では、エピタキシャル層ＥＰＩとサイドウォールＳＷの間に、幅の狭いスペースが形成されている。そしてこのスペースは、下から上に行くにしたがって幅が広くなっている。このため、このスペースに絶縁層ＤＬ１が埋め込まれる場合、絶縁層ＤＬ１は、上面がこのスペースの中央部分で凹部を有するようにこのスペースに埋め込まれる。そして絶縁層ＤＬ１がこのスペース上にさらに堆積すると、上記した凹部を引き継ぐようにしてエアギャップＡＧが形成される。これにより、本図に示す例では、第１の実施形態（図１２）と比較して、より大きいエアギャップＡＧを形成することができる。
次いで、絶縁層ＤＬ１の表層を例えばＣＭＰにより除去する。この場合、コンタクトＣＴの上面が露出するまで絶縁層ＤＬ１の上面を除去する。これにより、絶縁層ＤＬ１の上面が平坦化される。以上のようにして、図１３及び図１４に示した半導体装置ＳＤが製造される。
以上、本実施形態によれば、基板ＳＵＢの表面に開口を有する溝ＴＲＥにエピタキシャル層ＥＰＩ（ソースＳＯＣ及びドレインＤＲＮ）が埋め込まれている。そしてエピタキシャル層ＥＰＩは、表層が溝ＴＲＥの開口に比して上側に突出している。そしてエピタキシャル層ＥＰＩの上記した表層の側面とサイドウォールＳＷの間には、上から下に向かうにつれて幅が狭くなるスペースが形成されている。これにより、本実施形態では、このスペース上に、第１の実施形態と比較してより大きいエアギャップＡＧを形成することができる。
（第３の実施形態）
図２７は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第２の実施形態の図１３に対応する。図２８は、図２７のＡ−Ａ´断面図であり、第２の実施形態の図１４に対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
図２７に示すように、ゲート電極ＧＥ、サイドウォールＳＷ、エピタキシャル層ＥＰＩ、及びフィールド酸化膜ＦＯＸが、第２の実施形態と同様、エッチングストップ層ＥＳＴ１によって覆われている。そしてエッチングストップ層ＥＳＴ１の上には、絶縁層ＤＬ２（第１絶縁層）が形成されている。絶縁層ＤＬ２は、例えば、シリコン酸化膜（ＳｉＯ２）である。そしてコンタクトＣＴが、絶縁層ＤＬ２及びエッチングストップ層ＥＳＴ１を貫通してエピタキシャル層ＥＰＩに接続している。
絶縁層ＤＬ２には、絶縁層ＤＬ２の表面に開口を有する凹部ＲＥＣが形成されている。凹部ＲＥＣは、ゲート電極ＧＥ及びサイドウォールＳＷを跨って形成されている。そして凹部ＲＥＣは、ソースＳＯＣ側のサイドウォールＳＷとソースＳＯＣ側のコンタクトＣＴの間にスペースを形成するとともに、ドレインＤＲＮ側のサイドウォールＳＷとドレインＤＲＮ側のコンタクトＣＴの間にスペースを形成している。なお、本図に示す例では、凹部ＲＥＣと平面視で重なる領域では、絶縁層ＤＬ２がほぼすべて除去されている。このため、凹部ＲＥＣの底面には、エッチングストップ層ＥＳＴ１が位置している。
凹部ＲＥＣには、絶縁層ＤＬ１（第２絶縁層）が埋め込まれている。絶縁層ＤＬ１は、絶縁層ＤＬ２と異なる材料により形成されており、例えば絶縁層ＤＬ１よりも誘電率の低い材料により形成されている。具体的には、絶縁層ＤＬ１は、例えばｌｏｗ−ｋ材料（例えば、ＳｉＣＯＨ）により形成されている。本図に示す例では、絶縁層ＤＬ１は、ゲート電極ＧＥ及びサイドウォールＳＷを跨って凹部ＲＥＣを埋め込んでいる。なお、絶縁層ＤＬ１の上面は、段差をほぼ有することなく（例えば、面一に）絶縁層ＤＬ２の上面と繋がっている。
ソースＳＯＣ側のサイドウォールＳＷと凹部ＲＥＣのソースＳＯＣ側の内側面の間には、エアギャップＡＧが位置している。同様に、ドレインＤＲＮ側のサイドウォールＳＷと凹部ＲＥＣのドレインＤＲＮ側の内側面の間にも、エアギャップＡＧが位置している。これら２つのエアギャップＡＧは、ゲート電極ＧＥ及びサイドウォールＳＷを介して互いに分離している。
エアギャップＡＧは、絶縁層ＤＬ１に形成されており、絶縁層ＤＬ１の内部の空洞である。言い換えると、エアギャップＡＧの内壁はいずれの部分も絶縁層ＤＬ１によって覆われている。この場合、エアギャップＡＧは、コンタクトＣＴ側の側面が絶縁層ＤＬ１を介して凹部ＲＥＣのコンタクトＣＴ側の内側面と対向している。さらにエアギャップＡＧのサイドウォールＳＷ側の側面は、絶縁層ＤＬ１を介して凹部ＲＥＣのサイドウォールＳＷの内側面と対向している。さらにエアギャップＡＧの基板ＳＵＢ側の側面は絶縁層ＤＬ１を介して基板ＳＵＢと対向している。
図２８に示すように、凹部ＲＥＣは、平面視で第１方向（図中ｘ軸方向）に延伸している。そしてエアギャップＡＧの第１方向（本図中ｘ軸方向）の延伸長さは、凹部ＲＥＣの第１方向の延伸長さとほぼ一致する。言い換えると、凹部ＲＥＣの第１方向の延伸長さが長くなるほど、エアギャップＡＧの第１方向の延伸長さも長くなる。そして本図に示す例では、凹部ＲＥＣは、第１方向に延伸している。
平面視において、エアギャップＡＧはコンタクトＣＴとサイドウォールＳＷによって、第２方向（本図中ｙ軸方向）に挟まれる領域から、他のコンタクトＣＴとサイドウォールＳＷによって第２方向に挟まれる領域まで、連続して形成されている。本図に示す例では、エアギャップＡＧは、第２方向から見て、互いに隣り合う２つのコンタクトＣＴの一方から他方にかけて形成されている。ただし、エアギャップＡＧの延伸長さは本図に示す例に限定されるものではない。例えば、エアギャップＡＧは、第２方向から見て、３つ以上のコンタクトＣＴに亘って形成されていてもよい。
図２９〜図３２は、図２７及び図２８に示した半導体装置ＳＤの製造方法を示す断面図である。まず、第２の実施形態と同様に、図１５〜図２４に示した工程を実施する。
次いで、図２９に示すように、絶縁層ＤＬ２上にレジスト膜ＲＦを形成する。レジスト膜ＲＦによるレジストパターンは、開口ＯＰを含んでいる。開口ＯＰは、後述する工程で凹部ＲＥＣが形成される領域を平面視で内側に含んでいる。
次いで、図３０に示すように、レジスト膜ＲＦをマスクとして、絶縁層ＤＬ２を異方的にエッチングする。これにより、絶縁層ＤＬ２に凹部ＲＥＣが形成される。なお本図に示す例では、レジスト膜ＲＦの開口ＯＰの第２方向（図中ｙ軸方向）の幅は、ソースＳＯＣ側のコンタクトＣＴの上端とドレインＤＲＮ側のコンタクトＣＴの上端の間隔よりも広い。これにより、凹部ＲＥＣの側面は、ソースＳＯＣ側のコンタクトＣＴとドレインＤＲＮ側のコンタクトＣＴで挟まれる領域では、ソースＳＯＣ側のコンタクトＣＴの上端とドレインＤＲＮ側のコンタクトＣＴの上端によって自己整合的に形成される。
次いで、図３１に示すように、凹部ＲＥＣ上及び絶縁層ＤＬ２上に、絶縁層ＤＬ１を例えばＣＶＤにより形成する。これにより、凹部ＲＥＣに絶縁層ＤＬ１が埋め込まれる。さらにこの場合、ソースＳＯＣ側のサイドウォールＳＷと凹部ＲＥＣのソースＳＯＣ側の内側面の間に、エアギャップＡＧが形成されるとともに、ドレインＤＲＮ側のサイドウォールＳＷと凹部ＲＥＣのドレインＤＲＮ側の内側面の間にも、エアギャップＡＧが形成される。
詳細には、本図に示す例では、ソースＳＯＣ側のサイドウォールＳＷと凹部ＲＥＣのソースＳＯＣ側の内側面の間にスペースが形成されている。そしてこのスペースの幅に対するこのスペースの高さのアスペクト比が、第１の実施形態及び第２の実施形態と同様に大きいものとなっている。このため、上記したスペースには絶縁層ＤＬ１が埋め込まれにくい。結果、第１の実施形態及び第２の実施形態と同様にエアギャップＡＧが形成される。
次いで、絶縁層ＤＬ１の表層を例えばＣＭＰにより除去する。この場合、絶縁層ＤＬ１の上面が段差をほぼ有することなく絶縁層ＤＬ２の上面と繋がるまで絶縁層ＤＬ１の上面を除去する。以上のようにして、図２７及び図２８に示した半導体装置ＳＤが製造される。
以上、本実施形態によれば、基板ＳＵＢの上方に絶縁層ＤＬ２が位置している。そして絶縁層ＤＬ２には、ソースＳＯＣ側のコンタクトＣＴとドレインＤＲＮ側のコンタクトＣＴの間に凹部ＲＥＣが形成されている。そして凹部ＲＥＣには、絶縁層ＤＬ１が埋め込まれている。これにより、ソースＳＯＣ側のサイドウォールＳＷと凹部ＲＥＣのソースＳＯＣ側の内側面の間にエアギャップＡＧが形成されるとともに、ドレインＤＲＮ側のサイドウォールＳＷと凹部ＲＥＣのドレインＤＲＮ側の内側面の間にエアギャップＡＧが形成される。
そして本実施形態によれば、エアギャップＡＧの第１方向（ゲート電極ＧＥの延伸方向）の長さは凹部ＲＥＣの第１方向の長さとほぼ一致する。このため、凹部ＲＥＣの第１方向の長さを長くすることで、エアギャップＡＧの第１方向の長さを長いものにすることができる。これにより、本実施形態では、第１の実施形態及び第２の実施形態に係るエアギャップＡＧよりも大きいエアギャップＡＧを形成することができる。
なお、本実施形態では、ソースＳＯＣ及びドレインＤＲＮとしてエピタキシャル層ＥＰＩが形成されていたが、ソースＳＯＣ及びドレインＤＲＮの構成はこれに限定されるものではない。例えば、ソースＳＯＣ及びドレインＤＲＮは、第１の実施形態（図２）と同様に、拡散層ＤＩＦにより形成してもよい。
図３２は、図２７の変形例を示す断面図である。本図に示すように、凹部ＲＥＣは、ゲート電極ＧＥ上の絶縁層ＤＬ２によって、ソースＳＯＣ側の凹部ＲＥＣとドレインＤＲＮ側の凹部ＲＥＣに分離されていてもよい。さらに本図に示す例では、ソースＳＯＣ側の凹部ＲＥＣがソースＳＯＣ側のサイドウォールＳＷの少なくとも一部を平面視で含むようになっている。同様に、ドレインＤＲＮ側の凹部ＲＥＣは、ドレインＤＲＮ側のサイドウォールＳＷの少なくとも一部を平面視で内側に含むようになっている。本変形例においても、凹部ＲＥＣによって、サイドウォールＳＷとコンタクトＣＴの間にスペースが形成される。このため、第３の実施形態と同様に、エアギャップＡＧを形成することができる。
図３３は、図３２の変形例を示す断面図である。本図に示すように、ソースＳＯＣ側の凹部ＲＥＣは、ゲート電極ＧＥ側の側面がソースＳＯＣ側のサイドウォールＳＷに比してソースＳＯＣ側に位置していてもよい。同様に、ドレインＤＲＮ側の凹部ＲＥＣは、ゲート電極ＧＥ側の側面がドレインＤＲＮ側のサイドウォールＳＷに比してドレインＤＲＮ側に位置していてもよい。本変形例においても、図３２に示した変形例と同様に、エアギャップＡＧを形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＧ エアギャップ
ＣＰ キャップ絶縁膜
ＣＰ１ 絶縁膜
ＣＴ コンタクト
ＤＩＦ 拡散層
ＤＬ１ 絶縁層
ＤＬ２ 絶縁層
ＤＲＮ ドレイン
ＥＰＩ エピタキシャル層
ＥＳＴ１ エッチングストップ層
ＦＯＸ フィールド酸化膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＩ１ 絶縁膜
ＬＤＤ ＬＤＤ領域
ＯＰ 開口
ＰＳ ポリシリコン膜
ＲＥＣ 凹部
ＲＦ レジスト膜
ＳＤ 半導体装置
ＳＬＤ１ シリサイド層
ＳＬＤ２ シリサイド層
ＳＯＣ ソース
ＳＰ１ 絶縁膜
ＳＰ スペーサ膜
ＳＵＢ 基板
ＳＷ サイドウォール
ＳＷ１ 絶縁膜
ＴＲＥ 溝

Claims (4)

  1. 基板と、
    前記基板上に形成されたゲート電極と、
    前記ゲート電極の側面に形成されたサイドウォールと、
    前記基板に形成され、ソース及びドレインとなる不純物領域と、
    前記不純物領域を覆っており、前記サイドウォールと対向する内側面を有する第１絶縁層と、
    前記第１絶縁層の前記内側面に比して前記サイドウォールから離れた位置にあり、前記第１絶縁層を貫通して前記不純物領域に接続するコンタクトと、
    前記第１絶縁層の内側面よりも内側の領域内に位置する第２絶縁層と、
    前記第２絶縁層内にあって、前記サイドウォールと前記第１絶縁層の前記内側面の間に位置するエアギャップと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極、前記サイドウォール、及び前記第１絶縁層の前記内側面が平面視で第１方向に沿って延伸しており、
    複数の前記コンタクトが平面視で前記第１方向に沿って配置され、
    平面視において、前記エアギャップは、前記コンタクトと前記サイドウォールによって前記第１方向と直交する第２方向に挟まれる領域から、他の前記コンタクトと前記サイドウォールによって前記第２方向に挟まれる領域まで、連続して形成されている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１絶縁層の前記内側面は、前記ドレインと前記ソースの間で前記ゲート電極及び前記サイドウォールを跨って形成された凹部を画定しており、
    平面視において、前記エアギャップは、前記ソースと前記ゲート電極の間、及び前記ドレインと前記ゲート電極の間のそれぞれに位置している半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記不純物領域は、前記基板の表面に開口を有する溝に埋め込まれた半導体層であり、
    前記半導体層の表層は、前記溝の前記開口に比して前記第１絶縁層及び前記第２絶縁層の上面側に突出しており、
    前記半導体層の前記表層のうちの前記サイドウォール側の側面は、前記表層の上面側に行くにつれて前記サイドウォールから離れている半導体装置。
JP2014126211A 2014-06-19 2014-06-19 半導体装置 Active JP6249888B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014126211A JP6249888B2 (ja) 2014-06-19 2014-06-19 半導体装置
US14/714,958 US9559175B2 (en) 2014-06-19 2015-05-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014126211A JP6249888B2 (ja) 2014-06-19 2014-06-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2016004963A JP2016004963A (ja) 2016-01-12
JP6249888B2 true JP6249888B2 (ja) 2017-12-20

Family

ID=54870408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014126211A Active JP6249888B2 (ja) 2014-06-19 2014-06-19 半導体装置

Country Status (2)

Country Link
US (1) US9559175B2 (ja)
JP (1) JP6249888B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102258109B1 (ko) * 2015-06-08 2021-05-28 삼성전자주식회사 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법
EP3926688A1 (en) * 2015-07-17 2021-12-22 Intel Corporation Transistor with airgap spacer
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US9876075B2 (en) * 2015-10-16 2018-01-23 International Business Machines Corporation Method of forming dielectric with air gaps for use in semiconductor devices
US9583581B1 (en) * 2015-10-27 2017-02-28 Broadcom Corporation Discontinuities in a semiconductor device to accommodate for manufacturing variations and/or misalignment tolerances
US9853110B2 (en) * 2015-10-30 2017-12-26 Globalfoundries Inc. Method of forming a gate contact structure for a semiconductor device
US10256296B2 (en) 2015-11-24 2019-04-09 International Business Machines Corporation Middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack
US9716154B2 (en) 2015-12-17 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having a gas-filled gap
JP2017130529A (ja) * 2016-01-19 2017-07-27 株式会社東芝 半導体装置及びその製造方法
US9570556B1 (en) * 2016-03-03 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9865738B2 (en) * 2016-04-29 2018-01-09 Samsung Electronics Co., Ltd. Fin field effect transistor (FinFET) having air gap and method of fabricating the same
US9780209B1 (en) * 2016-07-13 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US9721897B1 (en) * 2016-09-27 2017-08-01 International Business Machines Corporation Transistor with air spacer and self-aligned contact
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10128334B1 (en) * 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
US10319680B1 (en) 2018-03-01 2019-06-11 Sandisk Technologies Llc Metal contact via structure surrounded by an air gap and method of making thereof
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10868142B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
CN113130516A (zh) * 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法
US11201085B2 (en) * 2020-02-25 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having air gap and method for forming the same
CN111900163B (zh) * 2020-06-19 2023-04-18 中国科学院微电子研究所 晶体管及其制备方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950408B2 (ja) * 1996-07-11 1999-09-20 日本電気株式会社 半導体装置およびその製造方法
JP2007207816A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2009021269A (ja) * 2007-07-10 2009-01-29 Sony Corp 半導体装置及びその製造方法
JP2009111046A (ja) * 2007-10-29 2009-05-21 Sony Corp 半導体装置および半導体装置の製造方法
JP2010157588A (ja) * 2008-12-26 2010-07-15 Panasonic Corp 半導体装置及びその製造方法
US8853832B2 (en) * 2009-01-22 2014-10-07 Stmicroelectronics Inc. Methods and apparatus for reducing coupling in a MOS device
US8232618B2 (en) * 2010-08-11 2012-07-31 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
US8471343B2 (en) * 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US10163724B2 (en) * 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
KR101887414B1 (ko) * 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101908451B1 (ko) * 2012-06-04 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
KR20140108982A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
US8841711B1 (en) * 2013-03-12 2014-09-23 Globalfoundries Inc. Methods of increasing space for contact elements by using a sacrificial liner and the resulting device

Also Published As

Publication number Publication date
US20150372102A1 (en) 2015-12-24
US9559175B2 (en) 2017-01-31
JP2016004963A (ja) 2016-01-12

Similar Documents

Publication Publication Date Title
JP6249888B2 (ja) 半導体装置
KR102050465B1 (ko) 매립된 금속 트랙 및 그 형성 방법들
US8138031B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10811410B2 (en) Simultaneously fabricating a high voltage transistor and a FinFET
KR20200000784A (ko) 컨택 쇼팅을 방지하는 유전체 스페이서
US11195927B2 (en) Semiconductor device
US10847630B2 (en) Semiconductor device and method of manufacturing the same
US11776857B2 (en) Semiconductor device
US9711505B2 (en) Semiconductor devices having dummy gate structure for controlling channel stress
US11658075B2 (en) Semiconductor device
CN111863711A (zh) 半导体结构及其形成方法
KR20210066990A (ko) 반도체 소자
US20220406914A1 (en) Semiconductor device
US10991620B2 (en) Semiconductor device
US20220352309A1 (en) Semiconductor device
US11545574B2 (en) Single diffusion breaks including stacked dielectric layers
KR102554708B1 (ko) 반도체 소자
US20230139574A1 (en) Semiconductor device including a field effect transistor and a method of fabricating the semiconductor device
US9070564B2 (en) Semiconductor device having mixedly mounted components with common film layers and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171121

R150 Certificate of patent or registration of utility model

Ref document number: 6249888

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150