KR101908451B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 실리콘 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물 양 측에는 스페이서가 구비된다. 상기 스페이서 양 측의 실리콘 기판 부위에는 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 스페이서와의 사이에 패여진 부위가 생성되고, 불순물 영역이 포함되는 실리콘 게르마늄 패턴이 구비된다. 상기 실리콘 게르마늄 패턴의 파세트 및 스페이서 사이의 패여진 부위가 유지되면서, 상기 실리콘 게르마늄 패턴 및 스페이서 표면 프로파일을 따라 블록킹 절연막이 구비된다. 상기 블록킹 절연막의 일부 상부면에 구비되고, 상기 실리콘 게르마늄 패턴 및 스페이서 사이의 패여진 부위를 채우는 형상을 갖는 절연 윙 패턴이 구비된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, NMOS 및 PMOS 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적 반도체 소자의 성능을 향상시키기 위하여, 케리어의 이동도를 증가시키는 방법을 적용하고 있다. 예를들어, NMOS 트랜지스터의 채널 영역에는 인장 스트레스(tensile stress)를 가하고, PMOS 트랜지스터의 채널 영역에는 압축 스트레스(compressive stress)를 가하는 기술이 적용될 수 있다. 이를 위하여, PMOS 트랜지스터의 스트레서로써 실리콘 게르마늄을 이용하는 방법을 개발하고 있다.
본 발명의 목적은 우수한 전기적 특성을 갖는 고집적화된 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 실리콘 기판 상에는 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물 양 측에는 각각 스페이서가 구비된다. 상기 스페이서 양 측의 실리콘 기판 부위에는 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 스페이서와의 사이에 패여진 부위가 생성되고, 불순물 영역이 포함되는 실리콘 게르마늄 패턴이 구비된다. 상기 실리콘 게르마늄 패턴의 파세트 및 스페이서와의 사이의 패여진 부위가 유지되면서, 상기 실리콘 게르마늄 패턴 및 스페이서 표면 프로파일을 따라 블록킹 절연막이 구비된다. 또한, 상기 블록킹 절연막의 일부 상부면에는 상기 실리콘 게르마늄 패턴 및 스페이서 사이의 패여진 부위를 채우는 형상을 갖는 절연 윙 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 절연 윙 패턴은 상기 블록킹 절연막과 식각 선택비를 갖는 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 절연막은 10 내지 30Å의 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 스페이서 양 측의 실리콘 기판은 리세스된 부위를 포함하고, 실리콘 게르마늄 패턴은 상기 리세스된 부위에 구비될 수 있다.
본 발명의 일 실시예에서, 상기 절연 윙 패턴은 상기 스페이서 및 상기 스페이서와 접촉되는 실리콘 게르마늄 패턴의 파세트 상부면에 위치하는 블록킹 절연막 상에만 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, N형 MOSFET 영역 및 P형 MOSFET 영역이 구분된 실리콘 기판이 마련된다. 상기 N형 MOSFET 영역의 실리콘 기판 상에 구비되고, 양 측벽에 제1군 스페이서가 형성된 제1 게이트 구조물이 구비된다. 상기 P형 MOSFET 영역의 실리콘 기판 상에 구비되고, 양 측벽에 제2군 스페이서가 형성된 제2 게이트 구조물이 구비된다. 상기 제1 군 스페이서 양 측의 N형 MOSFET 영역에 구비되고, 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 제1 군 스페이서와의 사이에 패여진 부위를 생성시키는 실리콘 패턴이 구비된다. 상기 제2 군 스페이서 양 측의 P형 MOSFET 영역에 구비되고, 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 제2 군 스페이서와의 사이에 패여진 부위를 생성시키는 실리콘 게르마늄 패턴이 구비된다. 상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 사이의 패여진 부위를 유지하면서, 상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 표면 프로파일을 따라 블록킹 절연막이 구비된다. 상기 실리콘 패턴 및 제1 군 스페이서 사이의 패여진 부위를 채우는 형상을 갖는 제1 절연 윙 패턴이 구비된다. 상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 사이의 패여진 부위를 채우는 형상을 갖는 제2 절연 윙 패턴을 구비된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 절연 윙 패턴은 상기 블록킹 절연막과 식각 선택비를 갖는 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 실리콘 패턴 내에는 N형 불순물 영역이 구비되고, 상기 실리콘 게르마늄 패턴 내에는 P형 불순물 영역이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 실리콘 패턴 및 실리콘 게르마늄 패턴의 상부면과 접촉하는 금속 실리사이드 패턴이 구비될 수 있다.
상기 금속 실리사이드 패턴의 저면은 상기 게이트 구조물의 저면보다 높게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 구조물에 포함되는 게이트 전극은 금속을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 절연 윙 패턴은 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연 윙 패턴은 상기 제1 군 스페이서 및 상기 제1 군 스페이서와 인접하는 실리콘 패턴의 파세트와 직접 접촉되고, 상기 제2 절연 윙 패턴은 상기 제2 군 스페이서 및 상기 제2 군 스페이서와 인접하는 실리콘 게르마늄 패턴의 파세트 상에 위치하는 블록킹 절연막 상부면과 직접 접촉될 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 절연막은 실리콘 질화물을 포함하고, 상기 제1 및 제2 절연 윙 패턴은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 절연막은 10 내지 30Å의 두께를 가질 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 스트레서로 제공되는 실리콘 게르마늄 패턴의 손상이 감소된다. 또한, 상기 실리콘 게르마늄 패턴과 게이트 구조물 사이의 패여진 부위에는 절연 윙 패턴이 구비됨으로써, 후속 공정에서 채널 영역에 가해지는 악 영향이 감소된다. 따라서, 본 발명에 따른 반도체 소자는 고집적화되면서도 우수한 전기적 특성을 갖는다.
도 1은 본 발명의 일 실시예에 의한 P형 MOSFET를 나타내는 단면도이다.
도 2a 내지 도 2e는 도 1에 도시된 P형 MOSFET의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 P형 MOSFET를 나타내는 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 P형 MOSFET의 제조 방법을 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 의한 CMOS FET를 나타내는 단면도이다.
도 6a 내지 도 6j는 도 5에 도시된 CMOS FET의 제조 방법을 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 의한 P형 MOSFET를 나타내는 단면도이다.
도 1을 참조하면, P형 MOSFET은 실리콘 기판(100)에 형성되며, 게이트 구조물(108), 스페이서(114), 불순물 영역을 포함하는 실리콘 게르마늄 패턴(120), 블록킹 절연막(124) 및 절연 윙 패턴(128)을 포함한다.
상기 실리콘 기판(100)은 단결정 실리콘 기판 또는 SOI 기판일 수 있다. 상기 실리콘 기판(100)에는 액티브 영역 및 필드 영역이 구분되어 있을 수 있다. 상기 실리콘 기판(100)의 필드 영역에는 STI공정에 의해 형성된 소자 분리막 패턴(102)이 구비될 수 있다. 상기 실리콘 기판(100)의 액티브 영역에는 채널 영역이 구비된다.
상기 실리콘 기판(100)에서 채널 영역의 외측방으로 리세스부(118)가 구비된다. 상기 리세스부(118) 내에는 스트레서(stressor)가 구비된다. 상기 리세스부(118)의 형상은 한정되지 않는다. 그러나, 상기 리세스부(118)의 측벽 형상에 따라 채널 영역에 가해지는 스트레스가 조절될 수 있다.
상기 리세스부(118)는 측벽에 뾰족한 부위를 가지면서, 그 하부로 갈수록 좁은 폭을 갖는 시그마 리세스(sigma recess)일 수 있다. 또는, 도시하지는 않았지만, 상기 리세스부(118)는 일정한 측벽 경사를 갖는 박스형 리세스(Box type recess)일 수 있다.
상기 게이트 구조물(108)은 상기 실리콘 기판(100)의 채널 영역과 대향하게 배치된다. 상기 게이트 구조물(108)은 게이트 절연막(104) 및 게이트 전극(106)이 적층된 구조를 갖는다. 상기 게이트 절연막(104)은 실리콘 산화막 또는 고유전율을 갖는 금속 산화막을 포함할 수 있다. 상기 게이트 전극(106)은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
상기 게이트 스페이서(114)는 게이트 구조물(108)의 측벽에 구비된다. 상기 게이트 스페이서(114)는 하나의 절연 물질로 구성될 수 있다. 다른 예로, 도시된 것과 같이, 상기 게이트 스페이서(114)는 2 이상의 절연 물질이 적층되는 형상을 가질 수 있다. 예를들어, 상기 게이트 스페이서(114)는 실리콘 산화물 및 실리콘 질화물이 수평방향으로 적층될 수 있다. 상기 게이트 스페이서(114)가 구비됨으로써, 상기 게이트 구조물(108)과 상기 실리콘 게르마늄 패턴(120a)이 서로 이격된다.
상기 실리콘 게르마늄 패턴(120a)은 상기 실리콘 기판(100)의 리세스부 내부를 채우면서 상기 게이트 구조물(108)의 하부면보다 돌출된다. 상기 실리콘 게르마늄 패턴(120a)은 상기 게이트 스페이서(114) 양측의 실리콘 기판 부위에 구비된다.
상기 실리콘 게르마늄 패턴(120a)은 에피택셜 성장에 의해 형성되며, 상기 채널 영역에 압축 스트레스(compressive stress)를 가하기 위한 스트레서로 제공된다. 즉, 상기 실리콘 게르마늄(SiGe)은 실리콘(Si)에 비해 격자 상수가 크기 때문에, 인접한 실리콘 기판(100)에 대해 수평 방향으로 압축 스트레스를 발생시키게 된다. 이로인해, 채널 영역의 실리콘 결정의 대칭성이 국소적으로 변조되어 홀의 이동도를 증가된다.
상기 실리콘 게르마늄 패턴(120a) 내에는 P형 불순물이 도핑되어 있어서, P형 불순물 영역으로 제공된다. 즉, 상기 실리콘 게르마늄 패턴(120a)은 PMOS 트랜지스터의 소오스/드레인으로 제공된다.
상기 실리콘 게르마늄 패턴(120a)은 상기 게이트 구조물(108)의 하부면보다 돌출되는 형상을 가짐으로써 불순물 영역의 상부면이 기판(100)의 주 표면(main surface)보다 높게 위치하게 된다. 상기 기판(100)의 주 표면은 채널 영역이 형성되는 기판(10)의 평탄면일 수 있다. 이와같이, 상승된 불순물 영역을 갖도록 함으로써, 채널 길이를 증가시키는 효과를 나타낼 수 있다.
상기 실리콘 게르마늄 패턴(120a)의 상부면이 상기 게이트 구조물(108) 전체 높이의 1/3 만큼의 높이보다 낮게 위치하면, 상승된 소오스/드레인 영역의 효과가 크지 않을 수 있다. 그러므로, 상기 실리콘 게르마늄 패턴(120a)의 상부면이 상기 게이트 구조물(108) 전체 높이의 1/3 만큼의 높이보다 높게 위치할 수 있다.
상기 실리콘 게르마늄 패턴(120a)에서 상기 게이트 구조물(108) 하부면보다 돌출되는 부위는 상기 실리콘 기판(100)의 평탄한 상부면에 대해 각도를 갖는 파세트(facet, P) 부위를 포함한다. 상기 실리콘 게르마늄 패턴(120a)의 파세트(P) 부위와 상기 게이트 스페이서(114) 사이에는 골(122)이 패여지게 되며, 상기 실리콘 게르마늄 패턴(120a)의 파세트(P) 부위와 상기 게이트 스페이서(114)의 접점은 상기 실리콘 기판(100) 표면과 거의 일치할 수 있다.
상기 실리콘 게르마늄 패턴(120a)의 일 측과 상기 게이트 구조물의 양 단부에는 소오스/드레인 확장 영역(116)이 구비될 수 있다. 상기 소오스/드레인 확장 영역(116)은 상기 P형 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 영역이다.
상기 실리콘 게르마늄 패턴(120a)에 포함되는 게르마늄 농도는 상기 실리콘 게르마늄 패턴(120a)의 위치에 따라 달라질 수 있다. 상기 실리콘 게르마늄 패턴(120a)내에서 게르마늄(Ge)의 농도가 증가될수록 결정 결함이 증가하고, 내열성이 감소되고, 공정시 열화가 현저하다. 그러므로, 후속 공정들에 의해 상대적으로 큰 영향을 받는 실리콘 게르마늄 패턴(120a)의 상부는 다른 부위에 비해 게르마늄의 농도가 상대적으로 낮을 수 있다.
즉, 상기 리세스부(118) 내부의 실리콘 게르마늄 패턴(120a)의 게르마늄 농도는 상기 실리콘 기판(100)의 주 표면(main surface)보다 높게 돌출되는 실리콘 게르마늄 패턴(120a)의 게르마늄 농도보다 높을 수 있다. 상기 실리콘 게르마늄 패턴(120a)은 1개의 층으로 도시되어 있으나, 서로 다른 게르마늄 농도를 갖는 복수의 실리콘 게르마늄층으로 구성될 수 있다.
상기 블록킹 절연막(124)은 상기 실리콘 게르마늄 패턴(120a)의 적어도 일부분 및 게이트 스페이서(114)의 표면 프로파일을 따라 구비된다.
상기 블록킹 절연막(124)은 상기 실리콘 게르마늄 패턴(120a) 및 게이트 스페이서(114) 사이가 패여진 상태(122)로 유지되도록 얇은 두께를 갖는다. 즉, 상기 블록킹 절연막(124)은 상기 패여진 부위(122)를 완전하게 채우지 않는다.
상기 블록킹 절연막(124)이 30Å이상의 두께를 가지면, 실리콘 게르마늄 패턴에 불순물을 도핑하는 공정 등에 영향을 줄 수 있다. 또한, 상기 블록킹 절연막(124)이 10Å이하의 두께를 가지면 식각 저지막으로 기능을 하기 어렵다. 그러므로, 상기 블록킹 절연막(124)은 10 내지 30Å의 두께를 가질 수 있다. 상기 블록킹 절연막(124)은 실리콘 질화물을 포함할 수 있다.
상기 절연 윙 패턴(128)은 일부 블록킹 절연막(124) 상부면에 구비된다. 상기 절연 윙 패턴(128)은 상기 실리콘 게르마늄 패턴(120a) 및 게이트 스페이서(114) 사이의 패여진 부위(122)를 채우는 형상을 갖는다. 즉, 상기 절연 윙 패턴(128)에 의해 상기 실리콘 게르마늄 패턴(120a) 및 게이트 스페이서(114) 사이의 패여진 부위(122)가 제거된다.
상기 절연 윙 패턴(128)은 상기 블록킹 절연막(124)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 블록킹 절연막(124)이 실리콘 질화물을 포함하는 경우, 상기 절연 윙 패턴(128)은 실리콘 산화물을 포함할 수 있다.
상기 절연 윙 패턴(128)은 상기 게이트 스페이서(114) 및 상기 게이트 스페이서(114)와 인접하는 실리콘 게르마늄 패턴(120a)의 파세트(P)에 위치하는 블록킹 절연막(124) 상부면과 직접 접촉하는 형상을 갖는다. 또한, 상기 절연 윙 패턴(128)은 상기 실리콘 게르마늄 패턴(120a) 및 게이트 스페이서(114) 사이의 패여진 부위 이외의 다른 부위에는 구비되지 않는다. 그러므로, 상기 절연 윙 패턴(128)은 하부 구조물 전체를 덮는 층간 절연막과는 구별될 수 있다.
상기 절연 윙 패턴(128)의 양 측방으로는 블록킹 절연막(124)이 구비되며, 상기 블록킹 절연막(124)은 상기 실리콘 게르마늄 패턴(120a)을 덮고 있다. 이와같이, 상기 절연 윙 패턴(128)이 형성된 상태에서, 상기 실리콘 게르마늄 패턴(120a)이 노출되지 않는다. 그러므로, 상기 실리콘 게르마늄 패턴(120a)이 손상되거나 제거되어 상기 실리콘 게르마늄 패턴(120a)의 높이가 감소되는 등의 문제가 발생되지 않는다.
이와같이, 본 실시예에 따른 P형 MOS FET은 절연 윙 패턴이 구비되면서도 충분한 높이의 실리콘 게르마늄 패턴이 구비된다. 따라서, 상기 P형 MOS FET은 채널 영역에 충분한 스트레스가 가해져 높은 이동도를 갖고, 충분히 높게 상승된 불순물 영역을 포함함으로써 고성능을 가질 수 있다.
도 2a 내지 도 2e는 도 1에 도시된 P형 MOSFET의 제조 방법을 나타내는 단면도이다.
도 2a를 참조하면, 실리콘 기판(100) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리 패턴(102)들을 형성한다. 상기 소자 분리 공정은 셸로우 트렌치 소자 분리 공정을 포함할 수 있다.
상기 실리콘 기판(100) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성하고 이를 패터닝하여 게이트 절연막(104) 및 게이트 전극(106)이 적층된 게이트 구조물(108)을 형성한다. 도시하지는 않았지만, 상기 게이트 전극(106) 상부면에 하드 마스크 패턴을 형성할 수도 있다.
상기 게이트 구조물(108)의 표면 및 실리콘 기판 표면을 따라 제1 스페이서막(110)을 형성한다. 상기 제1 스페이서막(110)은 소오스/드레인 확산 영역을 형성하기 위한 스페이서로 제공된다. 상기 제1 스페이서막(110)이 형성되어 있는 실리콘 기판(100) 표면 아래에 P형 불순물을 도핑하여 소오스/드레인 확장 영역(116)을 형성한다.
계속하여, 상기 제1 스페이서막(110) 상에 제2 스페이서막(112)을 형성하고, 상기 제1 및 제2 스페이서막(110, 112)을 이방성 식각한다. 이로써, 상기 게이트 구조물(108) 측벽에 게이트 스페이서(114)를 형성한다.
상기 게이트 스페이서(114)는 제1 및 제2 스페이서막(110, 112)을 포함하는 것을 설명하였으나 이에 한정되지는 않는다. 즉, 상기 게이트 스페이서는 1개의 절연 물질막으로 형성될 수도 있다. 또는, 2개 이상의 절연 물질막이 수평 적층되는 형상을 갖도록 형성될 수도 있다.
상기 게이트 스페이서(114) 양 측의 기판 표면을 식각하여 스트레서를 형성하기 위한 공간을 한정하는 리세스부(118)를 형성한다. 상기 리세스부(118)는 측벽 형상이 한정되지 않는다. 예를들어, 상기 리세스부(118)는 측벽에 뾰족한 부위를 가지면서, 그 하부로 갈수록 좁은 폭을 갖는 시그마 리세스로 형성할 수 있다. 또는, 상기 리세스부(118)는 일정한 측벽 경사를 갖는 박스형 리세스로 형성할 수 있다. 상기 리세스부(118)의 형상에 따라, 실리콘 게르마늄 패턴의 형상이 변하게 된다. 따라서, 상기 리세스부(118)의 형상에 따라 채널 영역에 가해지는 스트레스를 조절할 수 있다.
도 2b를 참조하면, 상기 리세스부(118) 내부를 채우면서, 상기 게이트 구조물(108)의 저면보다 높게 과도 성장되도록 실리콘 게르마늄을 선택적 에피택셜 성장시켜 예비 실리콘 게르마늄 패턴(120)을 형성한다. 상기 예비 실리콘 게르마늄 패턴(120)의 상부면은 상기 게이트 구조물(108) 전체 높이의 1/3 만큼의 높이보다 높게 위치하도록 형성할 수 있다.
상기 예비 실리콘 게르마늄 패턴(120)을 형성하는 선택적 에피택셜 성장 공정에서 인시튜로 P형 불순물을 주입할 수 있다. 이 경우, 상기 예비 실리콘 게르마늄 패턴에는 소오스/드레인으로 제공되는 불순물 영역이 생성될 수 있다. 상기 불순물 영역의 불순물 농도는 상기 소오스/드레인 확장 영역의 불순물 농도보다 높을 수 있다.
본 실시예에서는, 상기 선택적 에피택셜 성장 공정 시에 인시튜로 P형 불순물을 주입하는 것으로 설명하였다. 그러나, 이와는 다른 실시예로, 상기 선택적 에피택셜 성장 공정 시에는 상기 P형 불순물을 주입하지 않고, 후속 공정에서 P형 불순물을 주입할 수도 있다.
상기 예비 실리콘 게르마늄 패턴(120)에서, 상기 게이트 구조물(108)의 저면보다 높게 돌출되는 부위에는 일정 경사를 갖는 파세트(P)가 생성되도록 한다. 따라서, 상기 게이트 스페이서(114)와 상기 파세트(P) 사이에는 하부가 뾰족하게 패여진 형상의 골(122)이 생기게 된다. 상기 골(122)의 저면은 상기 실리콘 기판(100)의 주 표면과 거의 맞닿게 된다.
상기 선택적 에피택셜 성장 공정을 수행할 때, 예비 실리콘 게르마늄 패턴(120)의 위치에 따라 게르마늄 농도가 다르게 되도록 공정을 조절할 수 있다. 예를들어, 상기 실리콘 기판(100)의 주 표면보다 높게 위치하는 부위의 실리콘 게르마늄 패턴(120)은 상기 리세스부(118) 내부에 위치하는 실리콘 게르마늄 패턴(120)보다 게르마늄의 농도가 상대적으로 낮을 수 있다.
상기 에피택셜 성장 공정에서는, 실리콘소스 가스, B2H6, GeH4, H2, 및 HCl를 반응 가스로 사용할 수 있다. 상기 실리콘소스 가스는 SiH4 일 수 있다.
도 2c를 참조하면, 상기 예비 실리콘 게르마늄 패턴(120), 게이트 스페이서(114) 및 게이트 구조물(108)의 표면을 따라 블록킹 절연막(124)을 형성한다.
상기 블록킹 절연막(124)은 상기 예비 실리콘 게르마늄 패턴(120) 및 게이트 스페이서(114) 사이가 패여진 상태로 유지되도록 하는 두께를 갖는다. 즉, 상기 블록킹 절연막(124)은 상기 패여진 부위를 완전히 채우지 않도록 형성한다.
상기 블록킹 절연막(124)이 30Å이상의 두께를 가지면, 불순물 도핑 공정 등에 영향을 줄 수 있다. 또한, 상기 블록킹 절연막(124)이 10Å이하의 두께를 가지면 식각 저지막으로 기능을 하기 어렵다. 그러므로, 상기 블록킹 절연막(124)은 10 내지 30Å의 두께를 가질 수 있다. 상기 블록킹 절연막(124)은 실리콘 질화물로 형성할 수 있다.
계속하여, 상기 블록킹 절연막(124) 상에 절연 윙막(126)을 형성한다. 상기 절연 윙막(126)은 상기 블록킹 절연막(124)과 식각 선택비를 갖는 물질로 형성한다. 즉, 상기 절연 윙막(126)을 식각하는 공정에서 상기 블록킹 절연막(124)이 거의 식각되지 않아야 한다. 상기 블록킹 절연막(124)이 실리콘 질화물로 형성되는 경우, 상기 절연 윙막(126)은 실리콘 산화물로 형성될 수 있다.
상기 절연 윙막(126)은 상기 예비 실리콘 게르마늄 패턴(120) 및 게이트 스페이서(114) 사이의 패여진 부위(122)를 완전하게 채우는 두께를 갖는다. 그러므로, 상기 블록킹 절연막(124)보다는 두껍게 형성된다.
도 2d를 참조하면, 상기 절연 윙막(126)을 식각하여 상기 예비 실리콘 게르마늄 패턴(120) 및 게이트 스페이서(114) 사이의 패여진 부위(122)를 채우는 절연 윙 패턴(128)을 형성한다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
상기 식각 공정을 수행할 때, 상기 블록킹 절연막(124)을 식각 저지막으로 사용한다. 즉, 상기 블록킹 절연막(124)이 노출되도록 식각 공정을 수행하며, 상기 블록킹 절연막(124)은 식각되지 않도록 한다. 따라서, 상기 절연 윙 패턴(128)은 상기 블록킹 절연막(124)과 직접 접촉되며, 상기 예비 실리콘 게르마늄 패턴(120) 및 게이트 스페이서(114) 사이의 패여진 부위 (122)이외의 다른 부위에는 구비되지 않는다.
또한, 상기 절연 윙 패턴(128)의 양 측방으로는 블록킹 절연막(124)이 구비되며, 상기 블록킹 절연막(124)은 상기 예비 실리콘 게르마늄 패턴(120) 상부면을 덮는다. 이와같이, 상기 절연 윙 패턴(128)을 형성하는 식각 공정에서, 상기 예비 실리콘 게르마늄 패턴(120)은 노출되지 않는다. 때문에, 상기 식각 공정 시에 상기 예비 실리콘 게르마늄 패턴(120)이 손상되거나 제거되어 상기 예비 실리콘 게르마늄 패턴(120)의 높이가 감소되는 등의 문제가 발생되지 않는다.
일반적으로, 상기 절연 윙 패턴(128)이 구비되지 않고 상기 패여진 부위(122)의 저면부가 상기 실리콘 기판(100)의 주 표면과 거의 맞닿게 유지되면, 상기 패여진 부위(122)의 저면부는 채널 영역과 매우 가깝게 위치하게 된다. 그러므로, 후속 공정들을 수행할 때, 상기 패여진 부위(122)의 저면부를 통해 계속적으로 채널 영역에 원하지 않는 영향을 주게 될 수 있다.
그러나, 본 실시예에서와 같이, 상기 절연 윙 패턴(128)을 이용하여 상기 패여진 부위(122)를 채워주면, 상기 채널 영역과 매우 가깝게 위치하는 취약한 부위가 제거된다. 그러므로, 후속에 진행되는 공정들이 채널 영역에 영향을 거의 주지 않는다.
도 2e를 참조하면, 상기 예비 실리콘 게르마늄 패턴(120)에 P형 불순물을 추가적으로 도핑함으로써 실리콘 게르마늄 패턴(120a)을 형성한다. 상기 절연 윙 패턴(128)이 구비됨으로써, 상기 추가적인 불순물 도핑 공정에서 채널 영역에 원하지 않는 불순물들이 도핑되는 것을 억제할 수 있다.
상기 추가적인 도핑 공정은 상기 실리콘 게르마늄 패턴(120a) 내의 불순물 영역에서 불순물들의 도핑 프로파일을 조절하는 역할을 할 수 있다. 특히, 소자 분리 패턴(102)과 인접하는 부위의 상기 실리콘 게르마늄 패턴(120a) 내의 불순물 도핑 프로파일을 조절한다.
이와는 다르게, 상기 예비 실리콘 게르마늄 패턴을 형성하는 공정에서 P형 불순물이 인시튜 도핑이 수행되지 않은 경우에는, 현 단계의 불순물 도핑을 통해 불순물 영역이 형성될 수 있다.
현 단계에서, 상기 불순물 도핑 공정은 상기 실리콘 게르마늄 패턴(120a) 상부면에 블록킹 절연막(124)이 남아있는 상태에서 수행된다. 그러나, 상기 블록킹 절연막(124)이 10 내지 30Å의 얇은 두께를 갖기 때문에, 상기 불순물 도핑 공정을 수행하는데 거의 영향을 미치지 않는다.
상기 공정들을 수행함으로써, 도 1에 도시된 P형 MOS FET을 형성할 수 있다. 설명한 것과 같이, 상기 절연 윙 패턴을 구비함으로써 후속 공정들에 의한 채널 영역에 미치는 악영향을 감소시킬 수 있다. 또한, 상기 실리콘 게르마늄 패턴 상부면에 블록킹 절연막이 남아있도록 함으로써, 상기 절연 윙 패턴을 형성하는 공정에서 상기 실리콘 게르마늄 패턴이 손상되거나 소모되는 것을 방지할 수 있다.
실시예 2
도 3은 본 발명의 일 실시예에 의한 P형 MOSFET를 나타내는 단면도이다.
도 3을 참조하면, 상기 P형 MOSFET은 실리콘 기판에 형성되며, 게이트 구조물(137), 게이트 스페이서(114), 불순물 영역을 포함하는 실리콘 게르마늄 패턴(120b), 블록킹 절연막(124), 금속 실리사이드 패턴(144) 및 절연 윙 패턴(128)을 포함한다.
상기 실리콘 기판(100)은 필드 영역에 소자 분리 패턴(102)이 구비된다. 또한, 스트레서가 형성되는 부위에 리세스부(118)가 형성된다. 상기 실리콘 기판(100)은 도 1을 참조로 설명한 것과 동일한 구성을 가질 수 있다.
상기 게이트 구조물(137)은 게이트 절연막(134) 및 게이트 전극(136)이 적층된 구조를 갖는다. 상기 게이트 절연막(134)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화막을 포함할 수 있다. 예를들어, 상기 금속 산화물은 하프늄 산화물 또는 지르코늄 산화물일 수 있다. 상기 게이트 전극(136)은 금속 물질을 포함할 수 있다. 예를들어, 이리듐(Ir), 니오브(Nb), 백금(Pt), 레늄(Re), 로듐(Rh), 루테늄(Ru), 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 및 바나듐(V)을 포함할 수 있으나, 여기에 한정되지는 않는다.
상기 게이트 절연막(134)은 실린더 또는 U자 형상을 가질 수 있다. 즉, 상기 게이트 절연막(134)은 상기 실리콘 기판(100) 표면과 접촉되는 부위와 상기 실리콘 기판(100) 표면으로부터 수직 방향으로 돌출되는 부위를 포함할 수 있다.
상기 게이트 전극(136)은 상기 게이트 절연막(134)에 의해 생기는 내부 공간을 채우는 형상을 갖는다. 상기 게이트 전극(136)은 하나의 금속 물질을 포함할 수도 있고, 2 이상의 금속 물질이 적층된 구조를 가질 수도 있다. 상기 게이트 절연막(134)과 직접 접촉하는 부위에는 PMOS FET의 게이트 전극으로 적합한 일함수, 예를들어 4.5eV 내지 4.9eV의 일함수를 갖는 금속 물질이 사용될 수 있다.
상기 게이트 구조물(137)의 측벽에는 게이트 스페이서(114)가 구비된다. 상기 게이트 스페이서(114)가 구비됨으로써, 상기 게이트 구조물(137)과 상기 실리콘 게르마늄 패턴(120b)이 서로 이격된다.
상기 실리콘 게르마늄 패턴(120b)은 상기 실리콘 기판(100)의 리세스부(118) 내부를 채우면서 상기 게이트 구조물(137) 하부면보다 돌출된다. 상기 실리콘 게르마늄 패턴(120b)은 상기 게이트 스페이서(114) 양측의 실리콘 기판(100) 부위에 위치한다.
상기 실리콘 게르마늄 패턴(120b)에서 상기 게이트 구조물(137) 하부면보다 돌출되는 부위는 상기 실리콘 기판(100)의 평탄한 상부면에 대해 각도를 갖는 파세트를 포함한다. 상기 실리콘 게르마늄 패턴(120b)의 파세트와 상기 게이트 스페이서(114) 사이에는 골(122)이 패여지게 된다.
상기 실리콘 게르마늄 패턴(120b) 내에는 P형 불순물이 도핑되어 있어서, P형 불순물 영역이 구비된다. 즉, 상기 실리콘 게르마늄 패턴(120b)에 포함되는 P형 불순물 영역은 소오스/드레인으로 제공된다.
상기 실리콘 게르마늄 패턴(120b)의 일 측과 상기 게이트 구조물의 양 단부에는 소오스/드레인 확장 영역(116)이 구비될 수 있다.
상기 실리콘 게르마늄 패턴(120b)에 포함되는 게르마늄 농도는 상기 실리콘 게르마늄 패턴(120b)의 위치에 따라 달라질 수 있다. 본 실시예의 경우, 상기 실리콘 게르마늄 패턴(120b) 상에 금속 실리사이드 패턴이 구비된다. 그런데, 상기 실리콘 게르마늄 패턴(120b) 내에 게르마늄의 농도가 높은 경우에는 결정 결함이 많아지게 되어 금속 실리사이드 패턴이 형성되기가 어렵다. 그러므로, 상기 실리콘 게르마늄 패턴(120b)의 상부에는 게르마늄의 농도가 상대적으로 낮을 수 있다.
즉, 상기 리세스부(118) 내부에 위치하는 실리콘 게르마늄 패턴(120b)의 게르마늄 농도는 상기 실리콘 기판의 주 표면보다 높게 돌출되는 실리콘 게르마늄 패턴(120b)의 게르마늄 농도보다 높을 수 있다. 예를들어, 상기 실리콘 기판(100)의 주 표면보다 높게 돌출되는 실리콘 게르마늄 패턴(120b)의 게르마늄 농도는 1 내지 20%일 수 있다.
상기 블록킹 절연막(124)은 상기 실리콘 게르마늄 패턴(120b)의 적어도 일부분 및 게이트 스페이서(114)의 표면을 따라 구비된다. 본 실시예에서, 상기 블록킹 절연막(124)은 불연속적으로 구비된다. 즉, 상기 블록킹 절연막(124)은 상기 게이트 스페이서(114)의 표면 및 상기 게이트 스페이서(114)와 인접하는 실리콘 게르마늄 패턴(120b)의 파세트 상에 구비된다.
상기 블록킹 절연막(124)은 상기 실리콘 게르마늄 패턴(120b) 및 게이트 스페이서(114) 사이의 패여진 상태가 유지되도록 하는 두께를 갖는다. 즉, 상기 블록킹 절연막(124)은 상기 패여진 부위를 채우지 않는다. 또한, 상기 블록킹 절연막(124)은 10 내지 30Å의 두께를 가질 수 있다. 상기 블록킹 절연막(124)은 실리콘 질화물을 포함할 수 있다.
상기 절연 윙 패턴(128)은 일부 블록킹 절연막(124) 상부면에 구비된다. 상기 절연 윙 패턴(128)은 상기 실리콘 게르마늄 패턴(120b) 및 게이트 스페이서(114) 사이의 패여진 부위를 채우는 형상을 갖는다. 상기 절연 윙 패턴(128)은 상기 블록킹 절연막(124)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 블록킹 절연막(124)이 실리콘 질화물을 포함하는 경우, 상기 절연 윙 패턴(128)은 실리콘 산화물을 포함할 수 있다. 상기 절연 윙 패턴(128)은 도 1을 참조로 설명한 것과 동일하다.
상기 실리콘 게르마늄 패턴(120b)의 상부면에는 금속 실리사이드 패턴(144)이 구비된다. 상기 금속 실리사이드 패턴(144)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다.
상기 금속 실리사이드 패턴(144)의 저면은 상기 게이트 구조물(137)의 저면보다 높게 위치할 수 있다. 상기 금속 실리사이드 패턴(144)의 저면이 상기 게이트 구조물(137)의 저면보다 낮게 위치하면, 불순물 영역이 실리콘 기판(100)의 주 표면보다 높게 위치하는 효과를 기대할 수 없기 때문에 바람직하지 않다.
상기 게이트 구조물(137)을 덮는 제1 및 제2 층간 절연막(130, 138)이 구비될 수 있다. 또한, 상기 금속 실리사이드 패턴(144)과 접촉하는 콘택 플러그(146)가 구비될 수 있다.
본 실시예의 PMOS FET은 금속 실리사이드 패턴이 기판의 주 표면보다 충분히 높게 위치함으로써, 우수한 특성을 가질 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 P형 MOSFET의 제조 방법을 나타내는 단면도이다.
도 4a를 참조하면, 실리콘 기판(100) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리 패턴(102)을 형성한다. 상기 실리콘 기판(100) 상에 희생 게이트 절연막 및 희생 게이트 전극막을 순차적으로 형성하고 이를 패터닝하여 희생 게이트 절연막 패턴 및 희생 게이트 전극이 적층된 희생 게이트 구조물(108a)을 형성한다. 상기 희생 게이트 구조물(108a)은 식각 공정에 의해 용이하게 식각될 수 있는 물질로 형성할 수 있다. 상기 희생 게이트 구조물(108a)을 형성하는 공정은 도 2a의 게이트 구조물 형성 방법과 동일하다.
계속하여, 도 2a 내지 도 2e를 참조로 설명한 것과 동일한 공정을 수행한다. 즉, 실시예 1의 게이트 구조물이 희생 게이트 구조물(108a)이 되지만, 실제로는 실시예 1에서 설명한 것과 동일한 공정으로 진행된다. 따라서, 상기 희생 게이트 구조물(108a)이 형성된 기판에는 게이트 스페이서(114), 불순물 영역을 포함하는 예비 실리콘 게르마늄 패턴(121), 블록킹 절연막(124) 및 절연 윙 패턴(128)이 형성된다.
도 4b를 참조하면, 상기 희생 게이트 구조물(108a)을 덮는 제1 층간 절연막(130)을 형성한다. 이 후, 평탄화 공정을 통해 상기 제1 층간 절연막(130)을 제거하여, 상기 희생 게이트 전극의 상부면을 노출시킨다.
상기 희생 게이트 전극 및 희생 게이트 절연막을 각각 제거하여, 개구부(132)를 형성한다.
도 4c를 참조하면, 상기 개구부(132)의 측벽 및 저면과 제1 층간 절연막(130) 상부면을 따라 게이트 절연막(134)을 형성한다. 상기 게이트 절연막(134)은 고유전율을 갖는 금속 산화물을 증착하여 형성할 수 있다. 상기 게이트 절연막(134) 상에 상기 개구부 내부를 채우도록 금속막을 형성한다. 상기 금속막은 하나의 금속 물질을 포함할 수도 있고, 2 이상의 금속 물질이 적층된 구조를 가질 수도 있다. 상기 게이트 절연막과 직접 접촉하는 부위에는 4.5eV 내지 4.9eV의 일함수를 갖는 금속 물질이 사용될 수 있다.
이 후, 상기 제1 층간 절연막(130) 상에 형성되어 있는 금속막 및 게이트 절연막을 제거한다. 상기 공정에 의해 상기 개구부(132) 내부에는 게이트 절연막(134) 및 게이트 전극(136)이 각각 형성된다.
상기 공정을 수행함으로써, 금속 산화물 및 금속이 적층된 구조의 게이트 구조물(137)을 완성할 수 있다.
도 4d를 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(138)을 형성한다.
이 후, 상기 제2 층간 절연막(138)의 일부분을 식각하여 상기 예비 실리콘 게르마늄 패턴(121) 상부면에 위치하는 블록킹 절연막을 노출하는 예비 콘택홀(140)을 형성한다. 상기 예비 콘택홀(140)을 형성하기 위한 식각 공정에서 상기 블록킹 절연막(124)을 식각 저지막으로 사용한다. 이와같이, 상기 예비 콘택홀(140)을 형성하는 공정에서는 상기 예비 실리콘 게르마늄 패턴(121)이 노출되지 않는다.
도 4e를 참조하면, 상기 예비 콘택홀(140) 저면에 노출된 블록킹 절연막(124)을 식각하여 상기 예비 실리콘 게르마늄 패턴(121) 상부면이 노출되는 콘택홀(142)을 형성한다.
이와같이, 상기 블록킹 절연막(124)을 식각 저지막으로 사용하여 콘택홀(142)을 형성하면, 콘택홀(142) 저면에 노출되는 상기 예비 실리콘 게르마늄 패턴(121)의 손상 및 소모를 감소시킬 수 있다.
상기 콘택홀(142) 저면에 노출된 예비 실리콘 게르마늄 패턴(121) 상에 금속 실리사이드 패턴(144)을 형성한다. 상기 금속 실리사이드 패턴(144)을 형성하기 위하여, 금속막을 형성하는 공정 및 상기 금속막과 상기 예비 실리콘 게르마늄 패턴(121)을 반응시키는 공정을 수행할 수 있다. 상기 금속 실리사이드 패턴(144)의 저면은 상기 게이트 구조물(137)의 저면보다 높게 위치하여야 한다. 상기 금속 실리사이드 패턴(144)을 형성하는 공정에서, 상기 예비 실리콘 게르마늄 패턴(121)이 반응에 의해 소모되어 실리콘 게르마늄 패턴(120b)이 형성된다.
다음에, 도 3에 도시된 것과 같이, 상기 콘택홀(142) 내부에 도전 물질을 채워넣어 콘택 플러그(146)를 형성한다.
일반적으로, 상기 금속 실리사이드 패턴(144)은 상기 예비 실리콘 게르마늄 패턴(120)과의 반응에 의해 형성되기 때문에, 상기 예비 실리콘 게르마늄 패턴(120)이 충분한 높이를 갖지 못하면 상기 금속 실리사이드 패턴(144)의 저면은 게이트 구조물(137)의 저면보다 낮게 위치하게 될 수 있다. 또한, 상기 콘택홀(142)을 형성하는 공정 및 이 전의 식각 공정들에서 예비 실리콘 게르마늄 패턴(121) 상부면이 과도하게 식각되면, 상기 금속 실리사이드 패턴(144)의 저면은 게이트 구조물(137)의 저면보다 낮게 위치하게 될 수 있다.
그러나, 본 실시예의 경우, 상기 블록킹 절연막(124)을 식각 저지막으로 사용하여 식각 공정이 수행되므로, 상기 콘택홀(142)을 형성하는 공정 및 절연 윙 패턴(128)을 형성하는 공정에서 상기 예비 실리콘 게르마늄 패턴(121)의 상부면이 거의 식각되지 않는다. 때문에, 상기 금속 실리사이드 패턴(144)의 저면이 상기 게이트 구조물(137)의 저면보다 충분히 높게 위치하도록 형성할 수 있다. 그러므로, 상기 방법에 의해 형성된 PMOS FET은 우수한 특성을 가질 수 있다.
실시예 3
도 5는 본 발명의 일 실시예에 의한 CMOS FET를 나타내는 단면도이다.
도 5를 참조하면, NMOS 형성 영역 및 PMOS 형성 영역이 각각 구비되는 실리콘 기판(200)이 마련된다. 상기 NMOS 형성 영역에는 NMOS FET이 구비되고, 상기 PMOS 형성 영역에는 PMOS FET이 구비된다.
상기 NMOS FET은 제1 게이트 구조물(249), 스페이서들, 실리콘 패턴(240a), 제1 금속 실리사이드 패턴(258) 및 제1 절연 윙 패턴(242)을 포함한다. 또한, 상기 PMOS FET은 제2 게이트 구조물(255), 스페이서들, 실리콘 게르마늄 패턴(224a), 블록킹 절연막 패턴, 제2 금속 실리사이드 패턴(260) 및 제2 절연 윙 패턴(244)을 포함한다.
상기 실리콘 기판(200)의 필드 영역에는 소자 분리 패턴(202)이 구비된다. 상기 NMOS 형성 영역의 실리콘 기판(200) 및 PMOS 형성 영역의 실리콘 기판(200) 각각에는 실리콘 기판(200)의 주 표면으로부터 융기된 형상의 반도체 패턴이 구비된다. 또한, 상기 PMOS 형성 영역의 반도체 패턴이 형성되는 부위의 기판에는 리세스부(222)가 생성되어 있다.
먼저, NMOS FET에 대해 설명한다.
상기 제1 게이트 구조물(249)은 제1 게이트 절연막(248) 및 제1 게이트 전극(250)이 적층된 구조를 갖는다. 상기 제1 게이트 절연막(248)은 고유전율을 갖는 금속 산화막을 포함할 수 있다. 상기 제1 게이트 전극(250)은 금속 물질을 포함할 수 있다.
상기 제1 게이트 절연막(248)은 실린더 또는 U자 형상을 가질 수 있다. 즉, 상기 제1 게이트 절연막(248)은 상기 실리콘 기판(200) 표면과 접촉되는 부위와 상기 실리콘 기판(200)으로부터 상부로 돌출되는 부위를 포함할 수 있다.
상기 제1 게이트 전극(250)은 상기 제1 게이트 절연막(248)에 의해 생기는 내부 공간을 채우는 형상을 갖는다. 상기 제1 게이트 전극(250)은 하나의 금속 물질을 포함할 수도 있고, 2 이상의 금속 물질이 적층된 구조를 가질 수도 있다. 상기 제1 게이트 절연막(248)과 직접 접촉하는 부위에는 NMOS FET에 적합한 일함수를 갖는 금속 물질, 예를들어 4.1eV 내지 4.4eV의 일함수를 갖는 금속 물질이 사용될 수 있다.
상기 제1 게이트 구조물(249)의 측벽에는 제1 내지 제3 게이트 스페이서들(208, 210, 231)이 구비된다. 상기 제1 게이트 구조물(249)에 구비되는 게이트 스페이서들을 제1 군 스페이서(208, 210, 231)라 하면서 설명한다. 상기 제1 군 스페이서(208, 210, 231)가 개재됨으로써, 상기 제1 게이트 구조물(249)과 실리콘 패턴(240a)이 서로 이격된다.
상기 실리콘 패턴(240a)은 상기 실리콘 기판(200)의 주 표면으로부터 돌출된다. 상기 실리콘 패턴(240a)에서 상기 제1 게이트 구조물(249) 하부와 대향하는 면에는 상기 실리콘 기판(200)의 주 표면에 대해 각도를 갖는 파세트를 포함한다. 상기 실리콘 패턴(240a)의 파세트와 상기 게이트 스페이서 사이에는 골이 패여지게 된다.
상기 실리콘 패턴(240a) 내에는 N형 불순물이 도핑되어 있어서, N형 불순물 영역이 된다. 즉, 상기 실리콘 패턴(240a)에 포함되는 N형 불순물 영역은 소오스/드레인으로 제공된다. 설명한 것과 같이, 상기 실리콘 패턴(240a)은 상기 기판(200)의 주 표면보다 높게 위치하게 됨으로써, 융기된(elevated) 소오스/드레인으로 제공된다. 그러므로, NMOS FET의 채널 길이가 증가되는 효과가 있다.
상기 실리콘 패턴(240a)의 일 측과 상기 제1 게이트 구조물(249)의 양 단부에는 N형 불순물의 제1 소오스/드레인 확장 영역(214)이 구비될 수 있다.
상기 제1 절연 윙 패턴(242)은 상기 실리콘 패턴(240a) 및 게이트 스페이서 사이의 패여진 부위를 채우는 형상을 갖는다.
상기 NMOS FET에는 블록킹 절연막 패턴이 구비되지 않는다. 그러므로, 상기 제1 절연 윙 패턴(242)은 상기 실리콘 패턴(240a)의 일부분 및 스페이서(231) 표면과 직접 접촉하는 형상을 갖는다. 또한, 상기 제1 절연 윙 패턴(242)은 상기 실리콘 패턴(240a) 및 스페이서 사이의 패여진 부위 이외의 다른 부위에는 구비되지 않는다.
상기 실리콘 패턴(240a)은 실리콘 게르마늄 패턴(224a)에 비해 결정 결함이 많지 않고, 결합이 매우 단단하다. 그러므로, 상기 실리콘 패턴(240a)은 실리콘 게르마늄 패턴(224a)이 비해 식각 공정에 의한 내성이 높으므로, 식각 공정 중에 실리콘 패턴(240a)이 손상되거나 소모되는 문제가 상대적으로 작다. 그러므로, 상기 NMOS FET에 블록킹 절연막이 구비되지 않더라도, 상기 실리콘 패턴(240a)의 손상 또는 소모에 따른 공정 불량이 거의 발생되지 않는다.
상기 실리콘 패턴(240a)의 상부면에는 제1 금속 실리사이드 패턴(258)이 구비된다. 상기 제1 금속 실리사이드 패턴(258)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다.
상기 제1 금속 실리사이드 패턴(258)의 저면은 상기 제1 게이트 구조물(249)의 저면보다 높게 위치할 수 있다. 상기 제1 금속 실리사이드 패턴(258)의 저면이 상기 제1 게이트 구조물(249)의 저면보다 낮게 위치하면, 불순물 영역이 실리콘 기판(100)의 주 표면보다 높게 위치하는 효과를 기대할 수 없기 때문에 바람직하지 않다.
상기 제1 게이트 구조물들(249)을 덮는 제1 및 제2 층간 절연막(246, 256)이 구비될 수 있다. 또한, 상기 제1 및 제2 층간 절연막(246, 256)을 관통하여 상기 제1 금속 실리사이드 패턴(258)과 접촉하는 제1 콘택 플러그(262a)가 구비될 수 있다.
다음에, PMOS FET에 대해 설명한다. 상기 PMOS FET은 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 게이트 구조물(255)은 제2 게이트 절연막(252) 및 제2 게이트 전극(254)이 적층된 구조를 갖는다. 상기 제2 게이트 절연막(252)은 고유전율을 갖는 금속 산화막을 포함할 수 있다. 상기 제2 게이트 전극(254)은 금속 물질을 포함할 수 있다. 상기 제2 게이트 전극(254)은 상기 제1 게이트 전극(250)과 다른 금속 물질을 포함할 수 있다.
상기 제2 게이트 전극(254)은 하나의 금속 물질을 포함할 수도 있고, 2 이상의 금속 물질이 적층된 구조를 가질 수도 있다. 상기 제2 게이트 절연막(252)과 직접 접촉하는 부위에는 PMOS FET에 적합한 일함수를 갖는 금속 물질이 사용될 수 있다.
상기 제2 게이트 구조물(255)의 측벽에는 제1 내지 제3 게이트 스페이서(208, 210, 218)가 구비된다. 상기 제2 게이트 구조물(255)의 측벽에 구비되는 게이트 스페이서들을 제2 군 스페이서(208, 210, 218)라 하면서 설명한다.
상기 제1 게이트 구조물(249) 표면에는 블록킹 절연막 패턴(232)이 구비되지 않으며, 블록킹 절연막 패턴을 형성하기 위한 블록킹 절연막의 일부가 남아서 최 외곽의 제1 군 스페이서가 된다. 그러므로, 상기 제1 군 스페이서(208, 210, 231)의 너비는 상기 제2 군 스페이서(208, 210, 218)의 너비보다 더 넓다.
상기 실리콘 게르마늄 패턴(224a)은 상기 실리콘 기판(200)의 리세스부(222) 내부를 채우면서 상기 제2 게이트 구조물(255) 하부면보다 돌출된다. 상기 실리콘 게르마늄 패턴(224a)에서 상기 제2 게이트 구조물(255 하부면보다 돌출되는 부위는 상기 실리콘 기판(200)의 평탄한 상부면에 대해 각도를 갖는 파세트를 포함한다. 상기 실리콘 게르마늄 패턴(224a)의 파세트와 상기 제3 게이트 스페이서(218) 사이에는 골이 패여지게 된다. 상기 실리콘 게르마늄 패턴(224a)에는 P형 소오스/드레인으로 제공되는 불순물 영역이 구비될 수 있다. 상기 실리콘 게르마늄 패턴(224a)은 도 1 및 도 3을 참조로 설명한 것과 동일한 구성을 가질 수 있다.
상기 실리콘 게르마늄 패턴(224a)의 일 측과 상기 제2 게이트 구조물(255)의 양 단부에는 P형 불순물의 제2 소오스/드레인 확장 영역(212)이 구비될 수 있다.
상기 블록킹 절연막 패턴(232)은 상기 실리콘 게르마늄 패턴(224a)의 적어도 일부분 및 제2 군 스페이서의 표면을 따라 구비된다.
상기 제2 절연 윙 패턴(244)은 일부 블록킹 절연막 패턴(232)상부면에 구비된다. 상기 제2 절연 윙 패턴(244)은 상기 제2 군 스페이서 및 상기 제2 군 스페이서와 인접하는 실리콘 게르마늄 패턴의 파세트 상에 위치하는 블록킹 절연막 패턴(232)의 상부면과 직접 접촉될 수 있다. 상기 제2 절연 윙 패턴(244)은 상기 제1 절연 윙 패턴(242)과 동일한 절연 물질을 포함할 수 있다. 상기 제1 및 제2 절연 윙 패턴(242, 244)은 상기 블록킹 절연막 패턴(232)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 블록킹 절연막 패턴(232)은 실리콘 질화물을 포함하고, 상기 제1 및 제2 절연 윙 패턴(242, 244)은 실리콘 산화물을 포함할 수 있다.
상기 제2 절연 윙 패턴(244)은 상기 실리콘 게르마늄 패턴(224a) 및 제3 스페이서(218) 사이의 패여진 부위를 채우는 형상을 갖는다. 상기 블록킹 절연막 패턴(232) 및 제2 절연 윙 패턴(244)은 도 3을 참조로 설명한 것과 동일하다.
상기 실리콘 게르마늄 패턴(224a)의 상부면에는 제2 금속 실리사이드 패턴(260)이 구비된다. 상기 제1 및 제2 금속 실리사이드 패턴(258, 260)은 동일한 물질을 포함할 수 있다. 이와는 다르게, 상기 제1 및 제2 금속 실리사이드 패턴(258, 260)은 다른 물질을 포함할 수 있다.
상기 제2 금속 실리사이드 패턴(260)의 저면은 상기 제2 게이트 구조물(255)의 저면보다 높게 위치할 수 있다.
상기 제2 게이트 구조물(255)을 덮는 제1 및 제2 층간 절연막(246, 256)이 구비될 수 있다. 또한, 상기 제1 및 제2 층간 절연막(246, 256)을 관통하여, 상기 제2 금속 실리사이드 패턴(260)과 접촉하는 제2 콘택 플러그(262b)가 구비될 수 있다.
본 실시예의 CMOS FET은 NMOS FET에 포함되는 실리콘 패턴 및 PMOS FET에 포함되는 실리콘 게르마늄 패턴의 손상 및 소모가 거의 없다. 또한, MOS FET의 불순물 영역과 금속 실리사이드 패턴이 기판의 주 표면보다 충분히 높게 위치함으로써, 우수한 특성을 가질 수 있다.
도 6a 내지 도 6j는 도 5에 도시된 CMOS FET의 제조 방법을 나타내는 단면도이다.
도 6a를 참조하면, 실리콘 기판(200) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리 패턴(202)을 형성한다.
상기 실리콘 기판(200) 상에 희생 게이트 절연막 및 희생 게이트 전극막을 형성한다. 상기 희생 게이트 전극막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여 상기 희생 게이트 전극막 및 희생 게이트 절연막을 패터닝한다. 따라서, 희생 게이트 절연막(204a, 206a), 희생 게이트 전극(204b, 206b) 및 하드 마스크 패턴(204c, 206c)이 적층된 희생 게이트 구조물(204, 206)을 형성한다. 즉, 실리콘 기판(200)의 NMOS 영역에는 제1 희생 게이트 구조물(204)을 형성하고, 실리콘 기판(200)의 PMOS 영역에는 제2 희생 게이트 구조물(206)을 형성한다.
상기 제1 및 제2 희생 게이트 구조물들(204, 206)의 표면 및 실리콘 기판(200) 표면을 따라 제1 스페이서막을 형성한다. 상기 제1 희생 게이트 구조물(204) 양 측의 기판 표면 아래에 N형 불순물을 도핑하여 제1 소오스/드레인 확장 영역(214)을 형성한다. 또한, 상기 제2 희생 게이트 구조물(206) 양 측의 기판 표면 아래에 P형 불순물을 도핑하여 제2 소오스/드레인 확장 영역(212)을 형성한다.
계속하여, 상기 제1 스페이서막 상에 제2 스페이서막을 형성하고, 상기 제1 및 제2 스페이서막을 이방성 식각한다. 이로써, 상기 제1 및 제2 게이트 구조물(204, 206) 측벽에 각각 제1 및 제2 게이트 스페이서(208, 210)를 형성한다.
상기 제1 및 제2 희생 게이트 구조물(204, 206), 제1 및 제2 게이트 스페이서(208, 210) 및 실리콘 기판(200)을 따라 제1 블록킹 절연막을 형성한다. 사진 공정을 수행하여, 상기 NMOS 영역 전체를 덮는 제1 포토레지스트 패턴(220)을 형성한다. 이 후, 식각을 통해 노출된 상기 PMOS 영역의 제1 블록킹 절연막을 제거하여 제1 블록킹 절연막 패턴(216)을 형성한다.
상기 NMOS 영역에는 제1 블록킹 절연막 패턴(216)이 형성된다. 상기 제1 블록킹 절연막 패턴(216)은 PMOS 영역에만 선택적으로 에피택셜막이 성장이 되도록 하기 위한 마스크로 제공된다.
상기 식각 공정이 등방성 식각에 의해 수행되는 경우, 상기 PMOS 영역의 제1 블록킹 절연막이 모두 제거된다. 그러나, 상기 식각 공정이 이방성 식각에 의해 수행하는 경우, 상기 제2 게이트 구조물(206)의 측벽에 상기 제1 블록킹 절연막이 남아있게 되어 제3 스페이서(218)로 형성된다.
도 6b를 참조하면, 상기 PMOS 영역의 게이트 스페이서(208, 210, 218) 양 측의 실리콘 기판(200) 표면을 식각하여 스트레서를 형성하기 위한 공간을 한정하는 리세스부(222)를 형성한다.
이 후, 상기 리세스부(222) 내부를 채우면서 상기 제2 희생 게이트 구조물(206)의 상부면보다 높게 돌출되는 예비 실리콘 게르마늄 패턴(224)을 형성한다.
상기 예비 실리콘 게르마늄 패턴(224)은 선택적 에피택셜 성장 공정을 통해 형성할 수 있다. 상기 에피택셜 성장 공정에서 인시튜로 P형 불순물을 주입하여 불순물 영역을 형성할 수 있다. 상기 예비 실리콘 게르마늄 패턴(224)을 형성하는 공정은 도 1을 참조로 설명한 것과 동일하다.
상기 선택적 에피택셜 성장 공정을 수행하면, 상기 실리콘 기판(200)이 노출된 부위에만 에피택셜막이 성장된다. 그러므로, 상기 제1 블록킹 절연막 패턴(216)이 덮혀있는 상기 NMOS 영역에는 예비 실리콘 게르마늄 패턴(224)이 형성되지 않는다.
도 6c를 참조하면, 상기 제1 블록킹 절연막 패턴(216), 예비 실리콘 게르마늄 패턴(224) 및 제2 희생 게이트 구조물(206)의 표면을 따라 제2 블록킹 절연막(226)을 형성한다. 상기 제2 블록킹 절연막(226)은 10 내지 30Å의 두께를 가질 수 있다.
상기 제2 블록킹 절연막(226)은 상기 제1 블록킹 절연막 패턴(216)과 동일한 물질로 형성할 수 있다. 예를들어, 상기 제2 블록킹 절연막(226)은 실리콘 질화물로 형성할 수 있다. 이와같이, 상기 NMOS 영역에는 제1 블록킹 절연막 패턴(216) 및 제2 블록킹 절연막(226)이 적층된다.
도 6d를 참조하면, 상기 제2 블록킹 절연막(226) 상에 사진 공정을 수행하여, 상기 PMOS 영역전체를 덮는 제2 포토레지스트 패턴(236)을 형성한다. 이 후, 상기 NMOS 영역의 제2 블록킹 절연막(226) 및 제1 블록킹 절연막 패턴(216)을 이방성 식각 공정을 통해 식각한다. 상기 식각 공정을 수행하면, 상기 제1 희생 게이트 구조물(204)의 측벽에 제2 블록킹 절연막(226) 및 제1 블록킹 절연막 패턴(216)으로 이루어지는 제3 스페이서(231)가 형성된다. 이와같이, 상기 제1 희생 게이트 구조물(204) 측벽의 제3 스페이서(231)는 상기 제2 희생 게이트 구조물(206) 측벽의 제3 스페이서(218)보다 더 두껍다.
또한, 상기 PMOS 영역에는 제2 블록킹 절연막 패턴(232)에 형성된다. 상기 제2 블록킹 절연막 패턴(232)은 NMOS 영역에만 선택적으로 에피택셜막이 성장이 되도록 하기 위한 마스크로 제공된다.
도 6e를 참조하면, 상기 NMOS 영역의 게이트 스페이서 양 측의 기판 표면 상에 예비 실리콘 패턴(240)을 형성한다.
상기 예비 실리콘 패턴(240)은 선택적 에피택셜 성장 공정을 통해 형성할 수 있다. 상기 에피택셜 성장 공정에서 인시튜로 N형 불순물을 주입하여 불순물 영역을 형성할 수 있다.
상기 선택적 에피택셜 성장 공정을 수행하면, 상기 실리콘 기판(200)이 노출된 부위에만 에피택셜막이 성장된다. 그러므로, 상기 제2 블록킹 절연막 패턴(232)이 덮혀있는 상기 PMOS 영역에는 실리콘 패턴이 형성되지 않는다.
이와는 다른 실시예로, 상기 예비 실리콘 패턴(240)을 형성하기 이 전에, 상기 NMOS 영역의 게이트 스페이서 양 측의 기판을 식각하여 리세스부를 형성할 수도 있다. 이 경우, 상기 리세스부를 채우면서 기판의 주 표면 상부로 돌출되는 예비 실리콘 패턴이 형성될 수 있다.
도 6f를 참조하면, 상기 예비 실리콘 패턴(240), 제3 스페이서(231), 제1 희생 게이트 구조물(204) 및 상기 제2 블록킹 절연막 패턴(232)의 표면을 따라 절연 윙막(241)을 형성한다. 상기 절연 윙막은 상기 제2 블록킹 절연막 패턴(232)과 식각 선택비를 갖는 물질로 형성한다. 즉, 상기 절연 윙막(241)을 식각하는 공정에서 상기 제2 블록킹 절연막 패턴(232)이 거의 식각되지 않아야 한다. 상기 제2 블록킹 절연막 패턴(232)이 실리콘 질화물로 형성되는 경우, 상기 절연 윙(241)막은 실리콘 산화물로 형성될 수 있다.
상기 절연 윙 막(241)은 상기 예비 실리콘 게르마늄 패턴(224) 및 제3 스페이서(218) 사이와, 상기 예비 실리콘 패턴(240) 및 제3 스페이서(231) 사이의 패여진 부위를 채우는 두께를 갖는다. 그러므로, 상기 제2 블록킹 절연막 패턴(232)보다는 두껍게 형성된다.
도시된 것과 같이, 상기 제2 블록킹 절연막 패턴(232)은 PMOS 영역에만 구비되며, NMOS 영역에는 형성되어 있지 않다.
도 6g를 참조하면, 상기 절연 윙막(241)을 식각하여 상기 예비 실리콘 패턴(240) 및 제3 스페이서(231) 사이의 패여진 부위를 채우는 제1 절연 윙 패턴(242)을 형성한다. 또한, 상기 예비 실리콘 게르마늄 패턴(224) 및 제3 스페이서(218) 사이의 패여진 부위를 채우는 제2 절연 윙 패턴(244)을 형성한다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 제1 및 제2 절연윙 패턴(242, 244)은 절연 윙막을 식각하여 각각 형성되므로, 동일한 절연 물질로 형성될 수 있다.
상기 식각 공정을 수행할 때, 상기 제2 블록킹 절연막 패턴(232)을 식각 저지막으로 사용한다. 즉, 상기 제2 블록킹 절연막 패턴(232)이 노출되도록 식각 공정을 수행한다. 따라서, 상기 제2 절연 윙 패턴(244)은 상기 제2 블록킹 절연막 패턴(232)과 직접 접촉하게 된다.
또한, 상기 제2 절연 윙 패턴(244)의 양 측방으로는 제2 블록킹 절연막 패턴(232)이 노출되어 있다. 즉, 상기 제2 절연 윙 패턴(244)을 형성하는 식각 공정에서, 상기 예비 실리콘 게르마늄 패턴(224)은 노출되지 않는다. 때문에, 상기 식각 공정 시에 상기 예비 실리콘 게르마늄 패턴(224)이 손상되거나 제거되어 상기 예비 실리콘 게르마늄 패턴(224)의 높이가 감소되는 등의 문제가 발생되지 않는다.
반면에, 상기 NMOS 영역에는 상기 제2 블록킹 절연막 패턴(232)이 구비되지 않는다. 상기 제1 절연 윙 패턴(242)을 형성하기 위한 이방성 식각 공정을 수행하면 예비 실리콘 패턴(240)의 상부면이 노출된다. 그러나, 상기 예비 실리콘 패턴(240)은 예비 실리콘 게르마늄 패턴(224)보다 식각 내성이 우수하므로, 상기 제2 블록킹 절연막 패턴(232)이 구비되어 있지 않더라도 상기 제1 절연 윙 패턴(242)을 형성하기 위한 이방성 식각에 의해 거의 손상되지 않는다.
도 6h를 참조하면, 상기 PMOS 영역의 예비 실리콘 게르마늄 패턴(224)에 P형 불순물을 추가적으로 도핑한다.
상기 불순물 도핑 공정은 상기 예비 실리콘 게르마늄 패턴(224) 상부면에 제2 블록킹 절연막 패턴(232)이 구비된 상태에서 수행된다. 그러나, 상기 제2 블록킹 절연막 패턴(232)이 10 내지 30Å의 얇은 두께를 갖기 때문에, 상기 불순물 도핑 공정을 수행하는데 거의 영향을 미치지 않는다.
또한, 상기 NMOS 영역의 예비 실리콘 패턴(240)에 N형 불순물을 추가적으로 도핑한다.
상기 공정을 통해, NMOS 및 PMOS 트랜지스터의 소오스/드레인으로 제공되는 불순물 영역을 형성할 수 있다.
도 6i를 참조하면, 상기 제1 및 제2 희생 게이트 구조물(204, 206)을 덮는 제1 층간 절연막(246)을 형성한다. 이 후, 평탄화 공정을 통해 상기 제1 층간 절연막(246)을 제거하여, 상기 제1 및 제2 희생 게이트 전극의 상부면을 노출시킨다.
상기 제1 희생 게이트 전극, 제1 희생 게이트 절연막을 제거하여, 제1 개구부를 형성한다. 상기 제1 개구부 내부에 제1 게이트 절연막(248) 및 제1 게이트 전극(250)을 형성한다. 상기 제1 게이트 절연막(248)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 제1 게이트 전극(250)은 금속을 포함할 수 있다.
또한, 상기 제2 희생 게이트 전극, 제2 게이트 절연막을 제거하여, 제2 개구부를 형성한다. 상기 제2 개구부 내부에 제2 게이트 절연막(252) 및 제2 게이트 전극(254)을 형성한다. 상기 제2 게이트 절연막(252)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 제2 게이트 전극(254)은 금속을 포함할 수 있다. 상기 제1 및 제2 게이트 전극(250, 254)은 다른 금속 물질을 포함할 수 있다.
이하에서, 상기 제1 게이트 절연막(248) 및 제1 게이트 전극(250)의 적층 구조는 제1 게이트 구조물(249)이라 하고, 상기 제2 게이트 절연막(252) 및 제2 게이트 전극(254)의 적층 구조는 제2 게이트 구조물(255)이라 한다.
도 6j를 참조하면, 상기 제1 층간 절연막(246) 상에 제2 층간 절연막(256)을 형성한다.
상기 예비 실리콘 패턴(240) 및 예비 실리콘 게르마늄 패턴(224) 상에 위치하는 상기 제2 층간 절연막(256)의 일부분을 식각한다. 상기 식각 공정에서, 상기 예비 실리콘 게르마늄 패턴(224) 상부면에 위치하는 제2 블록킹 절연막 패턴(232)을 노출하도록한다.
계속하여, 상기 노출된 제2 블록킹 절연막 패턴(232)을 식각하여, 상기 예비 실리콘 패턴(240)의 상부면이 노출되는 제1 콘택홀(257a)과, 상기 예비 실리콘 게르마늄 패턴(224) 상부면이 노출되는 제2 콘택홀(257b)을 형성한다.
상기 제1 및 제2 콘택홀(257a, 257b) 저면에 노출된 예비 실리콘 패턴(240) 및 예비 실리콘 게르마늄 패턴(224) 상에 제1 및 제2 금속 실리사이드 패턴(258, 260)을 형성한다. 상기 제1 및 제2 금속 실리사이드 패턴(258, 260)의 저면은 상기 제1 및 제2 게이트 구조물(249, 255)의 저면보다 높게 위치하여야 한다. 상기 제1 및 제2 금속 실리사이드 패턴(258, 260)을 형성하는 공정에서, 상기 예비 실리콘 패턴(240) 및 예비 실리콘 게르마늄 패턴(224)의 상부가 반응에 의해 소모된다. 따라서, 상기 공정에 의해, 실리콘 패턴(240a) 및 실리콘 게르마늄 패턴(224a)이 형성된다.
이 후, 상기 제1 및 제2 콘택홀(257a, 257b) 내부에 금속 물질을 채움으로써 제1 및 제2 콘택 플러그(262a, 262b)를 형성한다.
설명한 것과 같이, 상기 제1 및 제2 게이트 구조물에 각각 절연 윙 패턴을 구비함으로써 후속 공정들에 의한 채널 영역에 미치는 악영향을 감소시킬 수 있다. 또한, 상기 실리콘 게르마늄 패턴 상부면에 제2 블록킹 절연막 패턴이 남아있도록 함으로써, 상기 절연 윙 패턴을 형성하는 공정에서 상기 실리콘 게르마늄 패턴이 손상되거나 소모되는 것을 방지할 수 있다.
100, 200 : 실리콘 기판 102, 202 : 소자 분리 패턴
108, 137 : 게이트 구조물 114 : 게이트 스페이서
118 : 리세스부
120a, 120b, 224a : 실리콘 게르마늄 패턴
124 : 블록킹 절연막 128 : 절연 윙 패턴
142 : 콘택홀 144 : 금속 실리사이드 패턴
146 : 콘택 플러그 216 : 제1 블록킹 절연막 패턴
222 : 리세스부
226 : 제2 블록킹 절연막 232 : 제2 블록킹 절연막 패턴
240a : 실리콘 패턴 242　: 제1 절연 윙 패턴
244　: 제2 절연 윙 패턴 249 : 제1 게이트 구조물
255 : 제2 게이트 구조물 258 : 제1 금속 실리사이드 패턴
260 : 제2 금속 실리사이드 패턴

Claims (10)

  1. 실리콘 기판 상에 구비되고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물 양 측에 각각 구비되는 스페이서;
    상기 스페이서 양 측의 실리콘 기판 부위에 구비되고, 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 스페이서와의 사이에 패여진 부위가 생성되고, 불순물 영역이 포함되는 실리콘 게르마늄 패턴;
    상기 실리콘 게르마늄 패턴의 파세트 및 스페이서 사이의 패여진 부위가 유지되면서, 상기 실리콘 게르마늄 패턴 및 스페이서 표면 프로파일을 따라 구비되고, 상기 실리콘 게르마늄 패턴의 상부면을 덮고, 실리콘 질화물을 포함하는 블록킹 절연막; 및
    상기 블록킹 절연막의 일부 상부면에 형성되고, 상기 실리콘 게르마늄 패턴 및 스페이서 사이의 패여진 부위를 채우는 형상을 갖고, 실리콘 산화물을 포함하는 절연 윙 패턴을 구비하고, 상기 절연 윙 패턴의 측방으로 상기 블록킹 절연막이 노출되는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 블록킹 절연막은 10 내지 30Å의 두께를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 스페이서 양 측의 실리콘 기판은 리세스된 부위를 포함하고, 상기 실리콘 게르마늄 패턴은 상기 리세스된 부위에 구비되는 반도체 소자.
  5. 제1항에 있어서, 상기 절연 윙 패턴은 상기 스페이서 및 상기 스페이서와 접촉되는 실리콘 게르마늄 패턴의 파세트 상부면에 위치하는 블록킹 절연막 상에만 구비되는 반도체 소자.
  6. N형 MOSFET 영역 및 P형 MOSFET 영역이 구분된 실리콘 기판;
    상기 N형 MOSFET 영역의 실리콘 기판 상에 구비되고, 양 측벽에 제1군 스페이서를 구비하는 제1 게이트 구조물;
    상기 P형 MOSFET 영역의 실리콘 기판 상에 구비되고, 양 측벽에 제2군 스페이서를 구비하는 제2 게이트 구조물;
    상기 제1 군 스페이서 양 측의 N형 MOSFET 영역에 구비되고, 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 제1 군 스페이서와의 사이에 패여진 부위를 생성시키는 실리콘 패턴;
    상기 제2 군 스페이서 양 측의 P형 MOSFET 영역에 구비되고, 상기 게이트 구조물의 저면보다 높은 상부면을 갖도록 돌출된 형상을 갖고, 상기 돌출된 부위에는 상기 실리콘 기판의 평탄면에 대해 각도를 갖는 파세트를 포함하여 상기 제2 군 스페이서와의 사이에 패여진 부위를 생성시키는 실리콘 게르마늄 패턴;
    상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 사이의 패여진 부위를 유지하면서, 상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 표면 프로파일을 따라 구비되고, 상기 실리콘 게르마늄 패턴의 상부면을 덮고, 실리콘 질화물을 포함하는 블록킹 절연막;
    상기 실리콘 패턴 및 제1 군 스페이서 사이의 패여진 부위를 채우는 형상을 갖는 제1 절연 윙 패턴; 및
    상기 블록킹 절연막의 일부 상부면에 구비되고, 상기 실리콘 게르마늄 패턴 및 제2 군 스페이서 사이의 패여진 부위를 채우는 형상을 갖고, 실리콘 산화물을 포함하는 제2 절연 윙 패턴을 구비하고, 상기 제2 절연 윙 패턴의 측방으로 상기 블록킹 절연막이 노출되는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 군 스페이서의 너비는 상기 제2 군 스페이서의 너비보다 더 넓은 반도체 소자.
  8. 제6항에 있어서, 상기 제1 및 제2 절연 윙 패턴은 동일한 실리콘 산화물을 포함하는 반도체 소자.
  9. 제6항에 있어서, 상기 실리콘 패턴 내에는 N형 불순물 영역이 포함되고, 상기 실리콘 게르마늄 패턴 내에는 P형 불순물 영역이 포함되는 반도체 소자.
  10. 제6항에 있어서,
    상기 N형 MOSFET 영역 및 P형 MOSFET 영역의 기판 상에 상기 제1 및 제2 게이트 구조물을 덮고, 상기 실리콘 패턴 및 블록킹 절연막과 직접 접촉하는 층간 절연막; 및
    상기 실리콘 패턴 및 실리콘 게르마늄 패턴 상에 금속 실리사이드 패턴이 더 구비되고,
    상기 실리콘 게르마늄 패턴 상의 금속 실리사이드 패턴의 측방으로 블록킹 절연막이 노출되는 반도체 소자.
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