JP2008071890A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008071890A
JP2008071890A JP2006248376A JP2006248376A JP2008071890A JP 2008071890 A JP2008071890 A JP 2008071890A JP 2006248376 A JP2006248376 A JP 2006248376A JP 2006248376 A JP2006248376 A JP 2006248376A JP 2008071890 A JP2008071890 A JP 2008071890A
Authority
JP
Japan
Prior art keywords
region
semiconductor
insulating film
silicon
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006248376A
Other languages
English (en)
Inventor
Toshihiko Iinuma
俊彦 飯沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006248376A priority Critical patent/JP2008071890A/ja
Priority to TW096132179A priority patent/TW200818508A/zh
Priority to US11/898,602 priority patent/US7825433B2/en
Publication of JP2008071890A publication Critical patent/JP2008071890A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

【課題】 金属のシリサイドが半導体基板側に突出してしまう現象を防止し、ＭＯＳＦＥＴの駆動力の向上及び寄生抵抗の低減と接合リーク不良の発生の抑制とを両立させる。
【解決手段】 シリコンを主成分とする半導体基板１０の素子形成領域を囲むように設けられた、シリコン酸化物を主成分とする素子分離絶縁膜１１と、素子形成領域上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３下のチャネル領域を挟んで半導体基板１０中に形成された拡散層１６と、シリコンと格子定数の異なる半導体材料からなり拡散層１６と同じ導電型を有し、チャネル領域及び拡散層１６を挟んで形成された半導体領域２１，２３と、素子分離絶縁膜１１の側部で半導体領域２１の最下部よりも上方で、半導体領域１６と素子分離絶縁膜１１との間に形成されたシリコン窒化膜２２と、半導体領域２３の表面に形成された導電膜２５とを備えた。
【選択図】 図１

Description

本発明は、ＭＩＳ（Metal Insulator Semiconductor）型の半導体装置に係わり、特にソース・ドレイン拡散層の上部にシリサイド膜を有する半導体装置及びその製造方法に関する。
近年の微細化された半導体装置、特にＭＩＳ型のＦＥＴ（Field Effect Transistor）装置では、高速化，低消費電力化等の特性を向上させることが要求されている。半導体素子の高速化のためには、構成素子の電流駆動力を向上させることが必要である。
これまでの半導体素子では、ゲート長の縮小に伴い電流駆動力は向上されてきたが、近年の微細化の進行に伴いゲート長の縮小だけでは電流駆動力の十分な向上が見込めなくなってきている。従って、他の手法により電流駆動力を向上させることが求められており、例えばＦＥＴのチャネル領域に応力を与えることによってキャリアの移動度を向上させるといった手法が広く用いられるようになってきている。このチャネル領域に応力を加えるための一形態として、ｐチャネルＭＯＳＦＥＴのソース・ドレイン拡散層領域にシリコン（Ｓｉ）に比べて格子定数が僅かに大きいシリコンゲルマニウム（ＳｉＧｅ）を埋め込み、この格子定数の違いによって発生する応力を用いてチャネル部分に応力を加える方法も用いられるようになってきている。
図４は、ｐチャネルＭＯＳＦＥＴのソース・ドレイン拡散層領域にＳｉＧｅを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させた半導体装置の概略構成を示す断面図である。図中の、１０はｎ型Ｓｉ基板、１１は素子分離絶縁膜、１２はゲート絶縁膜、１３はゲート電極、１５は側壁絶縁膜、１６はｐ型のソース・ドレイン・エクステンション層、１７は側壁絶縁膜、２１はｐ型のソース・ドレイン領域となるエピタキシャルＳｉＧｅ層、２５はＮｉＳｉ等のシリサイド膜を示している。
しかし、このような技術によって形成されたトランジスタでは、ＳｉＧｅ層２１と素子分離絶縁膜１１との界面近傍でシリサイド膜２５ａがＳｉ基板側に突出してしまうという現象が生じることがある。
図５は、この現象が生じる理由を説明するための模式図である。図５（ａ）に示すように、Ｓｉ基板１０１の一部にシリコンゲルマニウム（ＳｉＧｅ）領域１０２を埋め込んだ構造を用意し、この構造上にニッケル（Ｎｉ）膜１０３を堆積した後に熱処理を行い、ｎｉ膜１０３とＳｉ基板１０１及びＳｉＧｅ領域１０２を反応させる。この場合、図５（ｂ）中に破線で囲んだ部分に見られるように、Ｓｉ基板１０１が表面に露出した領域とＳｉＧｅ領域１０２との界面付近でＮｉがＳｉ基板１０１側に流入する現象が生じる。
このような現象は、Ｎｉ原子とＳｉ原子及びＧｅ原子とが結合する際の結合エネルギーを比べた場合に、Ｎｉ−Ｓｉ結合の方がＮｉ−Ｇｅ結合よりも強く安定であり、Ｎｉ膜との反応速度がＳｉＧｅ領域１０２に比べてＳｉ基板１０１の露出領域の方が速いために生じる。
上記の理由によって、ＳｉＧｅ領域とＳｉ領域が近接した領域ではＮｉＳｉ膜が局所的に厚くなる現象が生じるため、図４におけるＳｉＧｅ層２１と素子分離絶縁膜１１との境界近傍のように、ＳｉＧｅ層２１が極端に薄くなってしまう領域には熱処理の際にＮｉが流入し、ＮｉＳｉがＳｉ基板側に突出してしまう。
特開平１１−２６７５１号公報
このように、ＭＯＳＦＥＴのソース・ドレイン拡散層領域にＳｉＧｅを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させた半導体装置においては、ソース・ドレイン領域上に形成するＮｉＳｉがＳｉ基板側に突出してしまうという現象が生じる。ＮｉＳｉが基板側に突出してしまうと、ＮｉＳｉ膜はｐ型のＳｉＧｅ領域だけに留まらずに、ｎ型のＳｉ基板領域とも接触してしまい、ソース・ドレイン領域に電圧をかけた際に電流がＮｉＳｉ膜からｎ型のＳｉ基板領域へと流れ込んでしまうという問題が発生してしまう。
上記問題を回避するためには、素子分離絶縁膜近傍のＳｉＧｅの膜厚を厚くすることが有効であるが、（１００）基板上へＣＶＤ法による選択エピタキシャル成長法を用いてＳｉＧｅ領域を形成しようとした場合には、シリコン酸化膜に接する領域でのファセットの発生を抑制することは困難である。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＳＦＥＴのソース・ドレイン拡散層領域に基板と異なる格子定数の半導体を埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させた構造において、金属のシリサイドが半導体基板側に突出してしまう現象を防止することができ、ＭＩＳＦＥＴの駆動力の向上及び寄生抵抗の低減と、接合リーク不良の発生の抑制とを両立させた半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、ＭＩＳ型の半導体装置において、シリコンを主成分とする半導体基板の素子形成領域を囲むように設けられた、シリコン酸化物を主成分とする素子分離絶縁膜と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記半導体基板中に形成された拡散層と、シリコンと格子定数の異なる半導体材料からなり前記拡散層と同じ導電型を有し、前記チャネル領域及び拡散層を挟んで形成された半導体領域と、前記素子分離絶縁膜の側部で前記半導体領域の最下部よりも上方で、前記半導体領域と前記素子分離絶縁膜との間に形成されたシリコン窒化膜と、前記半導体領域の表面に形成された導電膜と、を具備したことを特徴とする。
また、本発明の別の一態様は、ＭＩＳ型の半導体装置において、ｎ型のシリコン基板の素子形成領域を囲むように設けられた、シリコン酸化物からなる素子分離絶縁膜と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記シリコン基板中に形成されたｐ型拡散層と、前記チャネル領域及び拡散層を挟んで形成された、ゲルマニウムとシリコンの混合物からなるｐ型半導体領域と、前記素子分離絶縁膜の側部で前記半導体領域の最下部よりも上方で、前記半導体領域と前記素子分離絶縁膜との間に形成されたシリコン窒化膜と、前記半導体領域の表面に形成された、該半導体領域の半導体と金属との化合物からなる導電膜と、を具備したことを特徴とする。
また、本発明の別の一態様は、ＭＩＳ型の半導体装置の製造方法において、シリコンを主成分とする半導体基板の素子形成領域を囲むように、シリコン酸化物を主成分とする素子分離絶縁膜を形成する工程と、前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下のチャネル領域を挟んで前記半導体基板中に拡散層を形成する工程と、前記チャネル領域及び拡散層を挟む領域で、前記半導体基板の一部を選択的にエッチングする工程と、前記基板のエッチングされた部分に、シリコンと格子定数の異なる半導体材料からなる第１の半導体領域をエピタキシャル成長する工程と、前記第１の半導体領域と前記素子分離絶縁膜との間に、側壁残し技術によりシリコン窒化膜を形成する工程と、前記第１の半導体領域及びシリコン窒化膜の上に、前記第１の半導体領域と同じ材料からなる第２の半導体領域をエピタキシャル成長する工程と、前記第２の半導体領域の表面に導電膜を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、ＭＩＳ型の半導体装置の製造方法において、ｎ型のシリコン基板の素子形成領域を囲むように、シリコン酸化物からなる素子分離絶縁膜を形成する工程と、前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下のチャネル領域を挟んで前記シリコン基板中にｐ型拡散層を形成する工程と、前記チャネル領域及びｐ型拡散層を挟む領域で、前記シリコン基板の一部を選択的にエッチングする工程と、前記シリコン基板のエッチングされた部分に、ゲルマニウムとシリコンの混合物からなる第１のｐ型半導体領域を形成する工程と、前記第１のｐ型半導体領域と前記素子分離絶縁膜との間に、側壁残し技術によりシリコン窒化膜を形成する工程と、前記第１のｐ型半導体領域及びシリコン窒化膜の上に、第１の半導体領域と同じ材料からなる第２のｐ型半導体領域を形成する工程と、前記第２のｐ型半導体領域の表面に、該半導体領域の半導体と金属との化合物からなる導電膜を形成する工程と、を含むことを特徴とする。
本発明によれば、選択エピタキシャル成長技術によって形成したＳｉＧｅ等の半導体領域がシリコン酸化膜等の素子分離絶縁膜近傍で極端に薄くなることを回避することができ、半導体領域上に形成するシリサイド膜を該半導体領域中のみに容易に留めることが可能となる。従って、ＭＩＳＦＥＴの駆動力の向上及び寄生抵抗の低減と、接合リーク不良の発生の抑制とを両立させることが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。この半導体装置は、ｐチャネルＭＯＳＦＥＴのソース・ドレイン拡散層領域にＳｉＧｅを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させたものである。
図中の１０はｎ型の導電性を持つ（１００）面方位のＳｉ基板（半導体基板）であり、このＳｉ基板１０の表面部には、素子形成領域を囲むようにシリコン酸化膜による素子分離絶縁膜１１が形成されている。Ｓｉ基板１０の素子形成領域上には、シリコン酸化膜からなるゲート絶縁膜１２を介して、多結晶シリコンからなるゲート電極１３が形成されている。ゲート電極１３の側壁にはシリコン窒化膜からなる第１の側壁絶縁膜（オフセットスペーサ）１５が形成され、更にその外側にシリコン酸化膜からなる第２の側壁絶縁膜１７が形成されている。
ゲート電極１３下のチャネル領域を挟んで、基板１０の表面にはｐ型の拡散層（ソース・ドレイン・エクステンション領域）１６が形成されている。ｐ型拡散層１６をチャネル長方向から挟んで基板１０にはｐ型半導体領域２１が形成され、この半導体領域２１上に第２の半導体領域２３が形成されている。そして、半導体領域２１，２３と素子分離絶縁膜１２との間にシリコン窒化膜２２が形成されている。また、第２の半導体領域２３及びゲート電極１３の表面には、ＮｉＳｉ等のシリサイド膜２５がそれぞれ形成されている。
次に、本実施形態の半導体装置の製造工程を、図２及び図３を用いて説明する。
まず、図２（ａ）に示すように、ｎ型の導電性を持つ（１００）面方位のＳｉ基板１０の表面内に、素子形成領域を囲むように、シリコン酸化膜による素子分離絶縁膜（ＳＴＩ）１１を形成する。続いて、素子形成領域上にゲート絶縁膜１２、多結晶シリコン膜（ゲート電極）１３、シリコン窒化膜１４を順に形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。
次いで、図２（ｂ）に示すように、薄い（２〜１０ｎｍ程度）シリコン窒化膜を堆積した後に、ＲＩＥ等の異方性エッチングを行うことにより、第１の側壁絶縁膜１５としてのオフセットスペーサーを形成する。続いて、ゲート電極構造及び側壁絶縁膜１５をマスクに用いて、硼素等の不純物をイオン注入技術により打ち込むことで、露出したｎ型Ｓｉ基板１０の表面にｐ型の拡散層（ソース・ドレイン・エクステンション領域）１６を形成する。続いて、全面にシリコン酸化膜を堆積した後にＲＩＥ等の異方性エッチングを行うことにより、第２の側壁絶縁膜１７を形成する。
次いで、図２（ｃ）に示すように、露出したＳｉ基板１０の領域をＲＩＥ等の異方性エッチングやＣＤＥ等の等方性エッチング或いはその両方のエッチング技術を用いてエッチングし、トランジスタのソース・ドレイン・コンタクト形成領域に溝１８を形成する。即ち、チャネル領域及び拡散層１６をチャネル長方向から挟む溝１８を形成する。
次いで、図２（ｄ）に示すように、ＣＶＤ技術を用いて硼素を添加したＳｉＧｅ層（Ｇｅ濃度：１０〜３０ａｔｍ％程度）を選択エピタキシャル成長させることにより、p+ の導電型を有する第１のＳｉＧｅ領域（第１の半導体領域）２１を形成する。このとき、ＣＶＤ法による選択エピタキシャル成長技術を用いて形成されたＳｉＧｅ領域２１は、従来技術の例として説明した前記図４と同様に、素子分離絶縁膜１１に接した領域にファセットが発生しこの領域が極端に薄くなってしまう。
従来技術では、この状態の後に、熱リン酸を用いたエッチング処理等によりシリコン窒化膜１４を除去し、全面にシリサイド形成用の金属として例えばニッケル（Ｎｉ）膜を１０ｎｍ程度堆積してから３００〜４５０℃程度の熱処理を加えることにより、ゲート電極１３及びＳｉＧｅ領域２１の表面のＳｉ又はＳｉＧｅとＮｉ膜とを反応させてニッケルシリサイド膜を形成する。その後、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液で除去した後に、４００℃から５００℃の熱処理を行うことにより、ニッケルシリサイド膜を完全に低抵抗なニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
このような従来技術によって形成されたトランジスタでは、前記図４に示すようにトランジスタのソース・ドレイン・コンタクト領域と素子分離絶縁膜との界面近傍でＮｉＳｉ膜がＳｉ基板側に突出してしまうという現象が生じてしまう。
本発明者らは、図６に示すように素子分離領域を、シリコン酸化膜１１の代わりにシリコン窒化膜６１で埋め込んだり、図７に示すように素子分離領域を、ライナーのシリコン窒化膜７１と埋め込み材料のシリコン酸化膜１１の２層にする構成を考案した。これにより、素子分離絶縁膜領域近傍でのファセット形成によるＳｉＧｅ領域２１の薄膜化は防止できる。しかし、素子分離絶縁膜領域の応力が非常に強くなり素子特性に悪影響を与えたり（特に図６の場合）、シリコン窒化膜ライナーが角のように突出して折れてしまいパーティクルの発生原因となったり（図７の場合）、等の様々な素子特性への悪影響を与えてしまうために、このような構造の素子分離絶縁膜を用いることは困難である。
そこで本実施形態では、ＳＴＩ端部にファセットを有するＳｉＧｅ層を形成した後に、ＳＴＩ端部にＳｉＮの側壁を形成し、再度ＳｉＧｅ層を形成することにより、ＳＴＩ端部でのＳｉＧｅ層の薄膜化を防止するようにしている。
即ち、前記図２（ｄ）に示した第１のＳｉＧｅ領域２１の成長後に、図３（ｅ）に示すように、全面にシリコン窒化膜を堆積し、続いてＲＩＥ等の異方性エッチングを行うことにより、素子分離絶縁膜１１の素子形成領域側の側面にシリコン窒化膜２２の側壁を形成する。
ここで、本実施形態のようにシリコン窒化膜２２の側壁を側壁残しの技術により形成することにより、素子分離絶縁膜１１の全体をシリコン窒化膜で形成する前記図６に示した構造とは異なり、シリコン窒化膜が素子特性に悪影響を与えることはない。また、前記図７に示した構造のように、シリコン窒化膜ライナーがパーティクルの発生原因となる不都合も生じない。これは、図７の例とは逆に、側壁を構成するシリコン窒化膜２２が、素子分離絶縁膜１１を構成するシリコン酸化膜よりも後に形成されるためである。
次いで、図３（ｆ）に示すように、再度ＣＶＤ技術を用いて硼素を添加したＳｉＧｅ層（Ｇｅ濃度：１０〜３０ａｔｍ％程度）を選択エピタキシャル成長させることにより、p+ の導電型を有する第２のＳｉＧｅ領域（第２の半導体領域）２３を形成する。このとき素子分離絶縁膜１１の素子形成領域側の壁面はシリコン窒化膜２２の側壁によって覆われているために、第２のＳｉＧｅ領域２３は素子分離絶縁膜１１の近傍でも成長することが可能であるため厚く形成することができる。
次いで、図３（ｇ）に示すように、熱リン酸を用いたエッチング処理等によりシリコン窒化膜１４からなるゲート多結晶Ｓｉのキャップ膜を除去し、全面にシリサイド形成用の金属として例えばニッケル（Ｎｉ）膜２４を１０ｎｍ程度堆積する。その後、３００〜４５０℃程度の熱処理を加えることにより、ゲート電極１３の表面及びp+ の導電型を有するＳｉＧｅ領域２１，２３の表面のＳｉ又はＳｉＧｅとＮｉ膜が反応してニッケルシリサイド膜２５が形成される。未反応のＮｉ膜２４を硫酸過水又はアンモニア過水等の薬液で除去した後に、４００℃から５００℃の熱処理を行うことにより、ニッケルシリサイド膜２５は完全に低抵抗なニッケルモノシリサイド（ＮｉＳｉ）膜に変化する。これにより、前記図１に示す構造が得られる。
これ以降は、多結晶Ｓｉのゲート電極１３の表面及びｐ+ 型のＳｉＧｅ領域２１，２３の表面に形成されたＮｉＳｉ膜２５に接続する配線層を形成することにより、トランジスタ素子が完成することになる。
このように本実施形態によれば、ソース・ドレイン・コンタクト領域にＳｉＧｅを選択エピタキシャル成長技術によって埋め込む工程を２回に分け、１回目の選択エピタキシャル成長でゲート電極側の溝を完全に埋め戻し、１回目の選択エピタキシャル成長時に素子分離絶縁膜領域に隣接した部分に生じるＳｉＧｅのファセット領域に残る素子分離絶縁領域の内壁部分にシリコン窒化膜側壁を形成することによって、２回目の選択エピタキシャル成長時には素子分離絶縁膜領域に隣接する部分にファセットを形成させずにＳｉＧｅ層を形成できるようになる。
従って、図４で示したような素子分離絶縁膜領域近傍でのＳｉＧｅ領域の極端な薄膜化を回避することができ、ソース・ドレイン・コンタクト領域上に形成するシリサイド膜を容易にｐ+ 型のＳｉＧｅ領域中にのみに留めることが可能となる。
このような構造及びプロセスの変更により、寄生抵抗を低減するために形成するシリサイド膜が素子分離絶縁膜とソース・ドレイン・コンタクト領域の境界部分で基板側へ食い込むことを防止できるようになり、接合リーク不良の発生を抑制することが可能となる。従って、ＭＯＳ型ＦＥＴ素子の駆動力を向上させつつつ、かつ接合リーク不良の発生を抑制することが可能になる。
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、第１及び第２の半導体領域としてＳｉＧｅを用いたが、他の半導体材料を用いることもできる。第１及び第２の半導体領域はチャネルに歪みを加えるためであり、シリコンと格子定数の異なる半導体材料であればよい。具体的には、ｎチャネルＭＯＳを形成する場合はチャネルに引っ張り歪みを加えるために、ＳｉＣを用いることも可能である。さらに、基板は必ずしもＳｉに限定されるものではなく、他の半導体材料を用いることも可能である。この場合も、第１及び第２の半導体領域は基板と格子定数の異なるものであればよい。
また、第１及び第２の半導体領域は、必ずしも成長時に不純物をドーピングしておく必要はなく、エピタキシャル成長した後に不純物をイオン注入等によりドーピングしても良い。さらに、導電膜は、ニッケルシリサイドに限るものではなく、ニッケルを主成分とする金属と半導体との化合物であればよい。さらに、ニッケル以外にコバルトやプラチナ等の他の金属を用いることも可能である。
また、実施形態ではゲート絶縁膜としてシリコン酸化膜を用いたＭＯＳＦＥＴの例を説明したが、ゲート絶縁膜としてシリコン酸化膜以外の絶縁膜を用いたＭＩＳＦＥＴに適用できるのは勿論のことである。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図。 第１の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 第１の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 従来技術によるＭＯＳ型半導体装置の概略構成を示す断面図。 従来技術のＭＯＳ型半導体装置で生じる問題点を説明するための模式図。 従来技術における問題点を解決するために本発明者らが提案した構造を示す断面図。 従来技術における問題点を解決するために本発明者らが提案した構造を示す断面図。
符号の説明
１０…（１００）ｎ型Ｓｉ基板
１１…素子分離絶領膜
１２…ゲート絶縁膜
１３…多結晶シリコン膜（ゲート電極）
１４…シリコン窒化膜（ゲート電極キャップ層）
１５…シリコン窒化膜（オフセットスペーサー）
１６…ｐ型のソース・ドレイン・エクステンション領域
１７…シリコン酸化膜（側壁絶縁膜）
２１…ｐ+ 型ＳｉＧｅ領域（第１の半導体領域）
２２…シリコン窒化膜（側壁）
２３…ｐ+ 型ＳｉＧｅ領域（第２の半導体領域）
２４…ニッケル膜
２５…ニッケルシリサイド膜（ＮｉＳｉ膜）

Claims (5)

  1. シリコンを主成分とする半導体基板の素子形成領域を囲むように設けられた、シリコン酸化物を主成分とする素子分離絶縁膜と、
    前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下のチャネル領域を挟んで前記半導体基板中に形成された拡散層と、
    シリコンと格子定数の異なる半導体材料からなり前記拡散層と同じ導電型を有し、前記チャネル領域及び拡散層を挟んで形成された半導体領域と、
    前記素子分離絶縁膜の側部で前記半導体領域の最下部よりも上方で、前記半導体領域と前記素子分離絶縁膜との間に形成されたシリコン窒化膜と、
    前記半導体領域の表面に形成された導電膜と、
    を具備したことを特徴とする半導体装置。
  2. ｎ型のシリコン基板の素子形成領域を囲むように設けられた、シリコン酸化物からなる素子分離絶縁膜と、
    前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下のチャネル領域を挟んで前記シリコン基板中に形成されたｐ型拡散層と、
    前記チャネル領域及び拡散層を挟んで形成された、ゲルマニウムとシリコンの混合物からなるｐ型半導体領域と、
    前記素子分離絶縁膜の側部で前記半導体領域の最下部よりも上方で、前記半導体領域と前記素子分離絶縁膜との間に形成されたシリコン窒化膜と、
    前記半導体領域の表面に形成された、該半導体領域の半導体と金属との化合物からなる導電膜と、
    を具備したことを特徴とする半導体装置。
  3. 前記導電膜は、ニッケルシリサイド、コバルトシリサイド、プラチナシリサイドのうちの何れかを主成分とする化合物であることを特徴とする、請求項１又は２記載の半導体装置。
  4. シリコンを主成分とする半導体基板の素子形成領域を囲むように、シリコン酸化物を主成分とする素子分離絶縁膜を形成する工程と、
    前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極下のチャネル領域を挟んで前記半導体基板中に拡散層を形成する工程と、
    前記チャネル領域及び拡散層を挟む領域で、前記半導体基板の一部を選択的にエッチングする工程と、
    前記基板のエッチングされた部分に、シリコンと格子定数の異なる半導体材料からなる第１の半導体領域をエピタキシャル成長する工程と、
    前記第１の半導体領域と前記素子分離絶縁膜との間に、側壁残し技術によりシリコン窒化膜を形成する工程と、
    前記第１の半導体領域及びシリコン窒化膜の上に、前記第１の半導体領域と同じ材料からなる第２の半導体領域をエピタキシャル成長する工程と、
    前記第２の半導体領域の表面に導電膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. ｎ型のシリコン基板の素子形成領域を囲むように、シリコン酸化物からなる素子分離絶縁膜を形成する工程と、
    前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極下のチャネル領域を挟んで前記シリコン基板中にｐ型拡散層を形成する工程と、
    前記チャネル領域及びｐ型拡散層を挟む領域で、前記シリコン基板の一部を選択的にエッチングする工程と、
    前記シリコン基板のエッチングされた部分に、ゲルマニウムとシリコンの混合物からなる第１のｐ型半導体領域を形成する工程と、
    前記第１のｐ型半導体領域と前記素子分離絶縁膜との間に、側壁残し技術によりシリコン窒化膜を形成する工程と、
    前記第１のｐ型半導体領域及びシリコン窒化膜の上に、第１の半導体領域と同じ材料からなる第２のｐ型半導体領域を形成する工程と、
    前記第２のｐ型半導体領域の表面に、該半導体領域の半導体と金属との化合物からなる導電膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2006248376A 2006-09-13 2006-09-13 半導体装置及びその製造方法 Pending JP2008071890A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006248376A JP2008071890A (ja) 2006-09-13 2006-09-13 半導体装置及びその製造方法
TW096132179A TW200818508A (en) 2006-09-13 2007-08-30 Semiconductor device and method of manufacturing the same
US11/898,602 US7825433B2 (en) 2006-09-13 2007-09-13 MIS-type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006248376A JP2008071890A (ja) 2006-09-13 2006-09-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008071890A true JP2008071890A (ja) 2008-03-27

Family

ID=39293238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006248376A Pending JP2008071890A (ja) 2006-09-13 2006-09-13 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US7825433B2 (ja)
JP (1) JP2008071890A (ja)
TW (1) TW200818508A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871896A (zh) * 2012-12-17 2014-06-18 国际商业机器公司 半导体结构和制造方法
US8835995B2 (en) 2010-09-07 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor devices including silicide regions and methods of fabricating the same
JP2017504192A (ja) * 2013-12-12 2017-02-02 日本テキサス・インスツルメンツ株式会社 埋め込みエピタキシャルファセットにおけるシリサイド及びコンタクトの形成

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814417B1 (ko) * 2006-10-02 2008-03-18 삼성전자주식회사 단결정 실리콘 패턴 형성 방법 및 이를 이용한 불 휘발성 메모리 소자의 형성 방법
JP2009043916A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
KR20100088854A (ko) * 2009-02-02 2010-08-11 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US8492237B2 (en) * 2011-03-08 2013-07-23 International Business Machines Corporation Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base
US8445971B2 (en) * 2011-09-20 2013-05-21 International Business Machines Corporation Field effect transistor device with raised active regions
KR101908451B1 (ko) 2012-06-04 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9202916B2 (en) * 2013-12-27 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
FR3041145B1 (fr) * 2015-09-11 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'une structure de canal de transistor en contrainte uni-axiale

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031480A (ja) * 1998-07-15 2000-01-28 Sony Corp 半導体層の形成方法及び半導体装置の製造方法
US20050253200A1 (en) * 2003-12-08 2005-11-17 Anand Murthy Method for improving transistor performance through reducing the salicide interface resistance

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614574A1 (de) * 1967-08-04 1970-10-29 Siemens Ag Halbleiterbauelement,insbesondere Halbleiterbauelement mit pn-UEbergang
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP2004047608A (ja) 2002-07-10 2004-02-12 Toshiba Corp 半導体装置及びその製造方法
JP2004111479A (ja) 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法
JP4369379B2 (ja) * 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031480A (ja) * 1998-07-15 2000-01-28 Sony Corp 半導体層の形成方法及び半導体装置の製造方法
US20050253200A1 (en) * 2003-12-08 2005-11-17 Anand Murthy Method for improving transistor performance through reducing the salicide interface resistance

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835995B2 (en) 2010-09-07 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor devices including silicide regions and methods of fabricating the same
US10170622B2 (en) 2010-09-07 2019-01-01 Samsung Electronics Co., Ltd. Semiconductor device including MOS transistor having silicided source/drain region and method of fabricating the same
US10263109B2 (en) 2010-09-07 2019-04-16 Samsung Electronics Co., Ltd. Semiconductor devices including silicide regions and methods of fabricating the same
US11004976B2 (en) 2010-09-07 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device including MOS transistor having silicided source/drain region and method of fabricating the same
CN103871896A (zh) * 2012-12-17 2014-06-18 国际商业机器公司 半导体结构和制造方法
JP2017504192A (ja) * 2013-12-12 2017-02-02 日本テキサス・インスツルメンツ株式会社 埋め込みエピタキシャルファセットにおけるシリサイド及びコンタクトの形成

Also Published As

Publication number Publication date
TW200818508A (en) 2008-04-16
US20080128748A1 (en) 2008-06-05
US7825433B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
JP2008071890A (ja) 半導体装置及びその製造方法
TWI333243B (en) A tensile strained nmos transistor using group iii-n source/drain regions
JP5058277B2 (ja) 半導体装置及びその製造方法
KR101436129B1 (ko) 스트레스형 전계효과 트랜지스터 및 그 제조방법
US9385231B2 (en) Device structure with increased contact area and reduced gate capacitance
TWI643264B (zh) Semiconductor device and method of manufacturing same
SG190567A1 (en) A strained channel transistor and method of fabrication thereof
US7923346B2 (en) Field effect transistor structure with an insulating layer at the junction
US20140191335A1 (en) Semiconductor device and method of manufacturing the same
JP6786755B2 (ja) 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造
JP2010171337A (ja) 電界効果トランジスタ
JP2009043916A (ja) 半導体装置及びその製造方法
WO2013086813A1 (zh) 半导体器件制造方法
JP2006100600A (ja) 半導体装置およびその製造方法
TWI379360B (ja)
JP2009094300A (ja) 半導体装置及びその製造方法
CN105448730A (zh) 半导体结构及其形成方法
US20130313655A1 (en) Semiconductor device and a method for manufacturing the same
CN103367394B (zh) 半导体器件及其制造方法
WO2012000316A1 (zh) 一种隔离区、半导体器件及其形成方法
US20090101945A1 (en) Semiconductor device
JPWO2006030505A1 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2008053638A (ja) 半導体素子及びその製造方法
JP2011066362A (ja) 半導体装置
CN103426907B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120717