CN103871896A - 半导体结构和制造方法 - Google Patents

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Abstract

本发明涉及半导体结构和制造方法。一种FET结构，包括外延的源极区和漏极区，其包括大的接触面积并表现出低电阻率和低栅极至源极/漏极寄生电容。横向刻蚀所述源极区和漏极区而不包括所述源极区/漏极区之间以及其相关联的接触的所述接触面积，以提供用于容纳低k电介质材料的凹陷。在所述抬升的源极区/漏极区和栅极导体之间，同时在所述栅极导体和诸如ETSOI或PDSOI衬底的衬底之间提供高k电介质层。所述结构可以用在诸如MOSFET装置的微电子装置中。

Description

半导体结构和制造方法
技术领域
本公开通常涉及半导体装置，更具体地，涉及在绝缘体上半导体（SOI）衬底上形成的具有外延的源极区和漏极区的场效应晶体管（FET）。
背景技术
随着各种集成电路部件的尺寸缩小，晶体管（例如FET）在性能和功耗方面都经历了显著的提升。这些提升可能很大程度上归因于其中所使用的部件的尺寸的缩小，其通常转化成减小的电容、电阻，以及增加的来自晶体管的电流通过量。然而，由装置尺寸的这种“经典”缩小带来的性能提升会引起外围电阻和寄生电容的增大。平面晶体管，例如金属氧化物半导体场效应晶体管（MOSFET），尤其适于用在高密度集成电路中。随着MOSFET和其他装置的尺寸减小，装置的源极区/漏极区、沟道区域、以及栅极电极的尺寸也减小。
具有短沟道长度的更小的平面晶体管的设计使得需提供非常浅的源极结/漏极结。为了避免注入到沟道中的杂质的横向扩散，浅结是必要的，因为这种扩散不利地有助于泄漏电流和差的击穿性能。为了可接受的短沟道装置的性能，通常要求厚度约为30nm至100nm的浅的源极/漏极结。绝缘体上半导体（SOI）技术可以形成高速浅结装置。此外，SOI装置通过减小寄生结电容提升性能。
在SOI衬底中，可以在硅衬底上形成包含二氧化硅的埋入氧化物（BOX）膜，并且在其上形成单晶硅薄膜。制造这样的SOI衬底的各种方法是已知的，其中一种是注氧隔离（SIMOX），其中氧被离子注入到单晶硅衬底中以形成BOX膜。形成SOI衬底的另一方法是晶片接合，其中具有氧化硅表面层的两个半导体衬底在氧化物表面接合在一起，以在这两个半导体衬底之间形成BOX层。
极薄绝缘体上硅（ETSOI）的硅层的厚度通常为3nm至10nm。ETSOI技术提供了极薄的硅沟道，其中在操作过程中多数载流子完全耗尽。
完全耗尽的CMOS技术（特别是薄SOI装置）的缩放需要抬升的源极/漏极（S/D）以减小外围电阻。常规的抬升的S/D具有在抬升的S/D和栅极之间寄生电容增大的缺点。此外，在一些装置结构中，例如，极薄SOI（ETSOI）中，扩展区电阻成为总外围电阻的主导组成部分。通过增厚扩展区域中的SOI可以降低扩展电阻。然而，在降低外围电阻和使寄生电容的增加最小化两个竞争的要求之间需要作出折衷。
装置尺寸缩小到25nm节点及以后，例如22nm节点，会导致外围电阻和寄生电容的增大。已经采取通过外延制造抬升的源极/漏极（RSD）来减小S/D电阻。抬升的RSD装置的两种类型包括垂直RSD和刻面（faceted）RSD。在给定的栅极节距下，垂直RSD已使得能够使用薄的间隔物从而增大硅化物至SD的接触面积。因此，有利地降低了接触电阻。这种配置的缺点是高的栅极至SD寄生电容。
刻面RSD装置提供了减小的栅极至SD的寄生电容的优点，但是需要硅化物间隔物以防止薄的SOI层完全硅化。该相对厚的间隔物减小了硅化物至SD的接触面积，并因此不利地增大了接触电阻。
图9示出了垂直RSD结构20的一个示例。该结构包括绝缘体上半导体（SOI）衬底，其包括第一半导体层22、绝缘体层24、以及第二半导体层26。第一半导体层22是厚度小于10nm（例如，6nm）的ETSOI层。在这个示例中，绝缘体层24是埋入氧化物（BOX）层。高k/金属栅极结构28形成在所述ETSOI层上。RSD区域30邻接所述ETSOI沟道区域。硅化物接触层32形成在所述RSD区域上。
图10示出了垂直刻面RSD结构36，其具有垂直RSD20中的某些相同部件。例如，可以使用原位掺硼（ISBD）和原位掺磷（ISPD）的刻面外延来形成RSD区域38。在结构36中需要包含例如氮化硅的第二硅化物间隔物40。结构36的高电阻率是由于降低的硅化物至SD的接触面积。可以在栅极电极上提供氮化物盖层。
概述
本公开的原则提供了用于提供具有低接触电阻并且还表现出低寄生电容的RSD结构的技术。这些原则还可以提供了具有改进功能性的其他FET结构。
根据第一示例性实施例，提供了一种方法，其包括：获得绝缘体上半导体衬底；在衬底上形成牺牲层；以及在衬底上形成掺杂的抬升的源极区和漏极区，每一抬升的源极区和漏极区具有顶表面和底表面。去除所述牺牲层，从而在所述抬升的源极区和漏极区之间形成间隔。所述方法进一步包括：横向刻蚀所述抬升的源极区和漏极区以形成从所述间隔延伸到所述抬升的源极区和漏极区的横向扩展的凹陷，以及用第一电介质材料填充所述间隔。
根据另外的实施例，示例性方法包括：获得半导体结构，其包括绝缘体上半导体衬底，电介质层，在所述衬底与所述电介质层之间的抬升的源极区和漏极区，每一抬升的源极区和漏极区具有以相对于所述衬底和所述电介质层对角线地延伸的表面为界的横向延伸的凹陷，在所述衬底之上并且在所述抬升的源极区和漏极区之间的沟槽，以及在沟槽内和横向延伸的凹陷内的第一电介质材料。从所述沟槽去除第一电介质材料，从而使得第一电介质材料保留在所述横向延伸的凹陷中。在所述沟槽内在该结构上形成电介质间隔物，所述电介质间隔物包括具有比所述第一电介质材料的k值高的k值的材料。在所述凹陷内形成栅极导体，并且所述栅极导体邻接所述电介质间隔物。
另外的示例性方法包括：获得半导体结构，其包括绝缘体上半导体衬底，电介质层，位于所述衬底与所述电介质层之间并具有顶表面和底表面的抬升的源极区和漏极区，以及在所述衬底之上并且在所述抬升的源极区和漏极区之间的沟槽；沿其晶面横向刻蚀所述抬升的源极区和漏极区以形成从所述沟槽横向延伸至所述抬升的源极和漏极中的横向扩展的凹陷；以及用第一电介质材料填充所述沟槽和横向延伸的凹陷。
第一示例性的半导体结构包括在绝缘层（诸如，BOX层）上具有半导体层的衬底。外延的抬升的源极区和漏极区在所述衬底的所述半导体层上，每一均包括顶表面和底表面以及由在所述顶表面和底表面之间对角线（例如，对于SiGe的（111）晶面，成54度角）地延伸的表面限定的横向延伸的凹陷。栅极导体位于所述源极区和漏极区之间。第一电介质间隔物包含在每一个横向延伸的凹陷内。第二电介质间隔物位于所述栅极导体和所述衬底之间以及所述栅极导体和所述第一电介质间隔物之间，所述第二电介质间隔物包括介电常数高于所述第一电介质间隔物的材料。
根据另外的示例性实施例的第二半导体结构包括在绝缘层上具有半导体层的衬底。外延的抬升的源极区和漏极区位于所述衬底的所述半导体层上，抬升的源极区和漏极区每一均包括顶表面和底表面以及由在所述顶表面和底表面之间汇集的晶面限定的横向延伸的凹陷。该结构还包括在所述衬底之上并且在所述抬升的源极区和漏极区内的横向延伸的凹陷之间的沟槽，以及在每一个所述抬升的源极区和漏极区的顶表面上的电介质层。
如本文所用，“促进”一动作包括执行该动作、使该动作更容易、帮助实施该动作、或者使该动作被执行。因此，作为示例而非限制，一个处理器上执行的指令可以通过发送适当的数据或命令来使动作执行或者帮助动作执行，来促进通过在远程处理器上执行的指令实施的动作。为了避免疑问，在动作者通过除了执行该动作以外来促进动作的情况下，该动作是通过某些实体或实体的组合执行的。
本发明的一个或多个实施例或其元素可以以计算机程序产品的形式来实现，所述计算机程序产品包括具有用于执行所示的方法步骤的计算机可用程序代码的有形计算机可读可记录存储介质。此外，本发明的一个或多个实施例或其元素可以以系统（或装置）的形式实现，所述系统（或装置）包括存储器、以及耦接至该存储器并且可操作来执行示例性方法步骤的至少一个处理器。另外，在另一方面，本发明的一个或多个实施例或其元素可以以用于执行此处所描述的一个或多个方法步骤的装置的方式实现；所述装置可以包括（i）硬件模块，（ii）软件模块，或者（iii）硬件和软件模块的组合；任意的（i）至（iii）实现此处所阐述的具体技术，并且所述软件模块存储在有形计算机可读可记录存储介质（或多个这样的介质）中。
提供了若干有益的技术效果。例如，一个或多个实施例可以提供以下优点中的一个或多个：
●低接触电阻；
●低栅极至源极/漏极寄生电容；
●低源极/漏极电阻；
●改善的栅极长度缩减。
在结合附图阅读时，从以下的本发明的示例性实施例的详细描述，本发明的这些和其他特征和优点将变得明显。
附图说明
以下通过示例的方式给出的详细描述在结合附图时将会最佳地理解，其中相同的附图标记表示相同的元素和部件。
图1是极薄绝缘体上半导体（ETSOI）晶片的侧面剖视图；
图2是示出生长牺牲栅极、RSD区域、以及电介质填充层后的ETSOI晶片的示意图；
图3是示出从图2的结构去除牺牲栅极的示意图；
图4是示出横向刻蚀RSD区域的示意图；
图5是示出用低k电介质材料填充通过牺牲栅极的去除和RSD区域的刻蚀而产生的间隔的示意图；
图6是示出在图5的结构中通过部分去除低k电介质材料形成凹陷的示意图；
图7A是示出图6所示的凹陷中形成替代金属栅极的示意图；
图7B是从图7A所示的结构形成的FET结构的示意图；
图8A是示出在包括部分耗尽的绝缘体上硅（PDSOI）衬底的结构中形成替代金属栅极的替代实施例的示意图；
图8B从图8A所示的结构形成的FET结构的示意图；
图9是示出包括垂直RSD区域的现有技术装置的示意图；以及
图10是示出包括刻面RSD区域的现有技术装置的示意图。
具体实施方式
图1示出了ETSOI晶片42，其包括覆在绝缘层24（诸如，埋入氧化物（BOX）层）上的第一硅层22（以下称为ETSOI层）。ETSOI层22的厚度优选小于10nm。半导体衬底层26在绝缘层24之下。在一个或多个实施例中，BOX层的厚度约为145nm，而衬底层26约为875μm。
ETSOI层22优选由半导体材料形成，所述半导体材料诸如晶体硅、硅锗、或掺杂碳的硅。在Si:C的情况下，以原子量百分比计，碳构成0.2至4%的碳，优选0.5至2.7%的碳。如本领域技术人员所知的，可以通过平坦化、研磨、湿法刻蚀、干法刻蚀、氧化之后的氧化物刻蚀，或者其任意组合，将ETSOI层22减薄至期望的厚度。减薄ETSOI层22的一种方法包括：通过干法或湿法热氧化工艺对硅进行氧化，然后优选用氢氟酸（HF）混合物湿法刻蚀氧化物层。可以重复此工艺以获得期望的厚度。晶片42上的ETSOI层22的厚度优选小于10nm，且在一个示例性实施例中是6nm厚。第二半导体层26由半导体材料形成，所述半导体材料包括但不限于：Si、应变Si、Si:C、SiGe、SiGe:C、Si合金、Ge、Ge合金、GaAs、InAs、InP，以及其他III/V族和II/VI族化合物半导体。
绝缘层24跨展ETSOI层22，在衬底半导体层26顶部延伸，并且其可以通过注入高能杂质到衬底26中然后对此结构退火来形成埋入绝缘层而形成。替代地，可以在ETSOI层22形成前沉积或外延生长绝缘层24。形成SOI衬底的另一种更常用的方法是晶片接合，其中具有氧化硅表面层的两个半导体衬底在氧化硅表面接合在一起，以在这两个半导体衬底之间形成BOX层。二氧化硅也是在可以形成所述埋入绝缘层的氧化物材料之中。
图2示出了包括在晶片42的一部分上形成的牺牲“伪”栅极52的结构50。所述牺牲栅极是限定了后来形成的操作该半导体装置的栅极结构的几何形状的结构，其中所述伪栅极被去除并在其位置形成操作该半导体装置的栅极结构，如下面进一步描述的。在一个实施例中，牺牲栅极52可以包括：ETSOI层上的牺牲栅极氧化物，在所述牺牲氧化物顶部上的多晶硅层，以及在所述多晶硅层顶部上的氮化物盖层。在另一个实施例中，牺牲栅极52可以包括氮化硅层。所公开的牺牲栅极材料被认为是示例性的而非限制性的。替代地，可采用本领域技术人员所熟知的其他合适的材料或材料的组合。在该示例性实施例中，首先在ETSOI层22上生长牺牲栅极材料层，然后施加掩模（未示出）到要包括牺牲栅极52的栅极材料层的区域。通过刻蚀或其他合适的工序去除未被栅极图案化掩模覆盖的栅极材料。采用本领域技术人员熟知的处理技术，在未被栅极结构和其可选的间隔物覆盖的所述晶片的暴露的区域上外延生长RSD区域30。在一些示例性实施例中，可以使用掺杂硼的SiGe来形成pFET结构，而可以使用掺杂磷或砷的SiGe RSD区域来形成nFET结构。在一个示例性实施例中，两个RSD区域30都包括SiGe。在另一示例性实施例中，所述RSD区域包括包含达4%的碳的Si:C并且掺杂有V族元素以形成nFET装置。在ETSOI层22上生长RSD区域30之后，形成电介质膜层54。在一个示例性实施例中，电介质膜层54包括低k的材料，例如氧化硅、掺杂碳的氧化硅、或者掺杂氟的氧化硅。替代地，电介质层54可以包括多个层。美国专利No.6,939,751公开了形成RSD装置的伪栅栅极及其相邻层的工艺，其内容通过引用并入在此。
再次参照所述RSD区域，可以通过在ETSOI层22上面选择性地外延生长SiGe来提供原位掺杂的半导体材料。所述外延的SiGe的Ge含量的范围可以为5%至60%（以原子量%计）。所述外延的SiGe可以在本征的压应变下，其中所述压应变由SiGe的较大晶格尺寸和其上外延生长SiGe的层的较小晶格尺寸之间的晶格失配产生的。所述外延生长的SiGe在ETSOI层22的随后在其中形成半导体装置（诸如，pFET装置）的沟道的部分产生压应变。术语“原位掺杂”是指，提供所述抬升的源极区域和抬升的漏极区的导电性的杂质是在提供所述抬升的源极区和所述抬升的漏极区的半导体材料的外延生长工艺期间引入的。可以在所述外延生长工艺期间，用第一导电类型的杂质对所述原位掺杂的半导体材料进行掺杂。如在此使用的，术语“导电类型”表示掺杂区域为p型或n型。如在此使用的，“p型”是指向本征半导体添加杂质，产生价电子空缺。在包含硅的衬底中，p型杂质（即，杂质）的示例包括但不限于：硼、铝、镓以及铟。如在此使用的，“n型”是指添加为本征半导体贡献自由电子的杂质。在包含硅的衬底中，n型杂质（即，杂质）的示例包括但不限于：锑、砷以及磷。可以使用离子注入代替原位掺杂。美国公开No.2012/0061759公开了适于一些示例性实施例的RSD材料和掺杂水平，通过引用将其并入在此。
如图3所示地处理图2所示的结构50，以去除牺牲栅极52，优选通过刻蚀工艺例如干法（离子）刻蚀。牺牲栅极52的去除导致具有在所述RSD区域之间的延伸到ETSOI层22的沟槽58的结构56。所述沟槽的尺寸与所述栅极电极以及随后可以在其中形成的其他层（一层或多层）的尺寸一致。在一些实施例中，栅极电极厚度范围可以为20至100nm，而栅极长度的范围可以为10至250nm，但是如果需要也可以使用更小和更大的厚度和长度。电介质膜层54包括由所述牺牲栅极分开的两个分立的部分，每一均邻接RSD区域30中的一个的顶表面。
对图3所示的结构56进行刻面刻蚀工艺。在一个示例性实施例中，沟槽58在外延反应器中经受氯化氢气体。这导致掺杂的RSD区域30的横向的各向异性刻蚀，如图4示意性所示。在另一示例性实施例中，可以采用使用氢氧化四甲基铵（TMAH）的湿法各向异性刻蚀工艺。所述刻蚀工艺后从横截面观察时，每一个RSD区域具有sigma（Σ）或“反sigma”结构。在每一个外延的抬升的源极区和漏极区内的横向延伸的凹陷是由在每一个外延的抬升的源极区和漏极区内从其顶表面和底表面对角线延伸至交点的表面限定的。因此，由于所述横向刻蚀从所述RSD区域的中间部分比顶部部分和底部部分去除更多的材料，因此RSD区域30继续保持与电介质膜层54和ETSOI层22大的接触面积。包括所述RSD区域的材料的晶体结构有助于有效形成所述横向延伸的、三角形凹陷。在不同的晶面，包括所述RSD区域的材料的刻蚀速率不同，导致这些区域的各向异性刻蚀。在其中所述RSD区域包括外延生长在绝缘体上硅衬底上的SiGe的一个示例性结构中，在（111）面的刻蚀速度基本较慢，该面作为形成刻蚀的RSD区域的对角线地延伸的表面的至少一部分的刻蚀停止。如果相对早地停止刻蚀，则所述RSD区域中的凹陷可能类似于梯形而不是如图4所示的三角形。在该示例性实施例中，所述刻蚀沿着具有54度角的（111）面停止。相应地，为了获得如图4所示的结构，RSD区域的厚度应该在一定的限制之间并且刻蚀持续足够的时间直到完成期望的结构。无论哪种凹陷结构（三角形或梯形）都可以提供满意的结果。从而形成包括在所述RSD区域30内的横向延伸的凹陷的沟槽60。每一个凹陷位于所述RSD区域中的一个的顶表面和底表面之间。电介质膜层54对在该示例性工艺中使用的氯化氢气体有抵抗性，并因此在刻蚀后保持基本相同的结构。在一个示例性工艺中，可以在外延反应器中使用HCl在大约600℃在大约10Torr下进行刻蚀至少三十秒。如果采用氯气代替HCL，则可以在大约500℃在大约10Torr下进行刻蚀。
完成所述RSD区域的刻蚀后，用低k电介质填充材料62，例如，二氧化硅、掺杂碳的氧化硅、掺杂氟的氧化硅、氮化硼、氮化碳硼或者其他合适的材料，填充沟槽60。可以通过化学气相沉积（CVD）、旋涂、原子层沉积（ALD）、或者任何其他适合的工艺技术沉积所述低k电介质。所述低k材料的k值优选小于氮化硅的k值。所述低k材料的k值的范围为从2至6，并且优选为从2.4至4，并且更优选为从2.5至3.5。图5示出了此步骤后的示例性结构。
对图5的结构进行干法（离子）刻蚀，从而从包括图3所示的原始形成的沟槽58的间隔去除低k电介质填充材料。填充材料保留在沟槽60的所述横向延伸的凹陷中，并且包括将RSD区域30与图6所示的结构68中新形成的沟槽66分开的间隔物64。该刻蚀工艺对包括填充材料62的氧化物材料是选择性的。
在结构68上形成高k材料层作为间隔物/栅极电介质层70。可以使用介电常数（k值）高于，例如，二氧化硅的介电常数3.9的高k电介质材料。所述高k电介质材料可以包括电介质金属氧化物。在一些实施例中，可以使用介电常数在4.0至8.0范围内的高k材料。示例性的高k电介质材料可以包括：HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、或者Y2OxNy。在另外的实现方式中，可以使用介电常数约为7.5的氮化硅（Si3N4）电介质材料作为所述间隔物和栅极电介质材料。所述栅极电介质层（即，在栅极金属和ETSOI层之间的层）也可以包括但不限于：氧化铪（HfO2）、氧化铝（Al2O3）、氧化镧（La2O3）、氧化锆（ZrO2）、以及它们的相应硅化物。栅极电介质的厚度可以在1.0nm至5.0nm的范围内。可以使用毯式沉积和各向异性回刻蚀方法来形成间隔物/栅极电介质层70。应注意，可以使用任何沉积方法，例如，化学气相沉积，来形成用于间隔物的材料。间隔物可以包括单层或者多层。可以用与间隔物/栅极电介质层70的剩余部分相同的材料，或者不同的材料，来形成栅极电介质层70A。在一些实施例中，它可以在沉积形成所述层的剩余部分的高k材料之前形成。
通过PVD、ALD、CVD或本领域技术人员所知的其他适合的工艺，在所述结构上沉积栅极电极层72。可以通过刻蚀或其他减性过程去除多余的栅极材料。所述栅极电极可以包括金属，例如TiN、TaN、W、WN、TaAlN、Al、Au、Ag或者这些金属的组合。栅极电极层72还可以包括位于金属材料上的多晶硅层，从而可以硅化所述多晶硅层的顶部。形成在晶片上的栅极电极的厚度可以在大约20至100nm的范围内，长度可以在大约10至250nm的范围内，但是也可以构思更小和更大的厚度和长度。
所得到的结构80如图7A所示。随后根据与本领域技术人员熟知的类似的自对准硅化物（salicide）工艺技术，用接触层32（诸如，金属硅化物层）代替电介质膜层54，以形成图7B所示的FET结构。
可以采用就图1至7所示和所描述的类似的工艺来形成图8A所示的结构90。此结构90包括在绝缘体层92而非ETSOI层上的部分耗尽的硅。此外，邻接栅极的源极区/漏极区是凹陷的，并且在PDSOI层92上的掺杂的外延形成的区域94在结构上不是单片的。去除电介质膜层54并用接触层32代替之，以形成图8B所示的FET结构。根据此处的教导，使用除了那些包括ETSOI和PDSOI层的衬底以外的衬底来提供FET结构也是可行的。每一个源极区/漏极区94包括嵌入掺杂的Si:C的应力源层94B，其延伸至PDSOI层92的顶表面以产生拉应力。每一个RSD区域还包括外延形成的n型掺杂的SiGe盖层94A。SiGe盖层94A容易在氯化氢中和在氯气中刻蚀以形成在后来其中形成低k氧化物间隔物64的横向凹陷。已经发现，在这样的环境中SiGe比硅更容易刻蚀。在nFET结构的该示例性实施例中，在SiGe盖层94A的顶表面和底表面之间沿着晶面形成所述凹陷。替代地，可以使用类似的技术来制造pFET结构（未示出）。例如，可以在pFET装置中在嵌入Si:Ge的应力源层上形成p型掺杂的SiGe盖层。以上面就ETSOI结构80所描述的相同的方式形成间隔物64、70以及栅极导体72。将理解，可以使用上述技术来形成具有一个以上的装置的集成电路。例如，通过加入常规的图案化技术，可以在同一芯片上形成n型MOSFET和p型MOSFET装置。
鉴于至此的讨论，提供了一种结构，其包括在绝缘层（诸如，BOX层）上具有半导体层的衬底。外延的源极区和漏极区30、94在所述衬底的所述半导体层上，每一均包括由在其顶表面和底表面之间对角线（例如，对于SiGe的（111）面，成54度角）地延伸的表面限定的横向延伸的凹陷。栅极导体72位于源极区和漏极区30之间，或者替代地，如图8A至B所示在区域94之间。第一电介质间隔物64被包含在每一个横向延伸的凹陷内。第二电介质间隔物70位于栅极导体72和所述衬底之间以及所述栅极导体和第一电介质间隔物64之间，所述第二电介质间隔物包括介电常数高于所述第一电介质间隔物的材料。在一些实施例中，半导体层22可以包括厚度为10nm或更小的硅层，以及在一些实施例中包括抬升的源极区和漏极区。在一个或多个实施例中，所述外延的抬升的源极区和漏极区包括掺杂的硅锗，以及在其他实施例中包括掺杂碳的硅。在一个或多个实施例中，在所述RSD区域中的每一个对角线地延伸的表面包括（111）晶面。所述第一电介质间隔物可以包括k值低于氮化硅的k值的材料，例如二氧化硅。在一些实施例中，每一个凹陷中的第一电介质间隔物的k值在2.4和4.0之间。在一个或多个实施中，每一个外延的抬升的源极区和漏极区30的所述对角线延伸的表面包括汇集的晶面，例如图4至8所示。可以在每一个外延的抬升的源极区和漏极区上提供导电接触层32，如图7B和8B所示，第二电介质间隔物70在每一个接触层和栅极导体72之间延伸。在替代实施例中，所述衬底包括在部分耗尽的绝缘体上硅衬底，例如图8A至8B所示。在一个或多个实施例中，每个第一（低k）电介质间隔物包括k值在2.4和4.0之间的材料，并且所述第二电介质间隔物的k值在4.0至8.0之间。在一些实施例中，所述第二电介质间隔物包括单一材料，例如氮化硅。在其他实施例中，如上面进一步详细讨论的，所述第二电介质间隔物包括多层，。在一个或多个示例性结构的实施例中，每个外延的源极区和漏极区包括在所述衬底上的嵌入的应力源层，以及在所述嵌入的应力源层上的盖层，并且进一步地，其中所述横向延伸的凹陷包括所述盖层内汇集的晶面。图8A至8B的实施例公开了具有嵌入的应力源层94B和掺杂的盖层94A的结构，其中包含低k间隔物64的凹陷在所述盖层内。
根据本公开提供的另外的结构包括：包括在绝缘层上半导体层的衬底，在所述衬底的所述半导体层上的外延的抬升的源极区和漏极区（例如，区域30），每个所述抬升的源极区和漏极区包括顶表面和底表面以及在所述顶表面和底表面之间由汇集的晶面限定的横向延伸的凹陷。所述结构进一步包括在所述衬底之上并且在所述抬升的源极区和漏极区内的横向延伸的凹陷之间的沟槽60，以及在每个所述抬升的源极区和漏极区的顶表面上的电介质层54。这样的结构的一个示例性实施例如图4所示。在一个进一步的实施例中，所述结构进一步包括在所述沟槽和所述横向延伸的凹陷内的电介质材料，例如图5所示。在一个或多个实施例中，所述沟槽和凹陷内的电介质材料包括k值在2.4和4.0之间的材料。在一个或多个实施例中，所述半导体层（例如，层22）包括厚度为10纳米或更小的硅层。在一个或多个实施例中，所述RSD区域内的每个凹陷具有三角形配置。在一个或多个实施例中，每个抬升的源极区和漏极区包括硅，并且每个汇集的晶面为（111）晶面。在所述结构的一些实施例中，所述示例性结构进一步包括在每个横向延伸的凹陷内的电介质间隔物64，例如图6所示。在该结构的进一步的实施例中，随着所述汇集的晶面汇集在一点，每个横向延伸的凹陷具有三角形配置，所述电介质间隔物位于三角形凹陷内，如图6所示。在任意的上述实施例中，每个抬升的源极区和漏极区包括硅，并且每个对角线延伸的表面为（111）晶面。在一个或多个实施例中，例如图8A、8B所示的实施例中，所述衬底包括部分耗尽的绝缘体上硅衬底，每个横向延伸的凹陷具有三角形配置，并且从所述抬升的源极和漏极中的一个的顶表面和所述衬底之间延伸。在一个或多个实施例中，限定每个凹陷的汇集的晶面中的一个与在所述RSD区域30、94中的一个的顶表面和电介质层54的一个之间的界面相交。
另外的示例性结构包括具有在绝缘层上的半导体层的衬底，以及在所述衬底上包括栅极导体和源极区/漏极区的场效应晶体管。由汇集的晶面限定的横向延伸的凹陷在每个源极区/漏极区内。包括具有第一介电常数的第一材料的第一电介质间隔物在每个所述横向延伸的凹陷内。（参看，例如，图7A至7B和图8A至8B中的低k间隔物）。第二电介质间隔物在所述栅极导体和每个所述第一电介质间隔物之间。所述第二电介质间隔物（例如，图7A至7B和8A至8B中的元件70）包括介电常数高于所述第一材料的介电常数的第二材料。在该示例性结构的一个或多个实施例中，所述半导体层包括厚度为10nm或更小的硅层，并且所述外延的源极区/漏极区包括外延的抬升的源极区/漏极区。图7A至7B的实施例包括在具有这样的厚度的ETSOI层上的RSD区域30。在所述结构的一些实施例中，所述结构包括部分耗尽的绝缘体上硅衬底，并且每个所述外延的源极区/漏极区包括在所述衬底上的嵌入的应力源层以及在所述嵌入的应力源层上的盖层，所述横向延伸的凹陷位于所述盖层内。上面关于图8A至B的讨论涉及结构90，其具有这样的具有掺杂的嵌入的应力源和盖区域的衬底。在一些实施例中，所述示例性结构的每个外延的源极区/漏极区包括在所述衬底上的嵌入的应力源层和在所述嵌入的应力源层上的盖层。在这样的实施例中，所述横向延伸的凹陷位于所述盖层内。如上讨论的，包含硅锗的盖层易于在氯气或盐酸中刻蚀。图8A至B公开了这样的示例性结构，其中所述衬底包括PDSOI层92。
提供第一示例性方法，其包括：获得绝缘体上半导体衬底，在所述衬底上形成栅极层（例如，图2中的层52），以及在所述衬底上形成掺杂的抬升的源极区和漏极区，每个抬升的源极区和漏极区具有顶表面和底表面。去除所述牺牲栅极层，从而在所述源极区和漏极区之间形成间隔，例如，如图3所示。所述方法还包括：横向刻蚀所述抬升的源极区和漏极区以形成从所述间隔延伸到所述源极区和漏极区中的横向扩展的凹陷，例如，如图4所示，以及用第一电介质材料填充所述间隔。图5示出了：在一些实施例中，用电介质材料62（其是低k氧化物材料）填充间隔60。随后的步骤可以包括：在所述第一电介质材料中形成凹陷，同时将所述第一电介质材料作为第一电介质间隔物保持在所述横向延伸的凹陷内，例如图6所示；在所述间隔内形成第二电介质间隔物，以及在所述第二电介质间隔物内并邻接所述第二电介质间隔物地形成导电的栅极结构。示例性的第二电介质间隔物70和栅极结构72在图7A和7B中示出。
另外的示例性方法包括：获得如下的结构，其包括绝缘体上半导体衬底；电介质层；在所述衬底和所述电介质层之间的源极区和漏极区，每个源极区和漏极区具有以相对于所述衬底和所述电介质层对角线地延伸的表面定界的横向延伸的凹陷；在所述衬底上方并且在抬升的源极区和漏极区之间的沟槽；以及在所述沟槽和横向延伸的凹陷内的第一电介质材料。图5示出了这样的结构。从所述沟槽去除所述第一电介质材料，以使得第一电介质材料保留在所述横向延伸的凹陷中，如图6所例示的。在所述沟槽内在所述结构上形成电介质间隔物，所述电介质间隔物包括k值高于所述第一电介质材料的k值的材料。在所述沟槽内形成栅极导体，并且其邻接所述电介质间隔物。图7A和8A示出了根据该另外的示例性方法形成的结构，其具有在沟槽内形成的栅极导体72和具有相对高的k值的间隔物70。
另外的示例性方法包括：获得如下的结构（如图3示意性示出的），其包括绝缘体上半导体衬底、电介质层、在所述衬底和所述电介质层之间并具有顶表面和底表面的源极区和漏极区、以及在所述衬底上方并且在所述源极区和漏极区之间的沟槽；沿着其晶面横向刻蚀所述源极区和漏极区（例如，区域30、94A），以形成从所述沟槽延伸到所述源极区和漏极区中的横向扩展的凹陷（如图4所示）；以及用第一电介质材料填充所述沟槽和横向扩展的凹陷（如图5所示例的）。在所述示例性方法的一个或多个实施例中，进一步的步骤包括：从所述沟槽去除所述第一电介质材料，使得所述第一电介质材料保留在所述横向延伸的凹陷中；在所述沟槽内在所述结构上形成电介质间隔物，所述电介质间隔物包括具有比所述第一电介质材料的k值高的k值的材料；以及在所述沟槽内并且邻接所述电介质间隔物地形成栅极导体。将理解，（i）不管衬底是否包括，例如，ETSOI层或PDSOI层，或者（ii）不管所述源极区/漏极区是在其中形成栅极的区域旁边的所述衬底（在图2所示）上直接外延生长的抬升的单块结构，或者不管它们是否包括图8A至B的示例性实施例中所示的分层结构，在所述示例性实施例中，在所述衬底上的凹陷区域中而非在所述栅极区域旁边，外延生长嵌入的应力源层94B，并且在邻接所述栅极区域的所述嵌入的应力源层上生长盖层94A，都可以执行这样的步骤。
这里使用的术语仅仅是为了描述特定实施例的目的，并不是要限制本发明。如这里使用的，单数形式“一”、以及“该”也意图包括复数形式，除非上下文明确地另有说明。将理解，当在本说明书中使用时，术语“包括”和/或“包含”指明所涉及的特征、整体、步骤、操作、元件和/或组件，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。通常使用诸如“之上”和“之下”的术语来表示相对的位置而不是相对的高度，除非另有说明。
应理解，上述的本发明的示例性实施例可以用许多不同的方式实现。所选和所描述的实施例是为了最佳地解释本发明的原则和实际应用，以及为了使本领域普通技术人员能够理解本发明适于预期的特定用途的各种修改的各种实施例。在给出这里提供的本发明的教导的情况下，相关领域的普通技术人员将能够构思本发明的其他实施例。
尽管这里已经参照附图描述了本发明的示例性实施例，但是应当理解，本发明不限于这些具体实施例，并且本领域技术人员可以做出各种其他改变和修改而不偏离本发明的范围和精神。

Claims (25)

1.一种制造半导体结构的方法，包括：
获得绝缘体上半导体衬底；
在所述衬底上形成牺牲栅极层；
在所述衬底上形成掺杂的抬升的源极区和漏极区，所述抬升的源极区和漏极区每一都具有顶表面和底表面；
去除所述牺牲栅极层，从而在所述抬升的源极区和漏极区之间形成间隔；
横向刻蚀所述抬升的源极区和漏极区以形成从所述间隔延伸到所述抬升的源极区和漏极区中的横向扩展的凹陷；以及
用第一电介质材料填充所述间隔。
2.根据权利要求1所述的方法，进一步包括：
在所述第一电介质材料中形成凹陷，同时将所述第一电介质材料作为第一电介质间隔物保持在所述横向扩展的凹陷内。
3.根据权利要求2所述的方法，进一步包括：
在所述间隔内并且邻接所述衬底和所述第一电介质间隔物地形成第二电介质间隔物，所述第二电介质间隔物包括具有比所述第一电介质材料高的k值的材料。
4.根据权利要求3所述的方法，进一步包括：
在所述第二电介质间隔物内并邻接所述第二电介质间隔物地形成导电的栅极结构，所述第二电介质间隔物包括在所述导电的栅极结构和所述衬底之间的栅极电介质层。
5.根据权利要求4所述的方法，其中所述衬底包括包含厚度为10nm或更小的硅层的极薄的绝缘体上硅衬底。
6.根据权利要求4所述的方法，其中所述第一电介质材料的k值在2.4至4的范围内。
7.根据权利要求4所述的方法，其中所述抬升的源极区和漏极区包括具有（111）晶面的掺杂的硅锗，其中横向刻蚀的步骤进一步包括使用所述（111）晶面作为刻蚀停止物，从而形成定界所述横向扩展的凹陷的对角线表面。
8.根据权利要求4所述的方法，其中所述抬升的源极区和漏极区包括硅，其中横向刻蚀的步骤进一步包括各向异性刻蚀所述源极区和漏极区，以形成由所述抬升的源极区和漏极区的晶面限定的三角形凹陷。
9.根据权利要求4所述的方法，进一步包括：
在所述抬升的源极区和漏极区的所述顶表面上形成电介质膜层，从而在所述抬升的源极区和漏极区与所述电介质层之间形成一组第一界面。
10.根据权利要求9所述的方法，其中在横向刻蚀所述抬升的源极区和漏极区的步骤期间，在所述抬升的源极区和漏极区与所述电介质层之间的所述第一界面保持大致相同的尺寸。
11.根据权利要求10所述的方法，进一步包括在所述抬升的源极区和漏极区与所述衬底之间的一组第二界面，其中在横向刻蚀所述抬升的源极区和漏极区的步骤期间，在所述抬升的源极区和漏极区与所述衬底之间的所述第二界面保持大致相同的尺寸。
12.一种制造半导体结构的方法，包括：
获得如下的结构，该结构包括：绝缘体上半导体衬底；电介质层；在所述衬底和所述电介质层之间的源极区和漏极区，所述源极区和漏极区每一都具有由相对于所述衬底和所述电介质层对角线地延伸的表面定界的横向延伸的凹陷；在所述衬底之上并且在所述源极区和漏极区之间的沟槽；以及在所述沟槽和横向延伸的凹陷内的第一电介质材料；
从所述沟槽去除所述第一电介质材料从而使得所述第一电介质材料保留在所述横向延伸的凹陷内；
在所述沟槽内在所述结构上形成电介质间隔物，所述电介质间隔物包括k值比所述第一电介质材料的k值高的材料，以及
在所述沟槽内并且邻接所述电介质间隔物地形成栅极导体。
13.根据权利要求12所述的方法，其中所述衬底包括极薄的绝缘体上硅衬底，并且所述源极区和漏极区包括抬升的源极区/漏极区。
14.根据权利要求12所述的方法，其中所述衬底包括部分耗尽的绝缘体上硅衬底，所述源极区和漏极区每一均包括在所述衬底上的嵌入的应力源层以及硅锗盖层，所述横向延伸的凹陷在所述盖层内延伸。
15.根据权利要求12所述的方法，其中所述横向延伸的凹陷具有包含晶面的三角形配置。
16.根据权利要求15所述的方法，其中所述衬底包括厚度为10nm或更小的硅层。
17.根据权利要求16所述的方法，其中所述源极区和漏极区包括硅，并且所述对角线地延伸的表面由（111）晶面限定。
18.根据权利要求16所述的方法，进一步包括：
用与所述源极区和漏极区邻接的导电接触层替代所述电介质层。
19.一种制造半导体结构的方法，包括：
获得如下的结构，该结构包括绝缘体上半导体衬底、电介质层、在所述衬底和所述电介质层之间并且具有顶表面和底表面的源极区和漏极区、以及在所述衬底之上并且在所述源极区和漏极区之间的沟槽；
沿着其晶面横向刻蚀所述源极区和漏极区，以形成从所述沟槽延伸到所述源极区和漏极区中的横向扩展的凹陷，以及
用第一电介质材料填充所述沟槽和横向延伸的凹陷。
20.根据权利要求19所述的方法，进一步包括：
从所述沟槽去除所述第一电介质材料，从而使得所述第一电介质材料保留在所述横向延伸的凹陷中；
在所述沟槽内在所述结构上形成电介质间隔物，所述电介质间隔物包括k值比所述第一电介质材料的k值高的材料，以及
在所述沟槽内并且邻接所述电介质间隔物地形成栅极导体。
21.根据权利要求20所述的方法，其中所述衬底包括厚度为10nm或更小的硅层。
22.根据权利要求20所述的方法，其中所述衬底包括部分耗尽的绝缘体上硅结构。
23.根据权利要求20所述的方法，其中所述抬升的源极区和漏极区包括硅，并且其中横向刻蚀的步骤进一步包括各向异性地刻蚀所述源极区和漏极区，以形成由每个抬升的源极区和漏极区的（111）晶面限定的表面。
24.根据权利要求23所述的方法，其中横向刻蚀的步骤进一步包括形成三角形的横向延伸的凹陷。
25.一种半导体结构，包括：
衬底，包括在绝缘层上的半导体层；
外延的源极区和漏极区，其在所述衬底的所述半导体层上，所述源极区和漏极区每一都包括由对角线地延伸的表面限定的横向延伸的凹陷；
栅极导体，位于所述源极区和漏极区之间；
第一电介质间隔物，被包含在每个横向延伸的凹陷内，以及
第二电介质间隔物，位于所述栅极导体和所述第一电介质间隔物之间，所述第二电介质间隔物包括介电常数比所述第一电介质间隔物高的材料。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216459A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 用于制造半导体器件的方法
CN110024104A (zh) * 2016-12-30 2019-07-16 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
CN111901643A (zh) * 2020-06-20 2020-11-06 河北广电无线传媒有限公司 一种高可靠性iptv机顶盒

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034701B2 (en) 2012-01-20 2015-05-19 International Business Machines Corporation Semiconductor device with a low-k spacer and method of forming the same
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US9035365B2 (en) * 2013-05-02 2015-05-19 International Business Machines Corporation Raised source/drain and gate portion with dielectric spacer or air gap spacer
FR3012258A1 (fr) * 2013-10-23 2015-04-24 St Microelectronics Crolles 2 Procede de realisation de transistors nmos et pmos sur un substrat du type soi, en particulier fdsoi, et circuit integre correspondant
US9876110B2 (en) 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
US9640656B2 (en) * 2014-04-04 2017-05-02 Micron Technology, Inc. Transistors having strained channel under gate in a recess
US9368591B2 (en) * 2014-07-18 2016-06-14 Globalfoundries Inc. Transistors comprising doped region-gap-doped region structures and methods of fabrication
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
US9735173B1 (en) 2016-03-17 2017-08-15 International Business Machines Corporation Reduced parasitic capacitance and contact resistance in extremely thin silicon-on-insulator (ETSOI) devices due to wrap-around structure of source/drain regions
US9837407B1 (en) 2016-09-06 2017-12-05 International Business Machines Corporation Semiconductor device with increased source/drain area
US11316026B2 (en) 2018-07-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed channel structure in FDSOI
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR20210130899A (ko) * 2020-04-22 2021-11-02 삼성디스플레이 주식회사 디스플레이 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132431A1 (en) * 2001-03-19 2002-09-19 International Business Machines Corporation Method for forming notch gate having self-aligned raised source/drain structure
CN1624885A (zh) * 2003-10-22 2005-06-08 国际商业机器公司 制造具有凹入沟道的薄soi cmos的方法及其制造的器件
JP2008071890A (ja) * 2006-09-13 2008-03-27 Toshiba Corp 半導体装置及びその製造方法
US20110309446A1 (en) * 2010-06-16 2011-12-22 International Business Machines Corporation Strained thin body cmos device having vertically raised source/drain stressors with single spacer
CN102804387A (zh) * 2010-03-16 2012-11-28 国际商业机器公司 薄box金属背栅极薄soi器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690072B2 (en) 2002-05-24 2004-02-10 International Business Machines Corporation Method and structure for ultra-low contact resistance CMOS formed by vertically self-aligned COSI2 on raised source drain Si/SiGe device
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100506823B1 (ko) 2003-11-24 2005-08-10 삼성전자주식회사 반도체 장치의 제조 방법
US7060546B2 (en) 2003-11-26 2006-06-13 International Business Machines Corporation Ultra-thin SOI MOSFET method and structure
US20050145956A1 (en) * 2004-01-05 2005-07-07 Taiwan Semiconductor Manufacturing Co. Devices with high-k gate dielectric
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US20080217686A1 (en) 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
EP2120266B1 (en) * 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
US8338260B2 (en) 2010-04-14 2012-12-25 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
US8202767B2 (en) 2010-05-28 2012-06-19 International Business Machines Corporation Device and method of reducing junction leakage
US8574970B2 (en) 2010-09-15 2013-11-05 International Business Machines Corporation Method of forming an extremely thin semiconductor insulator (ETSOI) FET having a stair-shaped raised source/drain
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US10103226B2 (en) * 2012-04-30 2018-10-16 International Business Machines Corporation Method of fabricating tunnel transistors with abrupt junctions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132431A1 (en) * 2001-03-19 2002-09-19 International Business Machines Corporation Method for forming notch gate having self-aligned raised source/drain structure
CN1624885A (zh) * 2003-10-22 2005-06-08 国际商业机器公司 制造具有凹入沟道的薄soi cmos的方法及其制造的器件
JP2008071890A (ja) * 2006-09-13 2008-03-27 Toshiba Corp 半導体装置及びその製造方法
CN102804387A (zh) * 2010-03-16 2012-11-28 国际商业机器公司 薄box金属背栅极薄soi器件
US20110309446A1 (en) * 2010-06-16 2011-12-22 International Business Machines Corporation Strained thin body cmos device having vertically raised source/drain stressors with single spacer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110024104A (zh) * 2016-12-30 2019-07-16 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
US11824097B2 (en) 2016-12-30 2023-11-21 Intel Corporation Contact architecture for capacitance reduction and satisfactory contact resistance
CN110024104B (zh) * 2016-12-30 2024-03-08 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
CN109216459A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 用于制造半导体器件的方法
CN109216459B (zh) * 2017-06-30 2021-09-10 台湾积体电路制造股份有限公司 用于制造半导体器件的方法
CN111901643A (zh) * 2020-06-20 2020-11-06 河北广电无线传媒有限公司 一种高可靠性iptv机顶盒

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Publication number Publication date
CN103871896B (zh) 2017-03-01
US20140167164A1 (en) 2014-06-19
US9385231B2 (en) 2016-07-05
US8877604B2 (en) 2014-11-04
US20150060944A1 (en) 2015-03-05

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