CN107636834A - 具有子鳍状物层的晶体管 - Google Patents

具有子鳍状物层的晶体管 Download PDF

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Abstract

将子鳍状物层沉积在衬底上的绝缘层中的沟槽中。将鳍状物沉积在子鳍状物层上。鳍状物具有顶部部分和相对侧壁。鳍状物包括第一半导体材料。子鳍状物层包括III‑V族半导体材料。

Description

具有子鳍状物层的晶体管
技术领域
本文所述的实施例涉及电子器件制造领域，具体而言，涉及晶体管制造领域。
背景技术
集成电路中的部件的缩放实现了电子器件在集成电路芯片的有限基板面上增大的密度。通常，集成电路芯片上的电子器件(例如，晶体管、电阻器、电容器等)的性能是在这些器件的缩放期间考虑的主要因素。通常，非平面晶体管架构(例如，FinFET、三栅极、环栅(GAA))是指晶体管沟道在多个表面上被一个或多个栅极围绕的架构。典型地，非平面晶体管具有在硅衬底上生长的鳍状物。已经开发了许多技术来利用诸如Ge、SiGe和III-V族材料之类的非Si沟道材料制造器件。然而，仍需要显著的工艺改进来将这些材料集成到Si晶圆上。
随着晶体管的尺寸缩小，晶体管越来越受到对器件性能有负面影响的不希望的子鳍状物(subfin)漏电流的影响。抑制非平面器件的子鳍状物层中的漏电流的一种方法是将掺杂剂注入到子鳍状物层中以形成结隔离。该方法不可伸缩，并且随着器件的尺寸减小以及器件的密度增大，对于当前和未来的逻辑晶体管技术而言变得更加难以实现。例如，在锗(Ge)p型金属氧化物半导体(PMOS)器件中，子鳍状物层被掺杂有n型掺杂剂物质(例如，砷(As)和磷(P))以形成结隔离。由于Ge中的n型掺杂剂物质的扩散速度非常快，所以非常难以实现突变结，并且不可能将n型物质的扩散包含到沟道区中。
用于抑制Ge非平面晶体管的子鳍状物层中的漏电流的另一解决方案是使用硅锗(SiGe)作为子鳍状物层。由于Ge和SiGe之间的晶格常数失配，Ge沟道发生应变，沟道厚度受限于Ge可以在SiGe上生长的临界厚度。这限制了鳍状物的厚度。例如，在Ge膜质量由于形成错配位错而下降前，在Si30Ge70上只能有20nm或更少的Ge。此外，SiGe中的并行传导阻止了沟道长度缩放到与当前和未来的技术要求相关的尺寸。
附图说明
通过参考用于说明本发明的实施例的以下描述和附图可以最好地理解本发明的实施例。在附图中：
图1A示出了根据一个实施例的电子器件的一部分的透视图。
图1B是根据一个实施例的在将绝缘层沉积在衬底上以暴露出鳍状物的顶部部分之后的类似于图1A的视图。
图1C是根据一个实施例的在蚀刻鳍状物以形成窄沟槽之后的类似于图1B的视图。
图1D是根据一个实施例的在衬底上的绝缘层中的沟槽内沉积子鳍状物层之后的类似于图1C的视图。
图1E是根据一个实施例的在使子鳍状物层凹陷之后的类似于图1D的视图。
图1F是根据一个实施例的在子鳍状物层的凹陷部分上的浅沟槽内沉积鳍状物层之后的类似于图1E的视图。
图1G是根据一个实施例的在使绝缘层凹陷之后的类似于图1F的视图。
图1H是根据一个实施例的在鳍状物的虚设氧化物层上的多晶硅层上沉积硬掩模层之后的类似于图1G的视图。
图1I是根据一个实施例的在形成虚设栅极之后的类似于图1H的视图。
图1J是根据一个实施例的在栅极、间隔物、绝缘层和鳍状物上沉积绝缘层之后的类似于图1I的视图。
图1K是根据一个实施例的在使绝缘层凹陷以暴露出硬掩模层的顶面之后的类似于图1J的视图。
图1L是根据一个实施例的在去除虚设栅极和虚设氧化物层以暴露出鳍状物的一部分之后的类似于图1K的视图。
图1M是根据一个实施例的在绝缘层上沉积栅极电介质层之后的类似于图1L的视图。
图1N是根据一个实施例的在栅极电介质层上沉积导电层之后的类似于图1M的视图。
图1O是根据一个实施例的在去除栅极电介质层和导电层的一部分以形成栅极之后的类似于图1N的视图。
图1P是根据一个实施例的在导电层、栅极电介质层和绝缘层上沉积覆盖氧化物层之后的类似于图1N的视图。
图2A示出了根据一个实施例的沿着轴线A-A'的图1A中所示的电子器件的部分的横截面图。
图2B示出了根据一个实施例的沿着轴线A-A'的图1B中所示的电子器件的部分的横截面图。
图2C示出了根据一个实施例的沿着轴线A-A'的图1C中所示的电子器件的部分的横截面图。
图2D示出了根据一个实施例的沿着轴线A-A'的图1D中所示的电子器件的部分的横截面图。
图2E示出了根据一个实施例的沿着轴线A-A'的图1E中所示的电子器件的部分的横截面图。
图2F示出了根据一个实施例的沿着轴线A-A'的图1F中所示的电子器件的部分的横截面图。
图2G示出了根据一个实施例的沿着轴线A-A'的图1G中所示的电子器件的部分的横截面图。
图2H示出了根据一个实施例的沿着轴线A-A'的图1H中所示的电子器件的部分的横截面图。
图2I示出了根据一个实施例的沿着轴线B-B'的图1P中所示的电子器件的部分的横截面图。
图2J是根据一个实施例的在形成接触部之后的类似于图2I的视图。
图3A是根据另一实施例的在蚀刻鳍状物以形成窄沟槽之后的类似于图2B的视图。
图3B是根据另一实施例的在衬底上的绝缘层中的沟槽内沉积子鳍状物层之后的类似于图3A的视图。
图3C是根据另一实施例的在使子鳍状物层凹陷之后的类似于图3B的视图。
图3D是根据另一实施例的在子鳍状物层的凹陷部分上的浅沟槽内沉积鳍状物层之后的类似于图3C的视图。
图3E是根据另一实施例的在使绝缘层凹陷之后的类似于图3D的视图。
图4是根据本发明的一个实施例的鳍状物结构的透视图。
图5示出了根据一个实施例的计算设备。
具体实施方式
说明了制造具有子鳍状物层的晶体管的方法和装置。在下面的说明中，将使用本领域技术人员通常使用的术语来描述说明性实施方式的各个方面，以将其工作的实质传达给本领域技术人员。然而，对于本领域技术人员显而易见的是，可以仅使用所描述方面中的一些来实践本发明。出于解释的目的，阐述了具体的数字、材料和配置，以提供对说明性实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可以无需这些具体细节。在其它实例中，省略或简化了公知的特征，以免使得说明性实施方式难以理解。
将以最有助于理解本发明的方式依次将各个操作描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。具体而言，这些操作不需要按照呈现的顺序执行。
虽然在附图中描述和示出了某些示例性实施例，但是应当理解，这些实施例仅仅是说明性的而不是限制性的，并且实施例不限于所示出和描述的具体构造和布置，因为本领域技术人员可以想到修改。
在整个说明书中对“一个实施例”、“另一个实施例”或“实施例”的提及表示结合该实施例描述的特定的特征、结构或特性包括在至少一个实施例中。因此，贯穿整个说明书在各个地方的出现的短语，例如“一个实施例”和“实施例”，不一定都指代相同的实施例。此外，特定的特征、结构或特性可以以任何合适的方式组合在一个或多个实施例中。
此外，发明性的方面在于少于单个公开的实施例的所有特征。因此，具体实施方式前的权利要求书由此明确地并入本具体实施方式中，其中每个权利要求独立地作为单独的实施例。虽然本文已经描述了示例性实施例，但是本领域技术人员将认识到，这些示例性实施例可以借助如本文所述的修改和变更来实践。因此，该描述被认为是说明性的而不是限制性的。
描述了纵横比捕获(ART)沟槽结构中包括作为沟道的第一半导体材料和作为子鳍状物材料的III-V族半导体材料的晶体管的实施例。在一个实施例中，晶体管是非平面晶体管，例如三栅极晶体管、FinFET晶体管或任何其它非平面晶体管。
子鳍状物层被沉积在衬底上的绝缘层中的沟槽中。鳍状物被沉积在子鳍状物层上。鳍状物具有顶部部分和相对的侧壁。鳍状物包括第一半导体材料。子鳍状物层包括III-V族半导体材料。在一个实施例中，第一半导体材料和III-V族半导体具有相似的晶格常数。在一个实施例中，第一半导体材料和III-V族半导体材料之间的晶格失配不大于0.1％。在一个实施例中，III-V族半导体材料在300K下具有至少1.4电子伏特(eV)的宽带隙(Eg)。在一个实施例中，III-V族半导体材料的带隙与第一半导体材料的带隙之间的差(例如，价带偏移)为至少0.25eV。在一个实施例中，第一半导体材料和III-V族半导体材料之间的价带偏移(VBO)大于0.25eV。在一个实施例中，子鳍状物层的III-V族材料提供了势垒(barrier)，其限制第一半导体材料沟道中的载流子以切断通过子鳍状物材料的任何寄生电流泄漏，并且仅通过栅极使晶体管截止。
在一个实施例中，III-V族半导体材料用作用于空穴导电的势垒层，因此可以有利地消除源极区和漏极之间通过未选通(un-gated)的子鳍状物区域的并行传导(parallelconduction)。
与传统技术不同，在III-V族半导体上生长的第一半导体材料沟道的厚度有利地不限于20nm。此外，III-V族半导体材料有利地不需要掺杂来为第一半导体材料提供子鳍状物势垒。
在一个实施例中，三栅极晶体管包括作为GaAs层上的沟道的Ge层，GaAs层作为在Si衬底上的ART沟槽中生长的子鳍状物材料。由于Ge和GaAs之间较大的VBO(例如，大于0.4eV)，形成了在子鳍状物层中的源极区和漏极区之间的并行传导的天然势垒。势垒的存在提供了一个优点，因为该势垒使得沟道长度能够被缩小到小于20nm。此外，通过实现缩小p型Ge MOSFET晶体管中的栅极长度同时保持短沟道控制，GaAs上Ge鳍状物结构提供了优于现有技术的优点。
图1A示出了根据一个实施例的电子器件100的一部分的透视图。图2A示出了根据一个实施例的沿着轴线A-A'的电子器件100的部分的横截面图200。电子器件100包括在衬底101上的鳍状物102。在实施例中，衬底101包括半导体材料，例如硅。在一个实施例中，衬底101是单晶硅(“Si”)衬底。在另一个实施例中，衬底是多晶硅衬底。在另一个实施例中，衬底101是非晶硅衬底。在替代实施例中，衬底101包括硅、锗(“Ge”)、硅锗(“SiGe”)、基于III-V族材料的材料，例如砷化镓(“GaAs”)，或其任何组合。在一个实施例中，衬底101包括用于集成电路的金属化互连层。在至少一些实施例中，衬底101包括电子器件，例如晶体管、存储器、电容器、电阻器、光电器件、开关、以及由电绝缘层分隔的任何其它有源和无源电子器件，其中，该电绝缘层例如是层间电介质、沟槽绝缘层或电子器件制造领域的技术人员公知的任何其它绝缘层。在至少一些实施例中，衬底101包括被配置为连接金属化层的互连件(例如，过孔)。
在实施例中，衬底101是绝缘体上半导体(SOI)衬底，其包括基本上沿着预定晶体取向(例如，(100)晶面)对准的块状下部衬底、中间绝缘层和顶部单晶层。顶部单晶层可以包括上面列出的任何材料，例如硅。在实施例中，衬底101是基本上沿着具有零度斜切的(100)晶面(“Si(100)”)对准的硅衬底。在实施例中，衬底101是Si(100)衬底，其具有朝向[110]晶向的预定角度(例如，2-10°)的斜切，以促进III-N族材料成核。
鳍状物102包括顶部部分103和相对的侧壁104和105。在一个实施例中，鳍状物102是衬底101的一部分。在一个实施例中，鳍状物102是硅鳍状物。在一个实施例中，鳍状物102包括与衬底101相同的材料。在一个实施例中，宽度107不大于100nm。在一个实施例中，鳍状物的宽度107为约1纳米(nm)至约200nm。在更具体的实施例中，鳍状物的宽度107为约5nm至约20nm。在一个实施例中，鳍状物的高度106是宽度107的至少两倍。在一个实施例中，通过使用电子器件制造领域的技术人员公知的图案化和蚀刻技术中的一种或多种对衬底101进行图案化和蚀刻来形成鳍状物102。
图1B是根据一个实施例的在将绝缘层108沉积在衬底上以暴露出鳍状物102的顶部部分103之后的类似于图1A的视图110。图2B示出了根据一个实施例的沿着轴线A-A'的图1B中所示的电子器件的部分的横截面图210。在实施例中，绝缘层108是浅沟槽绝缘(STI)层。在一个实施例中，绝缘层108是氧化物层，例如氧化硅层。在另一个实施例中，绝缘层108是氮化物层，例如氮化硅层。在替代实施例中，绝缘层108是氧化铝(“Al2O3”)、氮氧化硅(“SiON”)、其它氧化物/氮化物层、其任何组合、或由电子器件设计确定的其它电绝缘层。如图1B和图2B所示，绝缘层沉积在衬底101上以及鳍状物的侧壁104和105上。绝缘层的厚度基本上等于鳍状物102的高度106。
在实施例中，使用一种均厚沉积技术将绝缘层108均厚沉积在衬底101以及鳍状物102的顶部部分103和侧壁104和105上，该均厚沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。然后去除绝缘层108的一部分以暴露出鳍状物的顶部部分103。在一个实施例中，使用电子器件制造领域的技术人员公知的一种化学机械抛光(CMP)技术来去除绝缘层108的部分。在另一个实施例中，使用电子器件制造领域的技术人员公知的一种蚀刻技术来去除绝缘层108的部分。
图1C是根据一个实施例的在将鳍状物102蚀刻掉以形成窄沟槽之后的类似于图1B的视图120。图2C示出了根据一个实施例的沿着轴线A-A'的图1C中所示的电子器件的部分的横截面图220。如图1C和图2C所示，沟槽112形成在绝缘层108中。沟槽112具有侧壁109和111以及底部部分113和115。底部部分115以角度231从衬底101延伸到侧壁109。底部部分113以角度232从衬底101延伸到侧壁111以形成V形。在一个实施例中，角度231和232中的每一个都是大约55度。
在另一个实施例中，沟槽的底部部分具有基本上平行于衬底的底部部分，如下面进一步详细描述的图3A-3E所示。在一个实施例中，通过使用电子器件制造领域的技术人员公知的干法蚀刻、湿法蚀刻或者干法和湿法蚀刻技术两者去除鳍状物102来形成沟槽。在一个实施例中，通过使用诸如氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)或两者之类的蚀刻溶液的各向异性湿法蚀刻去除硅鳍状物102，以形成包括底部部分115和113的V形槽。在一个实施例中，底部部分115和113沿着Si鳍状物102的[111]面形成，该[111]面用作稍后在工艺中用于生长III-V族半导体材料的表面。
在一个实施例中，沟槽112足够窄以形成包括底部部分115和113的V形。在一个实施例中，沟槽112的宽度221不大于100nm。在一个实施例中，宽度221为约1nm至约200nm。在更具体的实施例中，宽度221为约5nm至约20nm。在一个实施例中，沟槽112的深度222是宽度221的至少两倍以提供ART。
图1D是根据一个实施例的在衬底101上的绝缘层108中的沟槽112内沉积子鳍状物层114之后的类似于图1C的视图。图2D示出了根据一个实施例的沿着轴线A-A'的图1D中所示的电子器件的部分的横截面图230。子鳍状物层114沉积在衬底101上的鳍状物102的底部部分113和115、沟槽112的侧壁109和111、以及绝缘层108的顶部部分上，以确保沟槽112的完全填充。在一个实施例中，子鳍状物层114包括III-V族半导体层。在更具体的实施例中，子鳍状物层114是GaAs层。在替代实施例中，子鳍状物层114是GaAs层、GaInP层、AlAs层或其任何组合。
可以使用一种沉积技术来沉积子鳍状物层114，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。在更具体的实施例中，通过CVD或MOCVD工艺生长GaAs外延子鳍状物层，以填充沟槽112。在一个实施例中，GaAs外延子鳍状物层在STI绝缘层108上方过生长，以确保沟槽112的完全填充，如图1D和图2D所示。
在一个实施例中，使用CVD或MOCVD工艺，在衬底101上的氧化硅的绝缘层108中的沟槽112中生长III-V族化合物半导体子鳍状物层114。当子鳍状物层在沟槽112中生长时，形成在衬底101和子鳍状物层114之间的分界面处的错配位错被侧壁109和111捕获，并且不传播到子鳍状物层114的顶部部分135。在一个实施例中，子鳍状物层114直接生长在底部部分113和115上以约55度的角度延伸到衬底101，以减少反相畴界(APB)缺陷并促进子鳍状物层在衬底上更好的成核。
图1E是根据一个实施例的在使子鳍状物层114凹陷之后的类似于图1D的视图140。图2E示出了根据一个实施例的沿着轴线A-A'的图1E中所示的电子器件的部分的横截面图240。
子鳍状物层114在沟槽112内凹陷到深度116，以形成浅沟槽142。在一个实施例中，沟槽142的深度116由稍后在工艺中形成的沟道本体的厚度确定。在一个实施例中，深度116为约2nm至约100nm。在更具体的实施例中，深度116为约40nm。在一个实施例中，使用电子器件制造领域的技术人员公知的CMP技术中的一种CMP技术来平坦化子鳍状物层，使得子鳍状物层与绝缘层108平齐。然后通过使用电子器件制造领域的技术人员公知的湿法蚀刻、干法蚀刻或两种蚀刻技术使子鳍状物层凹陷在沟槽112内以形成凹陷部分145。在一个实施例中，通过使用基于氢氧化氨的溶液的湿法蚀刻来使子鳍状物层凹陷。在另一个实施例中，通过使用一种或多种基于卤素的化学物质(例如，C12、HBr、或其任何组合)的干法蚀刻使子鳍状物层凹陷。
图1F是根据一个实施例的在子鳍状物层的凹陷部分145上的浅沟槽142内沉积鳍状物层117之后的类似于图1E的视图150。图2F示出了根据一个实施例的沿着轴线A-A'的图1F中所示的电子器件的部分的横截面图250。在一个实施例中，鳍状物层包括不同于子鳍状物层145的半导体材料的半导体材料。在一个实施例中，鳍状物层117和子鳍状物层114的凹陷部分145之间的VBO大于0.4eV。在一个实施例中，鳍状物层117和子鳍状物层114的凹陷部分145具有相似的晶格常数。在一个实施例中，鳍状物层117和子鳍状物层114的凹陷部分145之间的晶格失配小于约0.1％。在一个实施例中，鳍状物层117是锗层。在替代实施例中，鳍状物层117是其它半导体层，例如SiGe和GeSn。
在一个实施例中，使用电子器件制造领域的技术人员公知的CVD或MOCVD技术之一在浅沟槽142内的子鳍状物层114的凹陷部分上生长鳍状物层117。然后使用电子器件制造领域的技术人员公知的一种CMP技术对鳍状物层117进行平坦化以便与绝缘层108平齐。
图1G是根据一个实施例的在使绝缘层108凹陷之后的类似于图1F的视图160。图2G示出了根据一个实施例的沿着轴线A-A'的图1G中所示的电子器件的部分的横截面图260。在一个实施例中，使绝缘层108向下凹陷到子鳍状物层114的凹陷部分。在一个实施例中，使绝缘层108向下凹陷到鳍状物层117和子鳍状物层114的凹陷部分之间的分界面118。包括顶部部分163及相对侧壁162和164的鳍状物161形成在子鳍状物层145上。在一个实施例中，鳍状物161用作非平面晶体管的沟道。在一个实施例中，鳍状物161的宽度119不大于100nm。在一个实施例中，宽度119为约1nm至约200nm。在更具体的实施例中，宽度119为约5nm至约20nm。在更具体的实施例中，宽度119约为10nm。在一个实施例中，鳍状物161的高度165为约2nm至约100nm。在更具体的实施例中，高度165为约40nm。在一个实施例中，鳍状物161和子鳍状物层145的总高度121为约100nm至约1000nm。
在一个实施例中，通过使用电子器件制造领域的技术人员公知的干法和湿法蚀刻技术中的一种或多种的定时蚀刻使绝缘层108凹陷。在一个实施例中，在形成鳍状物161之后，该工艺接着是晶体管工艺流程或其它器件工艺流程以完成器件制造。在更具体的实施例中，在形成鳍状物161之后，该工艺接着是替代金属栅极工艺流程以完成器件制造，如下面进一步详细描述的。
图1H是根据一个实施例的在鳍状物161的虚设氧化物层122上的多晶硅层123上沉积硬掩模层124之后的类似于图1G的视图。图2H示出了根据一个实施例的沿着轴线A-A'的图1H中所示的电子器件的部分的横截面图270。在绝缘层108和鳍状物161的顶部部分及相对侧壁上沉积虚设氧化物层122。在一个实施例中，虚设氧化物层122是氧化硅、氧化铝、氮氧化硅、其它氧化物层、或其任何组合。在一个实施例中，使用一种沉积技术来沉积虚设氧化物层122，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子器件制造领域的技术人员公知的其它沉积技术。
在虚设氧化物层122上沉积多晶硅层123。在一个实施例中，使用一种沉积技术来沉积多晶硅层123，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。
硬掩模层124沉积在多晶硅层123上。在一个实施例中，硬掩模层124是氮化物层，例如氮化硅、氮氧化硅，或电子器件制造领域的技术人员公知的任何其它硬掩模层。可以使用电子器件制造领域的技术人员公知的一种硬掩模层沉积技术来沉积硬掩模层124。
图1I是根据一个实施例的在形成虚设栅极185之后的类似于图1H的视图180。通过使用电子器件制造领域的技术人员公知的一种或多种图案化和蚀刻技术对多晶硅层123上的硬掩模层124进行图案化和蚀刻来形成虚设栅极185。通过使用电子器件制造领域的技术人员公知的一种间隔物沉积和蚀刻技术在虚设栅极185的相对侧壁181和182上形成间隔物(未示出)。
源极区183和漏极区184形成在鳍状物161上栅极185的相对侧处。使用电子器件制造领域的技术人员公知的一种源极区和漏极区形成技术来形成源极区183和漏极区184。
图1J是根据一个实施例的在栅极185、间隔物(未示出)、绝缘层108和鳍状物161上沉积绝缘层125之后的类似于图1I的视图190。在一个实施例中，绝缘层包括层间电介质(ILD)层(例如，氧化物层)。在另一个实施例中，绝缘层包括蚀刻停止层，例如氮化物蚀刻停止层(NESL)。在一个实施例中，绝缘层125包括沉积在NESL层上的ILD层。在替代实施例中，绝缘层125是氧化物层(例如，氧化硅、氧化铝、氮氧化硅)、氮化物层(例如，氮化硅、氮氧化硅)、其它绝缘层、或其任何组合。可以使用一种沉积技术来沉积绝缘层125，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。
图1K是根据一个实施例的在使绝缘层125凹陷以暴露出硬掩模层124的顶面之后的类似于图1J的视图191。在一个实施例中，使用电子器件制造领域的技术人员公知的一种CMP技术来平坦化绝缘层125。在一个实施例中，使用电子器件制造领域的技术人员公知的一种蚀刻技术来蚀刻绝缘层125。
图1L是根据一个实施例的在去除虚设栅极185和虚设氧化物层122以暴露出鳍状物161的一部分之后的类似于图1K的视图193。使用电子器件制造领域的技术人员公知的一种或多种图案化和蚀刻技术去除虚设栅极185和虚设氧化物层122。在一个实施例中，使用电子器件制造领域的技术人员公知的一种干法蚀刻技术去除虚设栅极的硬掩模部分。在一个实施例中，使用电子器件制造领域的技术人员公知的一种蚀刻技术去除虚设栅极的多晶硅部分。在一个实施例中，通过用氢氟酸(HF)或电子器件制造领域的技术人员公知的其它蚀刻技术进行蚀刻来去除虚设氧化物层。
图1M是根据一个实施例的在绝缘层125上沉积栅极电介质层126之后的类似于图1L的视图194。在一个实施例中，栅极电介质层126是高k电介质层。在一个实施例中，栅极电介质层126是氧化物层，例如氧化锆(“Zr O2””)、氧化铪(“HFO2”)、氧化镧(“La2O4”)或电子器件制造领域的技术人员公知的其它氧化物层。可以使用一种沉积技术来沉积栅极电介质层126，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。
图1N是根据一个实施例的在栅极电介质层126上沉积导电层128之后的类似于图1M的视图195。在一个实施例中，导电层128是金属层。在一个实施例中，导电层128包括一种或多种金属，例如钨、钽、钛、铪、锆、铝、银、锡、铅、铜、金属合金、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)、其它导电材料、或其任何组合。
可以使用一种导电层沉积技术来沉积导电层128，该导电层沉积技术例如是化学镀、电镀、溅射、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的技术人员公知的任何其它导电层沉积技术。
图1O是根据一个实施例的在去除导电层128和栅极电介质层126的一部分以形成栅极之后的类似于图1N的视图196。如图2O所示，导电层128和栅极电介质层126与绝缘层125平齐。在一个实施例中，使用电子器件制造领域的技术人员公知的一种CMP技术从绝缘层125的顶部部分去除导电层128和栅极电介质层126的部分。在另一个实施例中，使用电子器件制造领域的技术人员公知的一种导电层蚀刻技术来去除导电层128的部分。在另一个实施例中，使用电子器件制造领域的技术人员公知的一种栅极电介质层蚀刻技术来去除栅极电介质层126的部分。
图1P是根据一个实施例的在导电层128、栅极电介质层126和绝缘层125上沉积覆盖氧化物层129之后的类似于图1N的视图197。图2I示出了根据一个实施例的沿着轴线B-B'的图1P中所示的电子器件的部分的横截面图280。在一个实施例中，覆盖氧化物层129包括氧化硅、氧化铝、氮氧化硅、其它氧化物层或其任何组合。
如图2I所示，源极区183和漏极区形成在鳍状物161上栅极部分127的相对侧处。栅极部分127包括导电层128。导电层128沉积在衬底101上的子鳍状物层115上的鳍状物161上的栅极电介质层126上。
图2J是根据一个实施例的在形成接触部134和135之后的类似于图2I的视图290。如图2J所示，接触部134形成在互连件132上以电连接到源极区183，并且接触部135形成在互连件131上以连接到漏极区184。使用电子器件制造领域的技术人员公知的一种或多种接触部图案化和沉积技术来形成接触部和互连件。
图3A是根据另一实施例的在蚀刻鳍状物以形成窄沟槽之后的类似于图2B的视图300。如图3A所示，沟槽312形成在衬底101上的绝缘层108中。沟槽312具有侧壁304和305以及基本上平行于衬底101的底部部分302。通过使用干法蚀刻、湿法蚀刻、或干法和湿法蚀刻技术两者去除鳍状物102来形成沟槽312，如上文针对图2C所述的。
在一个实施例中，沟槽312的宽度为约1nm至约200nm。在一个实施例中，沟槽312的宽度不大于100nm。在更具体的实施例中，宽度221为约5nm至约20nm。在一个实施例中，沟槽312的深度是宽度的至少两倍以提供ART。
图3B是根据另一实施例的在衬底101上的绝缘层108中的沟槽312内沉积子鳍状物层314之后的类似于图3A的视图310。子鳍状物层314被沉积在衬底101上的底部部分302、绝缘层108的侧壁305和304以及顶部部分上，以确保沟槽312的完全填充。在一个实施例中，子鳍状物层314表示以上所述的子鳍状物层114。
可以使用一种沉积技术来沉积子鳍状物层314，该沉积技术例如是但不限于化学气相沉积(“CVD”)、例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的技术人员公知的其它沉积技术。
图3C是根据另一实施例的在使子鳍状物层314凹陷之后的类似于图3B的视图320。子鳍状物层314在沟槽312内凹陷到深度316以形成浅沟槽303。在一个实施例中，沟槽303的深度316由稍后在工艺中形成的沟道本体的厚度确定。在一个实施例中，深度316为约2nm至约100nm。在更具体的实施例中，深度316为约40nm。在一个实施例中，使用电子器件制造领域的技术人员公知的一种CMP技术来平坦化子鳍状物层314，使得子鳍状物层与绝缘层108平齐。然后通过使用电子器件制造领域的技术人员公知的湿法蚀刻、干法蚀刻或两种蚀刻技术使子鳍状物层凹陷在沟槽312内以形成凹陷部分315。在一个实施例中，通过使用基于氢氧化氨的溶液的湿法蚀刻来使子鳍状物层凹陷。在另一个实施例中，通过使用一种或多种基于卤素的化学物质(例如，Cl2、HBr或其任何组合)的干蚀刻来使子鳍状物层凹陷。
图3D是根据另一实施例的在子鳍状物层的凹陷部分315上的浅沟槽303内沉积鳍状物层316之后的类似于图3C的视图330。在一个实施例中，鳍状物层316表示上述鳍状物层117。在一个实施例中，使用电子器件制造领域的技术人员公知的一种CVD或MOCVD技术在浅沟槽303内的凹陷部分315上生长鳍状物层316。然后使用电子器件制造领域的技术人员公知的一种CMP技术来平坦化鳍状物层316以便与绝缘层108平齐。
图3E是根据另一实施例的在使绝缘层108凹陷之后的类似于图3D的视图340。在一个实施例中，使绝缘层108向下凹陷到子鳍状物层的凹陷部分315。在一个实施例中，使绝缘层108向下凹陷到鳍状物层316和子鳍状物层315的凹陷部分之间的分界面。包括顶部部分342及相对侧壁343和344的鳍状物341形成在子鳍状物层315的凹陷部分上。在一个实施例中，鳍状物341用作非平面晶体管的沟道。在一个实施例中，鳍状物341的宽度不大于100nm。在一个实施例中，鳍状物341的宽度为约1nm至约200nm。在更具体的实施例中，鳍状物341的宽度为约5nm至约20nm。在更具体的实施例中，鳍状物341的宽度为约10nm。在一个实施例中，鳍状物341的高度为约2nm至约100nm。在更具体的实施例中，鳍状物314的高度为约40nm。在一个实施例中，鳍状物314和子鳍状物层315的总高度为约100nm至约1000nm。在一个实施例中，通过使用电子器件制造领域的技术人员公知的一种或多种干法和湿法蚀刻技术的定时蚀刻使绝缘层108凹陷。在一个实施例中，在形成鳍状物307之后，该工艺接着是晶体管工艺流程或其它器件工艺流程以完成器件制造。在更具体的实施例中，在形成鳍状物307之后，该工艺接着是替代金属栅极工艺流程以完成器件制造，如上所述。
图4是根据本发明的一个实施例的鳍状物结构400的透视图。如上所述，鳍状物402形成在衬底101上的子鳍状物层(未示出)上。在一个实施例中，如上所述，子鳍状物层形成在衬底101上的绝缘层108中的沟槽中。子鳍状物层由上述子鳍状物层之一表示。鳍状物402由上述鳍状物161和307之一表示。在实施例中，鳍状物结构400是三栅极晶体管的一部分。如图4所示，鳍状物402从衬底101的顶面突出。栅极电介质层(未示出)沉积在鳍状物402的相对侧壁和顶面上。如图4所示，栅电极403沉积在鳍状物402上的栅极电介质层上。如图4所示，栅电极403形成在鳍状物402上的栅极电介质层上和周围。如图4所示，在鳍状物402中栅电极403的相对侧处形成漏极区405和源极区404。
图5示出了根据一个实施例的计算设备500。计算设备500容纳板502。板502可以包括多个部件，包括但不限于，处理器504和至少一个通信芯片506。处理器504物理耦合且电耦合到板502。在一些实施方式中，至少一个通信芯片506也物理耦合且电耦合到板502。在其它实施方式中，通信芯片506是处理器504的一部分。
取决于其应用，计算设备500可以包括其它部件，其可以或可以不物理耦合且电耦合到板502。这些其它部件包括但不限于，易失性存储器(例如，DRAM 509、DRAM 510)、非易失性存储器(例如，ROM 512)、闪存、图形处理器(例如，图形CPU 507)、数字信号处理器、密码处理器、芯片组505、天线503、显示器、触摸屏显示器516、触摸屏控制器515、电池518、音频编码解码器、视频编码解码器、功率放大器511、全球定位系统(GPS)设备513、指南针514、加速度计、陀螺仪、扬声器517、相机501和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字通用光盘(DVD)等等)。
通信芯片506实现了无线通信，以用于将数据传送至计算设备500并传送来自计算设备500的数据。术语“无线”及其派生词可以用于描述可以通过使用经过非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可以不包含。通信芯片506可以实施多个无线或有线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、以太网、其派生物、以及被指定为3G、4G、5G及更高的任何其它无线或有线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片506可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括被封装在处理器504内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如包括根据本发明的实施方式构建的子鳍状物层的晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换为可以储存在寄存器和/或存储器中的其它电子数据。
通信芯片506也包括被封装在通信芯片506内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如包括根据本发明的实施方式构建的子鳍状物层的晶体管。
在其它实施方式中，容纳在计算设备500内的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在各个实施方式中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在其它实施方式中，计算设备500可以是处理数据的任何其它电子设备。
以下示例涉及进一步的实施例：
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。第一半导体材料和III-V族半导体材料之间的价带偏移大于0.25eV。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。第一半导体材料和III-V族半导体材料具有相似的晶格常数。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。第一半导体材料包括锗。III-V族半导体材料包括砷化镓。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。子鳍状物层被沉积在衬底上的绝缘层中的沟槽内。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。鳍状物的宽度小于20nm。
在一个实施例中，一种电子器件，包括在衬底上的子鳍状物层。鳍状物在子鳍状物层上。鳍状物包括顶部部分和相对侧壁。鳍状物包括第一半导体材料，并且子鳍状物层包括III-V族半导体材料。栅极电介质层在鳍状物的顶部部分和相对侧壁上。栅电极被沉积在栅极电介质层上。源极区和漏极区形成在鳍状物上栅电极的相对侧处。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。鳍状物的半导体材料包括锗，并且子鳍状物层的半导体材料包括III-V族半导体材料。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。鳍状物的半导体材料和子鳍状物层的半导体材料具有相似的晶格常数。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。沟槽的高度是沟槽的宽度的至少两倍。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。沟槽包括V形。
在一个实施例中，一种晶体管，包括在衬底上的绝缘层中的沟槽。子鳍状物层被沉积在沟槽中。包括顶部部分和相对侧壁的鳍状物被沉积在子鳍状物层上。鳍状物包括半导体材料。子鳍状物层包括半导体材料。鳍状物的半导体材料与子鳍状物层的半导体材料之间的价带偏移大于0.5eV。栅极电介质层，其在鳍状物的顶部部分和相对侧壁上。栅电极，其在栅极电介质层上。源极区和漏极区，其在鳍状物上栅电极的相对侧处。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁。
在一个实施例中，一种制造电子器件的方法，包括在衬底上形成虚设鳍状物，所述虚设鳍状物包括顶部部分和相对侧壁，相邻于虚设鳍状物的相对侧壁在衬底上沉积绝缘层，蚀刻虚设鳍状物以形成沟槽，将包括III-V族半导体材料的子鳍状物层沉积在沟槽中，在子鳍状物层上形成包括第一半导体材料的器件鳍状物，所述器件鳍状物包括顶部部分和相对侧壁。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁。鳍状物的半导体材料与III-V族半导体材料之间的价带偏移大于0.5eV。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁。鳍状物的半导体材料和III-V族半导体材料具有相似的晶格常数。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁。鳍状物的半导体材料包括锗；并且III-V族半导体材料包括砷化镓。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁，以及使绝缘层凹陷。
在一个实施例中，一种制造电子器件的方法，包括将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中，以及在子鳍状物层上形成包括半导体材料的鳍状物，所述鳍状物包括顶部部分和相对侧壁，在鳍状物的顶部部分和相对侧壁上沉积栅极电介质层，以及在鳍状物上栅电极的相对侧处形成源极区和漏极区。
在前面的说明书中，已经参考其具体示例性实施例描述了方法和装置。显而易见的是，在不脱离如所附权利要求中所阐述的实施例的较宽泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图被认为是说明性的而不是限制性的。

Claims (20)

1.一种电子器件，包括：
子鳍状物层，所述子鳍状物层在衬底上；
鳍状物，所述鳍状物在所述子鳍状物层上，所述鳍状物包括顶部部分和相对侧壁，所述鳍状物包括第一半导体材料，并且所述子鳍状物层包括III-V族半导体材料。
2.根据权利要求1所述的电子器件，其中，所述第一半导体材料和所述III-V族半导体材料之间的价带偏移大于0.25eV。
3.根据权利要求1所述的电子器件，其中，所述第一半导体材料和所述III-V族半导体材料具有相似的晶格常数。
4.根据权利要求1所述的电子器件，其中，所述第一半导体材料包括锗；并且所述III-V族半导体材料包括砷化镓。
5.根据权利要求1所述的电子器件，其中，所述子鳍状物层被沉积在所述衬底上的绝缘层中的沟槽内。
6.根据权利要求1所述的电子器件，其中，所述鳍状物的宽度小于20nm。
7.根据权利要求1所述的电子器件，还包括：
栅极电介质层，所述栅极电介质层在所述顶部部分和所述相对侧壁上；以及
源极区和漏极区，所述源极区和所述漏极区在所述鳍状物上。
8.一种晶体管，包括：
沟槽，所述沟槽在衬底上的绝缘层中；
子鳍状物层，所述子鳍状物层在所述沟槽中；
鳍状物，所述鳍状物包括顶部部分和相对侧壁，所述鳍状物在所述子鳍状物层上，所述鳍状物包括第一半导体材料，所述子鳍状物层包括第二半导体材料，其中，所述第一半导体材料与所述第二半导体材料之间的价带偏移大于0.25eV。
9.根据权利要求8所述的晶体管，其中，所述第一半导体材料包括锗，并且所述第二半导体材料包括III-V族半导体材料。
10.根据权利要求8所述的晶体管，其中，所述第一半导体材料和所述第二半导体材料具有相似的晶格常数。
11.根据权利要求8所述的晶体管，其中，所述沟槽的高度是所述沟槽的宽度的至少两倍。
12.根据权利要求8所述的晶体管，其中，所述沟槽包括V形。
13.根据权利要求8所述的晶体管，还包括：
栅极电介质层，所述栅极电介质层在所述顶部部分和所述相对侧壁上；以及
源极区和漏极区，所述源极区和所述漏极区在所述鳍状物上栅电极的相对侧处。
14.一种制造电子器件的方法，包括：
将包括III-V族半导体材料的子鳍状物层沉积在衬底上的绝缘层中的沟槽中；以及
在所述子鳍状物层上形成包括第一半导体材料的第一鳍状物，所述第一鳍状物包括第一顶部部分和第一相对侧壁。
15.根据权利要求14所述的方法，还包括：
在所述衬底上形成第二鳍状物，所述第二鳍状物包括第二顶部部分和第二相对侧壁；
相邻于所述第二相对侧壁在所述衬底上沉积绝缘层；以及
蚀刻所述第二鳍状物。
16.根据权利要求14所述的方法，其中，所述第一半导体材料与所述III-V族半导体材料之间的价带偏移大于0.24eV。
17.根据权利要求14所述的方法，其中，所述第一半导体材料和所述III-V族半导体材料具有相似的晶格常数。
18.根据权利要求14所述的方法，其中，所述第一半导体材料包括锗；并且所述III-V族半导体材料包括砷化镓。
19.根据权利要求14所述的方法，还包括：
使所述绝缘层凹陷。
20.根据权利要求14所述的方法，还包括：
在所述第一顶部部分和所述第一相对侧壁上沉积栅极电介质层；以及
在所述第一鳍状物上栅电极的相对侧处形成源极区和漏极区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664834A (zh) * 2022-03-15 2022-06-24 电子科技大学 一种沟槽型铁电存储单元结构及制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
WO2018182693A1 (en) * 2017-03-31 2018-10-04 Intel Corporation TEMPLATE GROWTH SURFACE FOR FIN FIELD EFFECT TRANSISTORS (FINFETs)
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US11037792B2 (en) * 2018-10-25 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure etching solution and method for fabricating a semiconductor structure using the same etching solution
US11837651B2 (en) * 2020-04-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having isolation fins

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073667A1 (en) * 2006-09-27 2008-03-27 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
CN102024768A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 半导体装置及半导体结构的制造方法
CN102656699A (zh) * 2009-12-23 2012-09-05 英特尔公司 非平面锗量子阱装置
US20130001591A1 (en) * 2011-06-30 2013-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet design and method of fabricating same
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
JP2014038898A (ja) * 2012-08-13 2014-02-27 Toshiba Corp 半導体装置
WO2014209398A1 (en) * 2013-06-28 2014-12-31 Intel Corporation Making a defect free fin based device in lateral epitaxy overgrowth region
CN104299893A (zh) * 2013-07-17 2015-01-21 格罗方德半导体公司 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法
CN104603920A (zh) * 2012-09-28 2015-05-06 英特尔公司 沟槽限定的外延生长器件层

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753103B1 (ko) 2005-12-29 2007-08-29 주식회사 하이닉스반도체 새들형 핀 트랜지스터 제조방법
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US9105660B2 (en) * 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8629038B2 (en) * 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9312344B2 (en) * 2013-03-13 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor materials in STI trenches
US9324717B2 (en) * 2013-12-28 2016-04-26 Texas Instruments Incorporated High mobility transistors
TWI546371B (zh) * 2014-11-10 2016-08-21 盟智科技股份有限公司 研磨組成物

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073667A1 (en) * 2006-09-27 2008-03-27 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
CN102024768A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 半导体装置及半导体结构的制造方法
CN102656699A (zh) * 2009-12-23 2012-09-05 英特尔公司 非平面锗量子阱装置
US20130001591A1 (en) * 2011-06-30 2013-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet design and method of fabricating same
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
JP2014038898A (ja) * 2012-08-13 2014-02-27 Toshiba Corp 半導体装置
CN104603920A (zh) * 2012-09-28 2015-05-06 英特尔公司 沟槽限定的外延生长器件层
WO2014209398A1 (en) * 2013-06-28 2014-12-31 Intel Corporation Making a defect free fin based device in lateral epitaxy overgrowth region
CN104299893A (zh) * 2013-07-17 2015-01-21 格罗方德半导体公司 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664834A (zh) * 2022-03-15 2022-06-24 电子科技大学 一种沟槽型铁电存储单元结构及制备方法

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Publication number Publication date
US20180204947A1 (en) 2018-07-19
US10347767B2 (en) 2019-07-09
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WO2016204737A1 (en) 2016-12-22
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