TW201701479A - 具有子鰭層的電晶體 - Google Patents

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馬修 梅茲
凡 雷
拉維 皮拉瑞斯提
吉伯特 狄威
傑克 卡瓦萊羅斯
艾希許 阿格拉瓦
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Abstract

沈積子鰭層在基板上之絕緣層中的溝槽中。沈積鰭在該子鰭層上。該鰭具有頂部分及相對側壁。該鰭包含第一半導體材料。該子鰭層包含III-V半導體材料。

Description

具有子鰭層的電晶體
本文描述的實施例相關於電子裝置製造的領域，且特別相關於電晶體製造。
積體電路中之特徵的縮放致能在積體電路晶片的有限實際空間上的電子裝置的密度的增加。通常，積體電路晶片上的電子裝置(例如，電晶體、電阻器、電容器等)的效能係此等裝置縮放期間的主要考慮因子。通常，非平面電晶體架構(例如，FinFET、三閘極、全繞式閘極(GAA))係指電晶體通道由多個表面上的一或多個閘極圍繞的架構。典型地，非平面電晶體具有在矽基板上成長的鰭。已發展許多技術以使用非Si通道材料，例如，Ge、SiGe、及III-V材料，製造裝置。然而，仍需要顯著的處理改善以將此等材料積集至Si晶圓上。
隨著電晶體縮減，電晶體日益遭受負面地衝擊裝置效能之不可取的子鰭漏電流。抑制非平面裝置的子鰭層中之漏電流的一種方法係植入摻雜劑至子鰭層中以形成接面絕 緣。此方法係不可縮放的，且隨著裝置之尺寸減少及裝置的密度增加，變得更難以對目前及未來的邏輯電晶體技術實作。例如，在鍺(Ge)p-型金屬氧化物半導體(PMOS)裝置中，以n-型摻雜劑物種(例如，砷(As)及磷(P))摻雜子鰭層以形成接面絕緣。當Ge中的n-型摻雜劑物種的擴散速度非常快時，非常難以實現陡接面且不可能包含n-型物種至通道區域中的擴散。
抑制Ge非平面電晶體的子鰭層中之漏電流的另一解決方案係使用鍺化矽(SiGe)作為子鰭層。因為Ge及SiGe之間的晶格常數失配，Ge通道受應變且通道厚度受限於Ge所能在SiGe上成長的臨界厚度。此限制鰭的厚度。例如，在Ge膜品質由於失配差排的形成而退化前，Si30Ge70上僅能有20nm或更少的Ge。另外，SiGe中的並聯導通禁止將通道長度縮放至與目前及未來技術需求有關的尺寸。
100‧‧‧電子裝置
101‧‧‧基板
102、161、307、402‧‧‧鰭
103、163‧‧‧頂部分
104、105、109、111、162、164、181、182、304、305‧‧‧側壁
106、165‧‧‧高度
107、119‧‧‧寬度
108、125‧‧‧絕緣層
110、120、130、140、150、160、170、180、190、191、193、194、195、196、197、290、300、310、320、330、 340‧‧‧圖
112、312‧‧‧溝槽
113、115、302‧‧‧底部分
114、314‧‧‧子鰭層
116、222‧‧‧深度
117、316‧‧‧鰭層
118‧‧‧介面
121‧‧‧總高度
122‧‧‧虛設氧化物層
123‧‧‧多晶矽層
124‧‧‧矽遮罩層
126‧‧‧閘極介電層
127‧‧‧閘極部分
128‧‧‧導電層
129‧‧‧覆蓋氧化物層
131、132‧‧‧互連
134、135‧‧‧接點
142、303‧‧‧淺溝槽
145、315‧‧‧凹陷部分
183、404‧‧‧源極區域
184、405‧‧‧汲極區域
185‧‧‧閘極
200、500‧‧‧計算裝置
210、220、230、240、250、260、270、280‧‧‧橫剖面圖
231、232‧‧‧角度
400‧‧‧鰭結構
403‧‧‧閘極電極
501‧‧‧照相機
502‧‧‧板
503‧‧‧天線
504‧‧‧處理器
505‧‧‧晶片組
506‧‧‧通訊晶片
507‧‧‧圖形CPU
509、510‧‧‧DRAM
511‧‧‧功率放大器
512‧‧‧ROM
513‧‧‧全球定位系統(GPS)裝置
514‧‧‧羅盤
515‧‧‧觸控螢幕控制器
516‧‧‧觸控螢幕顯示器
517‧‧‧揚聲器
518‧‧‧電池
本發明的實施例可藉由參考至用於說明本發明實施例之以下描述及隨附圖式而受最好的理解。在該等圖式中：圖1A根據一實施例顯示電子裝置之部分的透視圖。
圖1B係根據一實施例與圖1A相似之在將絕緣層沈積在基板上以暴露鰭的頂部分之後的圖。
圖1C係根據一實施例與圖1B相似之在蝕刻該鰭以形成窄溝槽之後的圖。
圖1D係根據一實施例與圖1C相似之在將子鰭層沈積在基板上之絕緣層中的溝槽內之後的圖。
圖1E係根據一實施例與圖1D相似之在使子鰭層凹陷之後的圖。
圖1F係根據一實施例與圖1E相似之在將鰭層沈積在子鰭層之凹陷部上的淺溝槽內之後的圖。
圖1G係根據一實施例與圖1F相似之使絕緣層凹陷之後的圖。
圖1H係根據一實施例與圖1G相似之在將硬遮罩層沈積在鰭上的虛設氧化物層上的多晶矽層上之後的圖。
圖1I係根據一實施例與圖1H相似之在形成虛設閘極之後的圖。
圖1J係根據一實施例與圖1I相似之在將絕緣層沈積在閘極、間隔器、絕緣層、及鰭之後的圖。
圖1K係根據一實施例與圖1J相似之在使絕緣層凹陷以暴露硬遮罩層的頂表面之後的圖。
圖1L係根據一實施例與圖1K相似之在移除虛設閘極及虛設氧化物層以暴露鰭的一部分之後的圖。
圖1M係根據一實施例與圖1L相似之將閘極介電層沈積在絕緣層上之後的圖。
圖1N係根據一實施例與圖1M相似之在將導電層沈積在閘極介電層上之後的圖。
圖1O係根據一實施例與圖1N相似之在將導電層及閘極介電層的一部分移除以形成閘極之後的圖。
圖1P係根據一實施例與圖1N相似之在將覆蓋氧化物層沈積在導電層、閘極介電層、及絕緣層上之後的圖。
圖2A根據一實施例顯示在圖1A中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2B根據一實施例顯示在圖1B中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2C根據一實施例顯示在圖1C中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2D根據一實施例顯示在圖1D中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2E根據一實施例顯示在圖1E中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2F根據一實施例顯示在圖1F中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2G根據一實施例顯示在圖1G中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2H根據一實施例顯示在圖1H中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖。
圖2I根據一實施例顯示在圖1P中顯示的電子裝置沿著軸B-B'之部分的橫剖面圖。
圖2J係根據一實施例與圖2I相似之在形成接點之後的圖。
圖3A係根據另一實施例與圖2B相似之在蝕刻鰭以形成窄溝槽之後的圖。
圖3B係根據另一實施例與圖3A相似之在將子鰭層沈積在基板上之絕緣層中的溝槽內之後的圖。
圖3C係根據另一實施例與圖3B相似之在使子鰭層凹陷之後的圖。
圖3D係根據另一實施例與圖3C相似之在將鰭層沈積在子鰭層之凹陷部上的淺溝槽內之後的圖。
圖3E係根據另一實施例與圖3D相似之在使絕緣層凹陷之後的圖。
圖4係根據本發明的一實施例之鰭組態的透視圖。
圖5描繪根據一實施例的計算裝置。
【發明內容及實施方式】
描述製造具有子鰭層之電晶體的方法及設備。在以下描述中，說明實作的各種樣態將使用為熟悉本技術的人士常使用的術語描述，以將申請者工作的實質內容表達給熟悉本技術的人士。然而，本發明可僅使用部分的描述的樣態實踐對熟悉本技術的人士將係明顯的。為了解釋，陳述特定數字、教示、及組態以提供對說明實作的徹底瞭解。然而，可不使用該等具體細節而實踐本發明對熟悉本發明之人士將係明顯的。在其他實例中，省略或簡化已為人熟知的特性，以不混淆該等說明實作。
將以最能幫助理解本發明的方式將各種操作依次描述為多個離散操作；然而，不應將描述的次序理解為暗示此等操作必然係次序相依的。特別係此等操作不必以呈現的 次序實施。
在描述並在隨附圖式中顯示特定例示實施例的同時，待理解此種實施例只係說明性而非限制性的，並待理解因為修改可為熟悉本技術的人士所想到，實施例並未受限於所示及描述的具體構造及配置。
於本說明書各處提及之「一實施例」、「另一實施例」、「實施例」意指相關於該實施例描述的明確特性、結構、或特徵包括在至少一實施例中。因此，出現在本說明書通篇各位置的片語，諸如，「一實施例」及「實施例」並不必然全部指稱相同實施例。此外，特定特性、結構、或特徵可在一或多個實施例中以任何適當方式組合。
再者，發明態樣有比單一揭示實施例的所有特性更少的特性。因此，將實施方式之後的申請專利範圍明確地併入此實施方式中，將各獨立申請專利範圍作為個別實施例。在已於本文中描述例示實施例的同時，熟悉本技術的人士將承認此等例示實施例能用本文描述的修改及變化實踐。因此將該描述視為係說明性而非限制性的。
描述在深寬比捕獲法(ART)溝槽結構中包含作為通道之第一半導體材料及作為子鰭材料的III-V半導體材料之電晶體的實施例。在一實施例中，電晶體係非平面電晶體，例如，三閘極電晶體、FinFET電晶體、或任何其他非平面電晶體。
沈積子鰭層在基板上之絕緣層中的溝槽中。沈積鰭在該子鰭層上。該鰭具有頂部分及相對側壁。該鰭包含該第 一半導體材料。該子鰭層包含該III-V半導體材料。在一實施例中，第一半導體材料及III-V半導體具有相似的晶格常數。在一實施例中，第一半導體材料及III-V半導體材料之間的晶格失配不大於0.1%。在一實施例中，III-V半導體材料在300K具有至少1.4電子伏特(eV)的寬能帶隙(Eg)。在一實施例中，III-V半導體材料之能帶隙及第一半導體材料的能帶隙之間的差至少係(例如，共價帶偏移)0.25eV。在一實施例中，第一半導體材料及III-V半導體材料之間的共價帶偏移(VBO)大於0.25eV。在一實施例中，子鰭層的III-V材料提供障壁以限制第一半導體材料通道中的載子，以截止任何寄生電流通過子鰭材料並僅藉由閘極關閉電晶體。
在一實施例中，III-V半導體材料的作用如同用於電洞傳導的障壁層，並因此能有利地消除源極區域及汲極之間經由非閘控子鰭區域的並聯導通。
與習知技術不同，在III-V半導體上成長之第一半導體材料通道的厚度有利地未受限於20nm。此外，III-V半導體材料有利地不需要摻雜以提供用於第一半導體材料的子鰭障壁。
在一實施例中，三閘極電晶體包含作為GaAs層上之通道的Ge層，該GaAs層作為在Si基板上之ART溝槽中成長的子鰭材料。因為Ge及GaAs之間的較大的VBO(例如，大於0.4eV)，用於源極區域及汲極區域之間的並聯導通的自然障壁在子鰭層中形成。障壁的存在提供此障壁 致能將通道長度縮減至少於20nm的優點。再者，GaAs覆Ge鰭結構藉由致能p-型Ge MOSFET電晶體中之閘極長度的縮放，同時維持短通道控制而提供超越既存技術的優點。
圖1A根據一實施例顯示電子裝置100之部分的透視圖。圖2A根據一實施例顯示電子裝置100沿著軸A-A'之部分的橫剖面圖200。電子裝置100包含在基板101上的鰭102。在實施例中，基板101包含半導體材料，例如，矽。在一實施例中，基板101係單晶矽(「Si」)基板。在另一實施例中，基板係多晶矽基板。在另一實施例中，基板101係非晶矽基板。在其他實施例中，基板101包括矽、鍺(「Ge」)、鍺化矽(「SiGe」)、III-V材料為底質的材料，例如，砷化鎵(「GaAs」)，或其之任何組合。在一實施例中，基板101包括用於積體電路的金屬化互連層。在至少部分實施例中，基板101包括藉由電絕緣層，例如，層間介電質、溝槽絕緣層、或熟悉電子裝置製造技術的人士已知的任何其他絕緣層，分離的電子裝置，例如，電晶體、記憶體、電容器、電阻器、光電裝置、開關、及任何其他主動及被動電子裝置。在至少部分實施例中，基板101包括組態成連接金屬化層的互連，例如，通孔。
在實施例中，基板101係包括沿著預定晶體定向，例如，(100)晶體面，實質對準的塊體下基板、中絕緣層、及頂單晶層的絕緣層覆半導體(SOI)基板。頂單晶層可包含任何上列材料，例如，矽。在實施例中，基板101係以 零度斜切實質沿著(100)晶面(「Si(100)」)對準的矽基板。在實施例中，基板101係具有朝向[110]晶體方向之預定角度(例如，2-10°)的斜切的Si(100)基板以促進III-N材料成核。
鰭102包含頂部分103及相對側壁104及105。在一實施例中，鰭102係基板101的一部分。在一實施例中，鰭102係矽鰭。在一實施例中，鰭102包含與基板101相同的材料。在一實施例中，寬度107不大於100nm。在一實施例中，鰭的寬度107係從約1奈米(nm)至約200nm。在更具體實施例中，鰭的寬度107係從約5nm至約20nm。在一實施例中，鰭的高度106至少係寬度107的二倍大。在一實施例中，鰭102係藉由使用熟悉電子裝置製造技術的人士已知之圖案化及蝕刻技術的一或多者圖案化及蝕刻基板101而形成。
圖1B係根據一實施例與圖1A相似之在將絕緣層108沈積在基板上以暴露鰭102之頂部分103之後的圖110。圖2B根據一實施例顯示在圖1B中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖210。在實施例中，絕緣層108係淺溝槽隔離(STI)層。在一實施例中，絕緣層108係氧化物層，例如，氧化矽層。在另一實施例中，絕緣層108係氮化物層，例如，氮化矽層。在其他實施例中，絕緣層108係氧化鋁(「Al2O3」)、氮化氧化矽(「SiON」)、其他氧化物/氮化物層、其之任何組合，或由電子裝置設計決定的其他電絕緣層。如圖1B及2B所示，將絕緣層沈積 在基板101上及鰭之側壁104及105上。絕緣層的厚度實質等於鰭102的高度106。
在實施例中，絕緣層108係使用覆層沈積技術的一者，諸如，但未限於化學氣相沈積(「CVD」)，例如，電漿強化化學氣相沈積(「PECVD」)、物理氣相沈積(「PVD」)、分子束磊晶(「MBE」)、有機金屬化學氣相沈積(「MOCVD」)、原子層沈積(「ALD」)、或熟悉電子裝置製造技術之人士已知的其他沈積技術，沈積在基板101及鰭102之頂部分103及側壁104及105上的覆層。然後移除絕緣層108的一部分以暴露鰭的頂部分103。在一實施例中，絕緣層108的該部分係使用熟悉電子裝置製造技術的人士已知之化學機器研磨(CMP)技術的一者移除。在另一實施例中，絕緣層108的該部分係使用熟悉電子裝置製造技術的人士已知之蝕刻技術的一者移除。
圖1C係根據一實施例與圖1B相似之在蝕刻鰭102以形成窄溝槽之後的圖120。圖2C根據一實施例顯示在圖1C中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖220。如圖1C及2C所示，將溝槽112形成在絕緣層108中。溝槽112具有側壁109及111及底部分113及115。底部分115以角度231從基板101延伸至側壁109。底部分113以形成V-形的角度232從基板101延伸至側壁111。在一實施例中，各角度231及232約55度。
在另一實施例中，如更詳細地於下文描述之圖3A-3E所示，溝槽的底部分具有實質平行於基板的底部分。在一 實施例中，溝槽係藉由使用乾蝕刻、濕蝕刻、或熟悉電子裝置製造技術之人士已知的乾及蝕刻技術二者移除鰭102而形成。在一實施例中，矽鰭102係藉由使用蝕刻溶液，例如，氫氧化銨(NH4OH)、氫氧化四甲銨(TMAH)、或二者，的各向異性濕蝕刻移除，以形成包含底部分115及113的V型凹槽。在一實施例中，底部分115及113沿著Si鰭102之作用為稍後在處理中用於成長III-V半導體材料子鰭之表面的[111]小平面形成。
在一實施例中，溝槽112窄至足以形成包含底部分115及113的V-型。在一實施例中，溝槽112的寬度221不大於100nm。在一實施例中，寬度221從約1nm至約200nm。在更具體實施例中，寬度221從約5nm至約20nm。在一實施例中，溝槽112的深度222至少係寬度221的二倍大，以提供ART。
圖1D係根據一實施例與圖1C相似之在子鰭層114沈積在基板101上的絕緣層108中之溝槽112內之後的圖130。圖2D根據一實施例顯示在圖1D中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖230。將子鰭層114沈積在基板101上之鰭102的底部分113及115、溝槽112的側壁109及111、及絕緣層108的頂部分上以確保完全填充溝槽112。在一實施例中，子鰭層114包含III-V半導體層。在更具體實施例中，子鰭層114係GaAs層。在其他實施例中，子鰭層114係GaAs層、GaInP層、AlAs層、或其之任何組合。
子鰭層114能使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積(「CVD」)，例如，電漿強化化學氣相沈積(「PECVD」)、物理氣相沈積(「PVD」)、分子束磊晶(「MBE」)、有機金屬化學氣相沈積(「MOCVD」)、原子層沈積(「ALD」)、或熟悉電子裝置製造技術之人士已知的其他沈積技術。在更具體實施例中，GaAs磊晶子鰭層係藉由CVD或MOCVD處理成長，以填充溝槽112。在一實施例中，GaAs磊晶子鰭層過成長至STI絕緣層108上方，以確保完全填充溝槽112，如圖1D及2D所示。
在一實施例中，III-V化合物半導體子鰭層114係使用CVD或MOCVD處理成長在矽之基板101的氧化矽之絕緣層108中的溝槽112中。當子鰭層成長在溝槽112中時，形成在基板101及子鰭層114之間的介面的失配差排由側壁109及111捕獲，且不傳播至子鰭層114的頂部分135。在一實施例中，子鰭層114直接成長在以約55度角延伸至基板101的底部分113及115上，以減少反相邊界(APB)缺陷並促進子鰭層在基板上的更佳成核。
圖1E係根據一實施例與圖1D相似之在使子鰭層114凹陷之後的圖140。圖2E根據一實施例顯示在圖1E中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖240。
使子鰭層114在溝槽112內凹陷至深度116以形成淺溝槽142。在一實施例中，溝槽142的深度116係由稍後在處理中形成之通道本體的厚度決定。在一實施例中，深度116從約2nm至約100nm。在更具體實施例中，深度 116約40nm。在一實施例中，使用熟悉電子裝置製造技術的人士已知之CMP技術的一者將子鰭層平坦化，使得子鰭層與絕緣層108等高。然後藉由濕蝕刻、乾蝕刻、或熟悉電子裝置製造技術之人士已知的二種蝕刻技術使子鰭層在溝槽112內凹陷以形成凹陷部分145。在一實施例中，藉由使用氫氧化氨為底質之溶液的濕蝕刻使子鰭層凹陷。在另一實施例中，藉由使用一或多個鹵素為底質之化學物質(例如，Cl2、HBr、或任何其組合)的乾蝕刻使子鰭層凹陷。
圖1F係根據一實施例與圖1E相似之在將鰭層117沈積在子鰭層的凹陷部分145上的淺溝槽142內之後的圖150。圖2F根據一實施例顯示在圖1F中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖250。在一實施例中，鰭層包含與子鰭層145之半導體材料不同的半導體材料。在一實施例中，鰭層117及子鰭層114的凹陷部分145之間的VBO大於0.4eV。在一實施例中，鰭層117及子鰭層114的凹陷部分145具有相似的晶格常數。在一實施例中，鰭層117及子鰭層114的凹陷部分145之間的晶格失配少於約0.1%。在一實施例中，鰭層117係鍺層。在其他實施例中，鰭層117係其他半導體層，例如，SiGe及GeSn。
在一實施例中，使用熟悉電子裝置製造技術的人士已知之CVD或MOCVD技術的一者將鰭層117成長在淺溝槽142內的子鰭層114的凹陷部分上。然後使用熟悉電子裝置製造技術的人士已知之CMP技術的一者將鰭層117 平坦化以與絕緣層108等高。
圖1G係根據一實施例與圖1F相似之使絕緣層108凹陷之後的圖160。圖2G根據一實施例顯示在圖1G中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖260。在一實施例中，使絕緣層108向下凹陷至子鰭層114的凹陷部分。在一實施例中，使絕緣層108向下凹陷至鰭層117及子鰭層114的凹陷部分之間的介面118。將包含頂部分163及相對側壁162及164的鰭161形成在子鰭層145上。在一實施例中，鰭161作用為非平面電晶體的通道。在一實施例中，鰭161的寬度119不大於100nm。在一實施例中，寬度119從約1nm至約200nm。在更具體實施例中，寬度119從約5nm至約20nm。在更具體實施例中，寬度119約10nm。在一實施例中，鰭161的高度165從約2nm至約100nm。在更具體實施例中，高度165約40nm。在一實施例中，鰭161及子鰭層145的總高度121從約100nm至約1000nm。
在一實施例中，藉由使用熟悉電子裝置製造技術之人士已知的乾蝕刻及濕蝕刻技術之一或多者的定時蝕刻使絕緣層108凹陷。在一實施例中，在形成鰭161後，處理遵循電晶體處理流程或其他裝置處理流程以完成裝置製造。在更具體實施例中，如更詳細地於下文描述的，在形成鰭161後，處理遵循替換性金屬閘極處理流程以完成裝置製造。
圖1H係根據一實施例與圖1G相似之在將硬遮罩層 124沈積在鰭161上的虛設氧化物層122上的多晶矽層123上之後的圖170。圖2H根據一實施例顯示在圖1H中顯示的電子裝置沿著軸A-A'之部分的橫剖面圖270。將虛設氧化物層122沈積在絕緣層108及鰭161的頂部分及相對側壁上。在一實施例中，虛設氧化物層122係氧化矽，氧化鋁、氮化氧化矽、其他氧化物層、或其之任何組合。在一實施例中，虛設氧化物層122係使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積(CVD)，例如，電漿強化化學氣相沈積(PECVD)、物理氣相沈積(PVD)、分子束磊晶(MBE)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或熟悉電子裝置製造技術之人士已知的其他沈積技術。
將多晶矽層123沈積在虛設氧化物層122上。在一實施例中，多晶矽層123係使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積(CVD)，例如，電漿強化化學氣相沈積(PECVD)、物理氣相沈積(PVD)、分子束磊晶(MBE)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或熟悉電子裝置製造技術之人士已知的其他沈積技術。
將硬遮罩層124沈積在多晶矽層123上。在一實施例中，硬遮罩層124係氮化物層，例如，氮化矽、氮化氧化矽、或熟悉電子裝置製造技術之人士已知的任何其他硬遮罩層。硬遮罩層124能使用熟悉電子裝置製造技術的人士已知之硬遮罩層沈積技術的一者沈積。
圖1I係根據一實施例與圖1H相似之在形成虛設閘極185之後的圖180。虛設閘極185係藉由使用熟悉電子裝置製造技術之人士已知的一或多種圖案化及蝕刻技術圖案化及蝕刻多晶矽層123上的硬遮罩層124而形成。藉由使用熟悉電子裝置製造技術的人士已知之間隔器沈積及蝕刻技術的一者將間隔器(未圖示)形成在虛設閘極185的相對側壁181及182上。
將源極區域183及汲極區域184形成在閘極185之相對側的鰭161上。使用熟悉電子裝置製造技術的人士已知之源極及汲極區域形成技術的一者形成源極區域183及汲極區域184。
圖1J係根據一實施例與圖1I相似之將絕緣層125沈積在閘極185、間隔器(未圖示)、絕緣層108、及鰭161上之後的視圖190。在一實施例中，絕緣層包含層間介電(ILD)層(例如，氧化物層)。在另一實施例中，絕緣層包含蝕刻停止層，例如，氮化物蝕刻停止層(NESL)。在一實施例中，絕緣層125包含沈積在NESL層上的ILD層。在其他實施例中，絕緣層125係氧化物層，例如，氧化矽、氧化鋁、氮化氧化矽、氮化物層，例如，氮化矽、氮化氧化矽、其他絕緣層、或其之任何組合。絕緣層125能使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積(CVD)，例如，電漿強化化學氣相沈積(PECVD)、物理氣相沈積(PVD)、分子束磊晶(MBE)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或熟悉電子裝置製造技 術之人士已知的其他沈積技術。
圖1K係根據一實施例與圖1J相似之在使絕緣層125凹陷以暴露硬遮罩層124的頂表面之後的圖191。在一實施例中，使用熟悉電子裝置製造技術的人士已知之CMP技術的一者將絕緣層125平坦化。在一實施例中，使用熟悉電子裝置製造技術的人士已知之蝕刻技術的一者蝕刻絕緣層125。
圖1L係根據一實施例與圖1K相似之在移除虛設閘極185及虛設氧化物層122以暴露鰭161的一部分之後的圖193。使用熟悉電子裝置製造技術之人士已知的一或多種圖案化及蝕刻技術移除虛設閘極185及虛設氧化物層122。在一實施例中，使用熟悉電子裝置製造技術的人士已知之乾蝕刻技術的一者移除虛設閘極的硬遮罩部分。在一實施例中，使用熟悉電子裝置製造技術的人士已知之蝕刻技術的一者移除虛設閘極的多晶矽部分。在一實施例中，藉由使用氫氟酸(HF)的蝕刻，或熟悉電子裝置製造技術之人士已知的其他蝕刻技術移除虛設氧化物層。
圖1M係根據一實施例與圖1L相似之將閘極介電層126沈積在絕緣層125上之後的圖194。在一實施例中，閘極介電層126係高k介電層。在一實施例中，閘極介電層126係氧化物層，例如，氧化鋯(「ZrO2」)、氧化鉿(「HFO2」)、氧化鑭(「La2O4」)、或熟悉電子裝置製造技術之人士已知的其他氧化物層。閘極介電層126能使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積 (CVD)，例如，電漿強化化學氣相沈積(PECVD)、物理氣相沈積(PVD)、分子束磊晶(MBE)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或熟悉電子裝置製造技術之人士已知的其他沈積技術。
圖1N係根據一實施例與圖1M相似之在將導電層128沈積在閘極介電層126上之後的圖195。在一實施例中，導電層128係金屬層。在一實施例中，導電層128包含一或多種金屬，例如，鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛、銅、金屬合金、金屬碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其他導電材料、或其之任何組合。
導電層128能使用導電層沈積技術的一者沈積，例如，無電電鍍、電鍍、濺鍍、化學氣相沈積(CVD)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或熟悉電子裝置製造技術之人士已知的任何其他導電層沈積技術。
圖1O係根據一實施例與圖1N相似之在將導電層128及閘極介電層126的一部分移除以形成閘極之後的圖196。如圖2O所示，導電層128及閘極介電層126與絕緣層125等高。在一實施例中，使用熟悉電子裝置製造技術的人士已知之CMP技術的一者將導電層128及閘極介電層126的部分從絕緣層125的頂部分移除。在另一實施例中，使用熟悉電子裝置製造技術的人士已知之導電層蝕刻技術的一者移除導電層128的部分。在另一實施例中，使 用熟悉電子裝置製造技術的人士已知之閘極介電層蝕刻技術的一者移除閘極介電層126的部分。
圖1P係根據一實施例與圖1N相似之在將覆蓋氧化物層129沈積在導電層128、閘極介電層126、及絕緣層125上之後的圖197。圖2I根據一實施例顯示在圖1P中顯示的電子裝置沿著軸B-B'之部分的橫剖面圖280。在一實施例中，覆蓋氧化物層129包含氧化矽，氧化鋁、氮化氧化矽、其他氧化物層、或其之任何組合。
如圖2I所示，將源極區域183及汲極區域形成在閘極部分127之相對側的鰭161上。閘極部分127包含導電層128。將導電層128沈積在基板101上的子鰭層115上之鰭161上的閘極介電層126上。
圖2J係根據一實施例與圖2I相似之在形成接點134及135之後的圖290。如圖2J所示，將接點134形成在互連132上以電連接至源極區域183，並將接點135形成在互連131上以連接至汲極區域184。使用熟悉電子裝置製造技術之人士已知的一或多個接點圖案化及沈積技術形成接點及互連。
圖3A係根據另一實施例與圖2B相似之在蝕刻鰭以形成窄溝槽之後的圖300。如圖3A所示，將溝槽312形成在基板101上的絕緣層108中。溝槽312具有側壁304及305及實質平行於基板101的底部分302。如相關於圖2C於上文描述的，藉由使用乾蝕刻、濕蝕刻、或乾及蝕刻技術二者移除鰭102而形成溝槽312。
在一實施例中，溝槽312的寬度係從約1nm至約200nm。在一實施例中，溝槽312的寬度不大於100nm。在更具體實施例中，寬度221從約5nm至約20nm。在一實施例中，溝槽312的深度係寬度的至少二倍大，以提供ART。
圖3B係根據另一實施例與圖3A相似之在將子鰭層314沈積在基板101上的絕緣層108中之溝槽312內之後的圖310。將子鰭層314沈積在基板101上的底部分302、側壁305及304、及絕緣層108的頂部分上以確保完全填充溝槽312。在一實施例中，子鰭層314代表上述子鰭層114。
子鰭層314能使用沈積技術的一者沈積，諸如，但未限於化學氣相沈積(「CVD」)，例如，電漿強化化學氣相沈積(「PECVD」)、物理氣相沈積(「PVD」)、分子束磊晶(「MBE」)、有機金屬化學氣相沈積(「MOCVD」)、原子層沈積(「ALD」)、或熟悉電子裝置製造技術之人士已知的其他沈積技術。
圖3C係根據另一實施例與圖3B相似之在使子鰭層314凹陷之後的圖320。使子鰭層314在溝槽312內凹陷至深度316以形成淺溝槽303。在一實施例中，溝槽303的深度316係由稍後在處理中形成之通道本體的厚度決定。在一實施例中，深度316從約2nm至約100nm。在更具體實施例中，深度316約40nm。在一實施例中，使用熟悉電子裝置製造技術的人士已知之CMP技術的一者 將子鰭層314平坦化，使得子鰭層與絕緣層108等高。然後藉由濕蝕刻、乾蝕刻、或熟悉電子裝置製造技術之人士已知的二種蝕刻技術使子鰭層在溝槽312內凹陷以形成凹陷部分315。在一實施例中，藉由使用氫氧化氨為底質之溶液的濕蝕刻使子鰭層凹陷。在另一實施例中，藉由使用一或多個鹵素為底質之化學物質(例如，Cl2、HBr、或任何其組合)的乾蝕刻使子鰭層凹陷。
圖3D係根據另一實施例與圖3C相似之在將鰭層316沈積在子鰭層的凹陷部分315上的淺溝槽303內之後的圖330。在一實施例中，鰭層316代表上述鰭層117。在一實施例中，使用熟悉電子裝置製造技術的人士已知之CVD或MOCVD技術的一者將鰭層316成長在淺溝槽303內的凹陷部分315上。然後使用熟悉電子裝置製造技術的人士已知之CMP技術的一者將鰭層316平坦化以與絕緣層108等高。
圖3E係根據另一實施例與圖3D相似之在使絕緣層108凹陷之後的圖340。在一實施例中，使絕緣層108向下凹陷至子鰭層的凹陷部分315。在一實施例中，使絕緣層108向下凹陷至鰭層316及子鰭層315的凹陷部分之間的介面。將包含頂部分342及相對側壁343及344的鰭341形成在子鰭層315的凹陷部分上。在一實施例中，鰭341作用為非平面電晶體的通道。在一實施例中，鰭341的寬度不大於100nm。在一實施例中，鰭341的寬度係從約1nm至約200nm。在更具體實施例中，鰭341的寬度 係從約5nm至約20nm。在更具體實施例中，鰭341的寬度約10nm。在一實施例中，鰭341的高度係從約2nm至約100nm。在更具體實施例中，鰭314的高度約40nm。在一實施例中，鰭314及子鰭層315的總高度從約100nm至約1000nm。在一實施例中，藉由使用熟悉電子裝置製造技術之人士已知的乾蝕刻及濕蝕刻技術之一或多者的定時蝕刻使絕緣層108凹陷。在一實施例中，在形成鰭307後，處理遵循電晶體處理流程或其他裝置處理流程以完成裝置製造。在更具體實施例中，如上文描述的，在形成鰭307後，處理遵循替換性金屬閘極處理流程以完成裝置製造。
圖4係根據本發明的一實施例之鰭組態的透視圖400。如上文所述，將鰭402形成在基板101上的子鰭層(未圖示)上。在一實施例中，如上文所述，將子鰭層形成在基板101上之絕緣層108中的溝槽中。該子鰭層係由上述子鰭層的一者所代表。鰭402係由上述鰭161及307的一者所代表。在實施例中，鰭結構400係三閘極電晶體的一部分。如圖4所示，鰭402從基板101的頂表面凸起。將閘極介電層(未圖示)沈積在鰭402之相對側壁上及頂表面上。如圖4所示，如上文所述，將閘極電極403沈積在鰭402上的閘極介電層上。將閘極電極403形成在鰭402上的閘極介電層上並圍繞其，如圖4所示。將汲極區域405及源極區域404形成在鰭402中之閘極電極403的相對側，如圖4所示。
圖5描繪根據一實施例的計算裝置500。計算裝置500收納板502。板502可包括許多組件，包括但未受限於處理器504及至少一通訊晶片506。將處理器504實體及電耦接至板502。在部分實作中，也將至少一通訊晶片506實體及電耦接至板502。在其他實作中，通訊晶片506係處理器504的一部分。
取決於其應用，計算裝置500可包括可能或可能不實體及電耦接至板502的其他組件。此等其他組件包括，但未限於，揮發性記憶體(例如，DRAM 509、DRAM 510)、非揮發性記憶體(例如，ROM 512)、快閃記憶體、圖形處理器(例如，圖形CPU 507)、數位訊號處理器、加密處理器、晶片組505、天線503、顯示器、觸控螢幕顯示器516、觸控螢幕控制器515、電池518、音訊編碼解碼器、視訊編碼解碼器、功率放大器511、全球定位系統(GPS)裝置513、羅盤514、加速度計、迴轉儀、揚聲器517、照相機501、及大量儲存裝置(例如，硬碟驅動器、光碟(CD)、及數位多樣化光碟(DVD)等)。
通訊晶片506致能用於將資料傳輸至計算裝置500或自其傳輸資料的無線通訊。術語「無線」及其衍生術語可用於描述可經由透過非實質媒體使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。通訊晶片506可實作任何數量的無線標準或協定，包括但未受限於Wi-Fi(IEEE 802.11家族)、 WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及指定為3G、4G、5G、及之後的任何其他無線協定。計算裝置500可包括複數個通信晶片506。例如，第一通信晶片506可專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通信晶片506可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置500的處理器504包括封裝在處理器504內的積體電路晶粒。在本發明的部分實作中，處理器的積體電路晶粒包括一或多個裝置，諸如，根據本發明的實作建立之包含子鰭層的電晶體。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
通訊晶片506也包括封裝在通訊晶片506內的積體電路晶粒。根據本發明的另一實作，通訊晶片的積體電路晶粒包括一或多個裝置，諸如，根據本發明的實作建立之包含子鰭層的電晶體。
在其他實作中，收容在計算裝置200中的另一組件可包含積體電路晶粒，其包括根據本發明之實作建立的一或多個裝置，諸如，MOS-FET電晶體。
在各種實作中，計算裝置500可係膝上型電腦、易網 機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中，計算裝置500可係處理資料的任何其他電子裝置。
以下範例關於其他實施例：在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。該第一半導體材料及該III-V半導體材料之間的共價帶偏移大於0.25eV。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。該第一半導體材料及該III-V半導體材料具有相似的晶格常數。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材 料。該第一半導體材料包含鍺。該III-V半導體材料包含砷化鎵。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。將該子鰭層沈積在該基板上的絕緣層中的溝槽內。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。該鰭的該寬度少於20nm。
在一實施例中，一種電子裝置包含在基板上的子鰭層。在該子鰭層上的鰭。該鰭包含頂部分及相對側壁。該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。閘極介電層在鰭的該頂部分及該等相對側壁上。將閘極電極沈積在該閘極介電層上。將源極區域及汲極區域形成在該閘極電極之相對側的該鰭上。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層 包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。該鰭的該半導體材料包含鍺，且該子鰭層的該半導體材料包含III-V半導體材料。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。該鰭的該半導體材料及該子鰭層的該半導體材料具有相似的晶格常數。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。該溝槽的該高度係該溝槽之該寬度的至少二倍大。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。該溝槽包含V-型。
在一實施例中，電晶體包含在基板上之絕緣層中的溝槽。將子鰭層沈積在該溝槽中。將包含頂部分及相對側壁 的鰭沈積在該子鰭層上。該鰭包含半導體材料。該子鰭層包含半導體材料。該鰭的該半導體材料及該子鰭層的該半導體材料之間的共價帶偏移大於0.5eV。閘極介電層在該鰭的該頂部分及相對側壁上。閘極電極在該閘極介電層上。源極區域及汲極區域在該鰭上之該閘極電極的相對側。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中，及形成包含半導體材料的鰭在該子鰭層上，該鰭包含頂部分及相對側壁。
在一實施例中，製造電子裝置的一種方法包含形成虛設鰭在該基板上，該虛設鰭包含頂部分及相對側壁、沈積絕緣層在相鄰於該虛設鰭之該等相對側壁的該基板上、蝕刻該虛設鰭以形成溝槽、沈積包含III-V半導體材料的子鰭層至該溝槽中、及形成包含第一半導體材料的裝置鰭在該子鰭層上，該裝置鰭包含頂部分及相對側壁。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中，及形成包含半導體材料的鰭在該子鰭層上，該鰭包含頂部分及相對側壁。該鰭的該半導體材料及該III-V半導體材料之間的共價帶偏移大於0.5eV。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中，及形成包含半導體材料的鰭在該子鰭層上，該鰭包含 頂部分及相對側壁。該鰭的該半導體材料及該III-V半導體材料具有相似的晶格常數。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中，及形成包含半導體材料的鰭在該子鰭層上，該鰭包含頂部分及相對側壁。該鰭的該半導體材料包含鍺；且該III-V半導體材料包含砷化鎵。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中、及形成包含半導體材料的鰭在該子鰭層上，該鰭包含頂部分及相對側壁、及使該絕緣層凹陷。
在一實施例中，製造電子裝置的一種方法包含沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中、及形成包含半導體材料的鰭在該子鰭層上，該鰭包含頂部分及相對側壁、沈積閘極介電層在該鰭的該頂部分及相對側壁上、及形成源極區域及汲極區域在該鰭上的閘極電極的相對側。
在上述說明書中，方法及設備已參考其之具體例示實施例描述。明顯地可產生其之各種修改而不脫離在下文之申請專利範圍中陳述的實施例之更廣泛的精神及範圍。因此，本說明書及該等圖式應以說明而非限制的方式看待。
101‧‧‧基板
108‧‧‧絕緣層
113、115‧‧‧底部分
118‧‧‧介面
145‧‧‧凹陷部分
160‧‧‧圖
161‧‧‧鰭
162、164‧‧‧側壁
163‧‧‧頂部分

Claims (20)

  1. 一種電子裝置，包含：在基板上的子鰭層；在該子鰭層上的鰭，該鰭包含頂部分及相對側壁，該鰭包含第一半導體材料，且該子鰭層包含III-V半導體材料。
  2. 如申請專利範圍第1項的電子裝置，其中該第一半導體材料及該III-V半導體材料之間的共價帶偏移大於0.25eV。
  3. 如申請專利範圍第1項的電子裝置，其中該第一半導體材料及該III-V半導體材料具有相似的晶格常數。
  4. 如申請專利範圍第1項的電子裝置，其中該第一半導體材料包含鍺；且該III-V半導體材料包含砷化鎵。
  5. 如申請專利範圍第1項的電子裝置，其中該子鰭層沈積在該基板上之絕緣層中的溝槽內。
  6. 如申請專利範圍第1項的電子裝置，其中該鰭的寬度少於20nm。
  7. 如申請專利範圍第1項之電子裝置，更包含在該頂部分及該等相對側壁上的閘極介電層；及在該鰭上的源極區域及汲極區域。
  8. 一種電晶體，包含：在基板上之絕緣層中的溝槽；在該溝槽中的子鰭層；在該子鰭層上包含頂部分及相對側壁的鰭，該鰭包含 第一半導體材料，該子鰭層包含第二半導體材料，其中該第一半導體材料及該第二半導體材料之間的共價帶偏移大於0.25eV。
  9. 如申請專利範圍第8項的電晶體，其中該第一半導體材料包含鍺，且該第二半導體材料包含III-V半導體材料。
  10. 如申請專利範圍第8項的電晶體，其中該第一半導體材料及該第二半導體材料具有相似的晶格常數。
  11. 如申請專利範圍第8項的電晶體，其中該溝槽的高度係該溝槽之寬度的至少二倍大。
  12. 如申請專利範圍第8項的電晶體，其中該溝槽包含V-形。
  13. 如申請專利範圍第8項的電晶體，更包含在該頂部分及相對側壁上的閘極介電層；及在該鰭上之閘極電極的相對側的源極區域及汲極區域。
  14. 一種製造電子裝置的方法，包含：沈積包含III-V半導體材料的子鰭層至基板上之絕緣層中的溝槽中；及形成包含第一半導體材料的第一鰭在該子鰭層上，該第一鰭包含第一頂部分及第一相對側壁。
  15. 如申請專利範圍第14項的方法，更包含形成第二鰭在該基板上，該第二鰭包含第二頂部分及第二相對側壁； 沈積絕緣層在相鄰於該等第二相對側壁的該基板上；及蝕刻該第二鰭。
  16. 如申請專利範圍第14項的方法，其中該第一半導體材料及該III-V半導體材料之間的共價帶偏移大於0.24eV。
  17. 如申請專利範圍第14項的方法，其中該第一半導體材料及該III-V半導體材料具有相似的晶格常數。
  18. 如申請專利範圍第14項的方法，其中該第一半導體材料包含鍺；且該III-V半導體材料包含砷化鎵。
  19. 如申請專利範圍第14項的方法，更包含使該絕緣層凹陷。
  20. 如申請專利範圍第14項的方法，更包含沈積閘極介電層在該第一頂部分及第一相對側壁上；及形成源極區域及汲極區域在該第一鰭上之閘極電極的相對側。
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