KR102475832B1 - 서브핀 층을 갖는 트랜지스터 - Google Patents

서브핀 층을 갖는 트랜지스터 Download PDF

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길버트 듀이
잭 티. 카발리에로스
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Abstract

서브핀 층은 기판 상의 절연 층에서의 트렌치에서 퇴적된다. 핀은 서브핀 층 상에서 퇴적된다. 핀은 상부 부분 및 대향 측벽들을 가진다. 핀은 제1 반도체 재료를 포함한다. 서브핀 층은 III-V 반도체 재료를 포함한다.

Description

서브핀 층을 갖는 트랜지스터
본원에서 설명된 바와 같은 실시예들은 전자 디바이스 제조의 분야에 관한 것으로, 특히, 트랜지스터 제조에 관한 것이다.
집적 회로들에서의 특징부들의 스케일링(scaling)은 집적 회로 칩의 제한된 실면적(real estate) 상에서의 전자 디바이스들의 증가된 밀도들을 가능하게 한다. 일반적으로, 집적 회로 칩 상의 전자 디바이스들(예컨대, 트랜지스터들, 저항들, 커패시터들 등)의 성능은 그 디바이스들의 스케일링 동안에 고려된 주요한 인자이다. 일반적으로, 비-평면형(non-planar) 트랜지스터 아키텍처(예컨대, 핀펫(FinFET), 트라이게이트(Trigate), 게이트-올-어라운드(Gate-All-Around)(GAA))는 트랜지스터 채널이 다수의 표면들 상의 하나 이상의 게이트들에 의해 둘러싸여 있는 아키텍처를 지칭한다. 전형적으로, 비-평면형 트랜지스터는 실리콘 기판 상에서 성장된 핀(fin)을 가진다. 많은 기법들은 비-Si 채널 재료들, 예컨대, Ge, SiGe, 및 III-V 재료들로 디바이스들을 제조하기 위하여 개발되었다. 그러나, 상당한 프로세스 개선들이 이 재료들을 Si 웨이퍼들 상으로 집적시키기 위하여 여전히 필요하다.
트랜지스터들이 스케일링 다운됨에 따라, 트랜지스터들은 디바이스 성능에 부정적으로 영향을 주는 바람직하지 않은 서브핀 누설 전류(subfin leakage current)를 점점 더 겪고 있다. 비-평면형 디바이스의 서브핀 층에서의 누설 전류를 억압하기 위한 하나의 방법은 접합 격리(junction isolation)를 형성하기 위하여 도펀트(dopant)를 서브핀 층으로 주입하는 것이다. 이 방법은 스케일링가능하지 않고, 디바이스들의 크기가 감소하고 디바이스들의 밀도가 증가함에 따라, 현재 및 미래의 논리 트랜지스터 기술들에 대하여 구현하기가 더 어려워진다. 예를 들어, 게르마늄(germanium)(Ge) p-형 금속 옥사이드 반도체(p-type Metal Oxide Semiconductor)(PMOS) 디바이스에서, 서브핀 층은 접합 격리를 형성하기 위하여 n-형 도펀트 종(예컨대, 비소(arsenic)(As) 및 인(phosphorous)(P))으로 도핑된다. Ge에서의 n-형 도펀트 종의 확산 속력은 매우 빠르므로, 급작스러운 접합을 달성하는 것은 매우 어렵고, 채널 영역으로의 n-형 종의 확산을 포함하는 것은 불가능하다.
Ge 비-평면형 트랜지스터의 서브핀 층에서의 누설 전류를 억압하기 위한 또 다른 해결책은 실리콘 게르마늄(SiGe)을 서브핀 층으로서 이용하는 것이다. Ge와 SiGe 사이의 격자 상수 오정합(lattice constant mismatch) 때문에, Ge 채널은 변형되고, 채널 두께는 Ge가 SiGe 상에서 성장될 수 있는 임계 두께로 제한된다. 이것은 핀 두께를 제한한다. 예를 들어, Ge 막 품질이 불합치 전위(misfit dislocation)들의 형성으로 인해 열화하기 전에, Si30 Ge70 상에 20 nm 이하의 Ge가 오직 있을 수 있다. 추가적으로, SiGe에서의 병렬 전도는 채널 길이를 현재 및 미래의 기술 요건들에 관련된 치수들로 스케일링하는 것을 금지한다.
발명의 실시예들은 다음의 설명과, 발명의 실시예들을 예시하기 위하여 이용되는 동반된 도면들을 참조함으로써 최상으로 이해될 수도 있다. 도면들에서:
도 1a는 일 실시예에 따른, 전자 디바이스의 부분의 사시도를 도시한다.
도 1b는 일 실시예에 따른, 절연 층이 핀의 상부 부분을 노출시키도록 기판 상에서 퇴적된 후의 도 1a와 유사한 도면이다.
도 1c는 일 실시예에 따른, 핀이 좁은 트렌치(trench)를 형성하기 위하여 에칭된 후의 도 1b와 유사한 도면이다.
도 1d는 일 실시예에 따른, 서브핀 층이 기판 상의 절연 층에서의 트렌치 내에서 퇴적된 후의 도 1c와 유사한 도면이다.
도 1e는 일 실시예에 따른, 서브핀 층이 리세싱된(recessed) 후의 도 1d와 유사한 도면이다.
도 1f는 일 실시예에 따른, 핀 층이 서브핀 층의 리세싱된 부분 상의 얕은 트렌치 내에서 퇴적된 후의 도 1e와 유사한 도면이다.
도 1g는 일 실시예에 따른, 절연 층이 리세싱된 후의 도 1f와 유사한 도면이다.
도 1h는 일 실시예에 따른, 하드 마스크 층(hard mask layer)이 핀 상의 더미 옥사이드 층(dummy oxide layer) 상의 폴리실리콘 층(polysilicon layer) 상에서 퇴적된 후의 도 1g와 유사한 도면이다.
도 1i는 일 실시예에 따른, 더미 게이트(dummy gate)가 형성된 후의 도 1h와 유사한 도면이다.
도 1j는 일 실시예에 따른, 절연 층이 게이트, 스페이서(spacer)들, 절연 층, 및 핀(fin) 상에서 퇴적된 후의 도 1i와 유사한 도면이다.
도 1k는 일 실시예에 따른, 절연 층이 하드 마스크 층의 상부 표면을 노출시키기 위하여 리세싱된 후의 도 1j와 유사한 도면이다.
도 1l은 일 실시예에 따른, 더미 게이트 및 더미 옥사이드 층이 핀의 부분을 노출시키기 위하여 제거된 후의 도 1k와 유사한 도면이다.
도 1m은 일 실시예에 따른, 게이트 유전체 층(gate dielectric layer)이 절연 층 상에서 퇴적된 후의 도 1l과 유사한 도면이다.
도 1n은 일 실시예에 따른, 전도성 층(conductive layer)이 게이트 유전체 층 상에서 퇴적된 후의 도 1m과 유사한 도면이다.
도 1o는 일 실시예에 따른, 전도성 층 및 게이트 유전체 층의 부분들이 게이트를 형성하기 위하여 제거된 후의 도 1n과 유사한 도면이다.
도 1p는 일 실시예에 따른, 캡핑 옥사이드 층(capping oxide layer)이 전도성 층, 게이트 유전체 층, 및 절연 층 상에서 퇴적된 후의 도 1n과 유사한 도면이다.
도 2a는 일 실시예에 따른, 축 A-A'를 따라 도 1a에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2b는 일 실시예에 따른, 축 A-A'를 따라 도 1b에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2c는 일 실시예에 따른, 축 A-A'를 따라 도 1c에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2d는 일 실시예에 따른, 축 A-A'를 따라 도 1d에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2e는 일 실시예에 따른, 축 A-A'를 따라 도 1e에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2f는 일 실시예에 따른, 축 A-A'를 따라 도 1f에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2g는 일 실시예에 따른, 축 A-A'를 따라 도 1g에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2h는 일 실시예에 따른, 축 A-A'를 따라 도 1h에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2i는 일 실시예에 따른, 축 B-B'를 따라 도 1p에서 도시된 전자 디바이스의 부분의 단면도를 도시한다.
도 2j는 일 실시예에 따른, 컨택트들이 형성된 후의 도 2i와 유사한 도면이다.
도 3a는 또 다른 실시예에 따른, 핀이 좁은 트렌치를 형성하기 위하여 에칭된 후의 도 2b와 유사한 도면이다.
도 3b는 또 다른 실시예에 따른, 서브핀 층이 기판 상의 절연 층에서의 트렌치 내에서 퇴적된 후의 도 3a와 유사한 도면이다.
도 3c는 또 다른 실시예에 따른, 서브핀 층이 리세싱된 후의 도 3b와 유사한 도면이다.
도 3d는 또 다른 실시예에 따른, 핀 층이 서브핀 층의 리세싱된 부분 상의 얕은 트렌치 내에서 퇴적된 후의 도 3c와 유사한 도면이다.
도 3e는 또 다른 실시예에 따른, 절연 층이 리세싱된 후의 도 3d와 유사한 도면이다.
도 4는 발명의 일 실시예에 따른, 핀 구조체의 사시도이다.
도 5는 일 실시예에 따라, 컴퓨팅 디바이스를 예시한다.
서브핀 층을 갖는 트랜지스터를 제조하기 위한 방법들 및 장치들이 설명된다. 다음의 설명에서, 예시적인 구현예들의 다양한 양태들은 그 작업의 실체를 본 기술분야의 다른 통상의 기술자들에게 전달하기 위하여 본 기술분야의 통상의 기술자들에 의해 보편적으로 채용된 용어들을 이용하여 설명될 것이다. 그러나, 본 발명은 설명된 양태들 중의 오직 일부로 실시될 수도 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 설명의 목적들을 위하여, 특정 숫자들, 재료들, 및 구성들은 예시적인 구현예들의 철저한 이해를 제공하기 위하여 기재되어 있다. 그러나, 본 발명은 특정 세부사항들 없이 실시될 수도 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 사례들에서는, 널리 공지된 특징들이 예시적인 구현예들을 모호하게 하지 않기 위하여 생략되거나 간략화된다.
다양한 동작들은 궁극적으로, 본 발명을 이해함에 있어서 가장 도움되는 방식으로 다수의 개별 동작들로서 설명될 것이지만, 그러나, 설명의 순서는 이 동작들이 반드시 순서 종속적인 것을 암시하는 것으로 해석되지 않아야 한다. 특히, 이 동작들은 제시의 순서로 수행될 필요가 없다.
어떤 예시적인 실시예들은 동반된 도면들에서 설명되고 도시되지만, 이러한 실시예들은 한정적인 것이 아니라 단지 예시적이고, 수정들이 본 기술분야의 통상의 기술자들에게 발생할 수도 있으므로, 실시예들은 도시되고 설명된 특정 구성들 및 배열들로 한정되지 않는다는 것이 이해되어야 한다.
"일 실시예", "또 다른 실시예", 또는 "실시예"에 대한 명세서 전반에서의 참조는, 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예 내에 포함되는 것을 의미한다. 이에 따라, 명세서의 전반에 걸친 다양한 장소들에서의 "일 실시예" 및 "실시예"와 같은 어구들의 출현은 반드시 모두 동일한 실시예를 지칭하고 있는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 조합될 수도 있다.
또한, 발명적 양태들은 단일의 개시된 실시예의 모든 특징들보다 더 적은 것에 존재한다. 이에 따라, 상세한 설명을 뒤따르는 청구항들은 본원에 의해 이 상세한 설명 내로 명백히 편입되고, 각각의 청구항은 별도의 실시예로서 독립적이다. 예시적인 실시예들이 본원에서 설명되었지만, 본 기술분야의 통상의 기술자들은 이 예시적인 실시예들이 본원에서 설명된 바와 같은 수정 및 개조로 실시될 수 있다는 것을 인식할 것이다. 설명은 이에 따라, 제한하는 것이 아니라 예시적인 것으로서 간주되어야 한다.
종횡비 포획(aspect ratio trapping)(ART) 트렌치 구조에서 채널로서의 제1 반도체 재료, 및 서브핀 재료로서의 III-V 반도체 재료를 포함하는 트랜지스터의 실시예들이 설명된다. 일 실시예에서, 트랜지스터는 비-평면형 트랜지스터, 예컨대, 트라이게이트 트랜지스터, FinFET 트랜지스터, 또는 임의의 다른 비-평면형 트랜지스터이다.
서브핀 층은 기판 상의 절연 층에서의 트렌치에서 퇴적된다. 핀은 서브핀 층 상에서 퇴적된다. 핀은 상부 부분 및 대향 측벽들을 가진다. 핀은 제1 반도체 재료를 포함한다. 서브핀 층은 III-V 반도체 재료를 포함한다. 일 실시예에서, 제1 반도체 재료 및 III-V 반도체는 유사한 격자 상수(lattice constant)들을 가진다. 일 실시예에서, 제1 반도체 재료와 III-V 반도체 재료 사이의 격자 오정합은 0.1 %보다 더 크지 않다. 일 실시예에서, III-V 반도체 재료는 300 K에서의 적어도 1.4 전자 볼트(electron volt)(eV)의 넓은 밴드 갭(band gap)(Eg)을 가진다. 일 실시예에서, III-V 반도체 재료의 밴드 갭과 제1 반도체 재료의 밴드 갭 사이의 차이(예컨대, 가전자대 오프셋(valence band offset)는 적어도 0.25 eV이다. 일 실시예에서, 제1 반도체 재료와 III-V 반도체 재료 사이의 가전자대 오프셋(VBO)은 0.25 eV보다 더 크다. 일 실시예에서, 서브핀 층의 III-V 재료는 서브핀 재료를 통한 임의의 기생 전류 누설을 컷오프(cut-off)하고 오직 게이트에 의해 트랜지스터를 턴 오프하기 위하여 제1 반도체 재료 채널에서 캐리어(carrier)들을 구속하기 위한 장벽(barrier)을 제공한다.
일 실시예에서, III-V 반도체 재료는 정공(hole)들 전도를 위한 장벽 층으로서 작동하고, 이에 따라, 유리하게도, 비-게이팅된(un-gated) 서브핀 영역을 통한 소스 영역과 드레인 사이의 병렬 전도를 제거할 수 있다.
기존의 기법들과 달리, III-V 반도체 상에서 성장된 제1 반도체 재료의 두께는 유리하게도 20 nm로 제한되지 않는다. 또한, III-V 반도체 재료는 유리하게도, 제1 반도체 재료를 위한 서브핀 장벽을 제공하기 위하여 도핑(doping)을 요구하지 않는다.
일 실시예에서, 트라이게이트 트랜지스터는 Si 기판 상의 ART 트렌치에서 성장된 서브핀 재료로서의 GaAs 층 상의 채널로서의 Ge 층을 포함한다. (예컨대, 0.4 eV보다 더 큰) Ge와 GaAs 사이의 큰 VBO 때문에, 서브핀 층에서의 소스 영역과 드레인 영역 사이의 병렬 전도를 위한 자연 장벽(natural barrier)이 형성된다. 장벽의 존재는 이 장벽이 채널 길이가 20 nm 미만으로 스케일링 다운되는 것을 가능하게 하는 바와 같은 장점을 제공한다. 또한, Ge-온-GaAs(Ge-on-GaAs) 핀 구조체는 짧은 채널 제어를 유지하면서, p-형 Ge MOSFET 트랜지스터에서의 게이트 길이의 스케일링을 가능하게 함으로써, 현존하는 기법들에 비해 장점을 제공한다.
도 1a는 일 실시예에 따른, 전자 디바이스(100)의 부분의 사시도를 도시한다. 도 2a는 일 실시예에 따른, 축 A-A'를 따라 전자 디바이스(100)의 부분의 단면도(200)를 도시한다. 전자 디바이스(100)는 기판(101) 상의 핀(102)을 포함한다. 실시예에서, 기판(101)은 반도체 재료, 예컨대, 실리콘을 포함한다. 일 실시예에서, 기판(101)은 단결정질(monocrystalline) 실리콘("Si") 기판이다. 또 다른 실시예에서, 기판은 다결정질(polycrystalline) 실리콘 기판이다. 또 다른 실시예에서, 기판(101)은 비정질(amorphous) 실리콘 기판이다. 대안적인 실시예들에서, 기판(101)은 실리콘, 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V 재료들 기반 재료, 예컨대, 갈륨 비소("GaAs"), 또는 그 임의의 조합을 포함한다. 일 실시예에서, 기판(101)은 집적 회로들을 위한 금속화 상호접속 층(metallization interconnect layer)들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 전기적 절연 층, 예를 들어, 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 층간 유전체, 트렌치 절연 층, 또는 임의의 다른 절연 층에 의해 분리되는 전자 디바이스들, 예컨대, 트랜지스터들, 메모리들, 커패시터들, 저항들, 광전자 디바이스들, 스위치들, 및 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 금속화 층들을 접속하도록 구성된 상호접속부들, 예를 들어, 비아(via)들을 포함한다.
실시예에서, 기판(101)은 미리 결정된 결정 방위, 예를 들어, (100) 결정 평면을 따라 실질적으로 정렬된 벌크 하부 기판(bulk lower substrate), 중간 절연 층, 및 상부 단결정질 층을 포함하는 반도체-온-아이솔레이터(semiconductor-on-isolator)(SOI) 기판이다. 상부 단결정질 층은 위에서 열거된 임의의 재료, 예컨대, 실리콘을 포함할 수도 있다. 실시예에서, 기판(101)은 0 도 오절단(zero degree miscut)을 갖는 (100) 결정 평면("Si (100)")을 따라 실질적으로 정렬된 실리콘 기판이다. 실시예에서, 기판(101)은 III-N 재료 핵생성(nucleation)을 가능하게 하기 위하여 [110] 결정학적 방향(crystallographical direction)을 향해 미리 결정된 도(예컨대, 2 내지 10°)의 오절단을 갖는 Si (100) 기판이다.
핀(102)은 상부 부분(103) 및 대향 측벽들(104 및 105)을 포함한다. 일 실시예에서, 핀(102)은 기판(101)의 일부이다. 일 실시예에서, 핀(102)은 실리콘 핀이다. 일 실시예에서, 핀(102)은 기판(101)의 것과 동일한 재료를 포함한다. 일 실시예에서, 폭(107)은 100 nm보다 더 크지 않다. 일 실시예에서, 핀의 폭(107)은 약 1 나노미터(nm)로부터 약 200 nm까지이다. 더욱 특정 실시예에서, 핀의 폭(107)은 약 5 nm로부터 약 20 nm까지이다. 일 실시예에서, 핀의 높이(106)는 폭(107)보다 적어도 2 배 더 크다. 일 실시예에서, 핀(102)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 패터닝 및 에칭 기법들 중의 하나 이상을 이용하여 기판(101)을 패터닝하고 에칭함으로써 형성된다.
도 1b는 일 실시예에 따른, 절연 층(108)이 핀(102)의 상부 부분(103)을 노출시키도록 기판 상에서 퇴적된 후의 도 1a와 유사한 도면(110)이다. 도 2b는 일 실시예에 따른, 축 A-A'를 따라 도 1b에서 도시된 전자 디바이스의 부분의 단면도(210)를 도시한다. 실시예에서, 절연 층(108)은 얕은 트레치 절연(shallow trench insulating)(STI) 층이다. 일 실시예에서, 절연 층(108)은 옥사이드 층(oxide layer), 예컨대, 실리콘 옥사이드 층(silicon oxide layer)이다. 또 다른 실시예에서, 절연 층(108)은 나이트라이드 층(nitride layer), 예컨대, 실리콘 나이트라이드 층(silicon nitride layer)이다. 대안적인 실시예들에서, 절연 층(108)은 알루미늄 옥사이드(aluminum oxide)("Al2O3"), 실리콘 옥사이드 나이트라이드(silicon oxide nitride)("SiON"), 다른 옥사이드/나이트라이드(oxide/nitride) 층, 그 임의의 조합, 또는 전자 디바이스 설계에 의해 결정된 다른 전기적 절연 층이다. 도 1b 및 도 2b에서 도시된 바와 같이, 절연 층은 기판(101) 상에서, 그리고 핀의 측벽들(104 및 105) 상에서 퇴적된다. 절연 층의 두께는 핀(102)의 높이(106)와 실질적으로 동일하다.
실시예에서, 절연 층(108)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착(chemical vapour deposition)("CVD"), 예컨대, 플라즈마 강화 화학적 기상 증착(plasma Enhanced chemical vapour deposition)("PECVD"), 물리적 기상 증착(physical vapour deposition)("PVD"), 분자 빔 에피택시(molecular beam epitaxy)("MBE"), 유기금속 화학적 기상 증착(metalorganic chemical vapor deposition)("MOCVD"), 원자층 퇴적(atomic layer deposition)("ALD"), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 블랭킷 퇴적 기법(blanket deposition technique)들 중의 하나를 이용하여, 기판(101)과, 핀(102)의 상부 부분(103) 및 측벽들(104 및 105) 상에서 퇴적된 블랭킷이다. 그 다음으로, 절연 층(108)의 부분은 핀의 상부 부분(103)을 노출시키기 위하여 제거된다. 일 실시예에서, 절연 층(108)의 부분은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적-기계적 연마(chemical-mechanical polishing)(CMP) 기법들 중의 하나를 이용하여 제거된다. 또 다른 실시예에서, 절연 층(108)의 부분은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 에칭 기법들 중의 하나를 이용하여 제거된다.
도 1c는 일 실시예에 따른, 핀(102)이 좁은 트렌치를 형성하기 위하여 에칭된 후의 도 1b와 유사한 도면(120)이다. 도 2c는 일 실시예에 따른, 축 A-A'를 따라 도 1c에서 도시된 전자 디바이스의 부분의 단면도(220)를 도시한다. 도 1c 및 도 2c에서 도시된 바와 같이, 트렌치(112)는 절연 층(108)에서 형성된다. 트렌치(112)는 측벽들(109 및 111) 및 하부 부분들(113 및 115)을 가진다. 하부 부분(115)은 각도(231)로 기판(101)으로부터 측벽(109)으로 연장된다. 하부 부분(113)은 V-형상을 형성하는 각도(232)로 기판(101)으로부터 측벽(111)으로 연장된다. 일 실시예에서, 각도(231 및 232)의 각각은 약 55 도이다.
또 다른 실시예에서, 트렌치의 하부 부분은 이하에서 더욱 상세하게 설명된 도 3a 내지 도 3e에서 도시된 바와 같이, 기판에 대해 실질적으로 평행한 하부 부분을 가진다. 일 실시예에서, 트렌치는 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 건식 에칭(dry etching), 습식 에칭(wet etching), 또는 양자의 건식 및 습식 에칭 기법들을 이용하여 핀(102)을 제거함으로써 형성된다. 일 실시예에서, 실리콘 핀(102)은 하부 부분들(115 및 113)을 포함하는 V 홈을 형성하기 위하여, 에칭 용액, 예컨대, 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH), 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 양자를 이용하여 이방성 습식 에칭(anisotropic wet etch)에 의해 제거된다. 일 실시예에서, 하부 부분들(115 및 113)은 프로세스에서 더 이후에 III-V 반도체 재료 서브핀을 성장시키기 위한 표면들로서 작동하는 Si 핀(102)의 [111] 패싯(facet)들을 따라 형성된다.
일 실시예에서, 트렌치(112)는 하부 부분들(115 및 113)을 포함하는 V-형상을 형성하기에 충분히 좁다. 일 실시예에서, 트렌치(112)의 폭(221)은 100 nm보다 더 크지 않다. 일 실시예에서, 폭(221)은 약 1 nm로부터 약 200 nm까지이다. 더욱 특정 실시예에서, 폭(221)은 약 5 nm로부터 약 20 nm까지이다. 일 실시예에서, 트렌치(112)의 깊이(222)는 ART를 제공하기 위하여 폭(221)보다 적어도 2 배 더 크다.
도 1d는 일 실시예에 따른, 서브핀 층(114)이 기판(101) 상의 절연 층(108)에서의 트렌치(112) 내에서 퇴적된 후의 도 1c와 유사한 도면(130)이다. 도 2d는 일 실시예에 따른, 축 A-A'를 따라 도 1d에서 도시된 전자 디바이스의 부분의 단면도(230)를 도시한다. 서브핀 층(114)은 트렌치(112)의 완전한 충전을 보장하기 위하여, 기판(101) 상의 핀(102)의 하부 부분들(113 및 115), 트렌치(112)의 측벽들(109 및 111), 및 절연 층(108)의 상부 부분들 상에서 퇴적된다. 일 실시예에서, 서브핀 층(114)은 III-V 반도체 층을 포함한다. 더욱 특정 실시예에서, 서브핀 층(114)은 GaAs 층이다. 대안적인 실시예들에서, 서브핀 층(114)은 GaAs 층, GaInP 층, AlAs 층, 또는 그 임의의 조합이다.
서브핀 층(114)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착("CVD"), 예컨대, 플라즈마 강화 화학적 기상 증착("PECVD"), 물리적 기상 증착("PVD"), 분자 빔 에피택시("MBE"), 유기금속 화학적 기상 증착("MOCVD"), 원자층 퇴적("ALD"), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적될 수 있다. 더욱 특정 실시예에서, GaAs 에피택셜 서브핀 층(GaAs epitaxial subfin layer)은 트렌치(112)를 충전시키기 위하여 CVD 또는 MOCVD 프로세스에 의해 성장된다. 일 실시예에서, GaAs 에피택셜 서브핀 층은 도 1d 및 도 2d에서 도시된 바와 같이, 트렌치(112)의 완전한 충전을 보장하기 위하여 STI 절연 층(108) 위에서 과다성장한다.
일 실시예에서, III-V 화합물 반도체 서브핀 층(114)은 CVD 또는 MOCVD 프로세스를 이용하여 실리콘의 기판(101) 상의 실리콘 옥사이드의 절연 층(108)에서의 트렌치(112)에서 성장된다. 서브핀 층이 트렌치(112)에서 성장됨에 따라, 기판(101)과 서브핀 층(114) 사이의 계면에서 형성된 불합치 전위들은 측벽들(109 및 111)에 의해 포획되고, 서브핀 층(114)의 상부 부분(135)으로 전파하지 않는다. 일 실시예에서, 서브핀 층(114)은 역위상 경계(anti-phase boundary)(APB) 결함들을 감소시키고 기판 상에서의 서브핀 층의 더 양호한 핵생성을 촉진시키기 위하여, 기판(101)에 대하여 약 55 도 각도로 연장되는 하부 부분들(113 및 115) 상에서 직접적으로 성장된다.
도 1e는 일 실시예에 따른, 서브핀 층(114)이 리세싱된 후의 도 1d와 유사한 도면(140)이다. 도 2e는 일 실시예에 따른, 축 A-A'를 따라 도 1e에서 도시된 전자 디바이스의 부분의 단면도(240)를 도시한다.
서브핀 층(114)은 얕은 트렌치(142)를 형성하기 위하여 트렌치(112) 내에서 깊이(116)까지 리세싱된다. 일 실시예에서, 트렌치(142)의 깊이(116)는 프로세스에서 더 이후에 형성된 채널 본체의 두께에 의해 결정된다. 일 실시예에서, 깊이(116)는 약 2 nm로부터 약 100 nm까지이다. 더욱 특정 실시예에서, 깊이(116)는 약 40 nm이다. 일 실시예에서, 서브핀 층은 전자 디바이스 제조의 분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 평탄화되어, 서브핀 층은 절연 층(108)과 동일면으로 된다. 그 다음으로, 서브핀 층은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 습식 에칭, 건식 에칭, 또는 양자의 에칭 기법들을 이용함으로써 리세싱된 부분(recessed portion)(145)을 형성하기 위하여 트렌치(112) 내에서 리세싱된다. 일 실시예에서, 서브핀 층은 암모늄 하이드록사이드계 용액(ammonia hydroxide based solution)을 이용하여 습식 에칭에 의해 리세싱된다. 또 다른 실시예에서, 서브핀 층은 하나 이상의 할로겐계 화학물질(halogen based chemistry)들(예컨대, Cl2, HBr, 또는 그 임의의 조합)을 이용하여 건식 에칭에 의해 리세싱된다.
도 1f는 일 실시예에 따른, 핀 층(117)이 서브핀 층의 리세싱된 부분(145) 상의 얕은 트렌치(142) 내에서 퇴적된 후의 도 1e와 유사한 도면(150)이다. 도 2f는 일 실시예에 따른, 축 A-A'를 따라 도 1f에서 도시된 전자 디바이스의 부분의 단면도(250)를 도시한다. 일 실시예에서, 핀 층은 서브핀 층(145)의 반도체 재료 이외의 반도체 재료를 포함한다. 일 실시예에서, 핀 층(117)과 서브핀 층(114)의 리세싱된 부분(145) 사이의 VBO는 0.4 eV보다 더 크다. 일 실시예에서, 핀 층(117) 및 서브핀 층(114)의 리세싱된 부분(145)은 유사한 격자 상수들을 가진다. 일 실시예에서, 핀 층(117)과 서브핀 층(114)의 리세싱된 부분(145) 사이의 격자 오정합은 약 0.1 %보다 더 작다. 일 실시예에서, 핀 층(117)은 게르마늄 층이다. 대안적인 실시예들에서, 핀 층(117)은 다른 반도체 층, 예컨대, SiGe 및 GeSn이다.
일 실시예에서, 핀 층(117)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CVD 또는 MOCVD 기법들 중의 하나를 이용하여 얕은 트렌치(142) 내에서의 서브핀 층(114)의 리세싱된 부분 상에서 성장된다. 그 다음으로, 핀 층(117)은 절연 층(108)과 동일면으로 하기 위하여, 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 평탄화된다.
도 1g는 일 실시예에 따른, 절연 층(108)이 리세싱된 후의 도 1f와 유사한 도면(160)이다. 도 2g는 일 실시예에 따른, 축 A-A'를 따라 도 1g에서 도시된 전자 디바이스의 부분의 단면도(260)를 도시한다. 일 실시예에서, 절연 층(108)은 서브핀 층(114)의 리세싱된 부분까지 아래로 리세싱된다. 일 실시예에서, 절연 층(108)은 핀 층(117)과 서브핀 층(114)의 리세싱된 부분 사이의 계면(118)까지 아래로 리세싱된다. 상부 부분(163) 및 대향 측벽들(162 및 164)을 포함하는 핀(161)은 서브핀 층(145) 상에서 형성된다. 일 실시예에서, 핀(161)은 비-평면형 트랜지스터의 채널로 작동한다. 일 실시예에서, 핀(161)의 폭(119)은 100 nm보다 더 크지 않다. 일 실시예에서, 폭(119)은 약 1 nm로부터 약 200 nm까지이다. 더욱 특정 실시예에서, 폭(119)은 약 5 nm로부터 약 20 nm까지이다. 더욱 특정 실시예에서, 폭(119)은 약 10 nm이다. 일 실시예에서, 핀(161)의 높이(165)는 약 2 nm로부터 약 100 nm까지이다. 더욱 특정 실시예에서, 높이(165)는 약 40 nm이다. 일 실시예에서, 핀(161) 및 서브핀 층(145)의 총 높이(121)는 약 100 nm로부터 약 1000 nm까지이다.
일 실시예에서, 절연 층(108)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 건식 및 습식 에칭 기법들 중의 하나 이상을 이용하여 타이밍조절식 에칭(timed etch)에 의해 리세싱된다. 일 실시예에서, 핀(161)을 형성한 후, 프로세스는 디바이스 제작을 완료하기 위하여 트랜지스터 프로세스 흐름 또는 다른 디바이스 프로세스 흐름을 따른다. 더욱 특정 실시예에서, 핀(161)을 형성한 후, 프로세스는 이하에서 더욱 상세하게 설명된 바와 같이, 디바이스 제작을 완료하기 위하여 대체 금속 게이트 프로세스 흐름을 따른다.
도 1h는 일 실시예에 따른, 하드 마스크 층(124)이 핀(161) 상의 더미 옥사이드 층(122) 상의 폴리실리콘 층(123) 상에서 퇴적된 후의 도 1g와 유사한 도면(170)이다. 도 2h는 일 실시예에 따른, 축 A-A'를 따라 도 1h에서 도시된 전자 디바이스의 부분의 단면도(270)를 도시한다. 더미 옥사이드 층(122)은 절연 층(108)과, 핀(161)의 상부 부분 및 대향 측벽들 상에서 퇴적된다. 일 실시예에서, 더미 옥사이드 층(122)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 옥사이드 나이트라이드, 다른 옥사이드 층, 또는 그 임의의 조합이다. 일 실시예에서, 더미 옥사이드 층(122)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착(CVD), 예컨대, 플라즈마 강화 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 분자 빔 에피택시(MBE), 유기금속 화학적 기상 증착(MOCVD), 원자층 퇴적(ALD), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적된다.
폴리실리콘 층(123)은 더미 옥사이드 층(122) 상에서 퇴적된다. 일 실시예에서, 폴리실리콘 층(123)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착(CVD), 예컨대, 플라즈마 강화 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 분자 빔 에피택시(MBE), 유기금속 화학적 기상 증착(MOCVD), 원자층 퇴적(ALD), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적된다.
하드 마스크 층(124)은 폴리실리콘 층(123) 상에서 퇴적된다. 일 실시예에서, 하드 마스크 층(124)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 나이트라이드 층, 예컨대, 실리콘 나이트라이드, 실리콘 옥사이드 나이트라이드, 또는 임의의 다른 하드 마스크 층이다. 하드 마스크 층(124)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 하드 마스크 층 퇴적 기법들 중의 하나를 이용하여 퇴적될 수 있다.
도 1i는 일 실시예에 따른, 더미 게이트(185)가 형성된 후의 도 1h와 유사한 도면(180)이다. 더미 게이트(185)는 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 이용하여 폴리실리콘 층(123) 상에서 하드 마스크 층(124)을 패터닝하고 에칭함으로써 형성된다. 스페이서들(도시되지 않음)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 스페이서 퇴적 및 에칭 기법들 중의 하나를 이용함으로써 더미 게이트(185)의 대향 측벽들(181 및 182) 상에서 형성된다.
소스 영역(183) 및 드레인 영역(184)은 게이트(185)의 대향 측부들에서의 핀(161) 상에서 형성된다. 소스 영역(183) 및 드레인 영역(184)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 소스 및 드레인 영역 형성 기법들 중의 하나를 이용하여 형성된다.
도 1j는 일 실시예에 따른, 절연 층(125)이 게이트(185), 스페이서들(도시되지 않음), 절연 층(108), 및 핀(161) 상에서 퇴적된 후의 도 1i와 유사한 도면(190)이다. 일 실시예에서, 절연 층은 층간 유전체(interlayer dielectric)(ILD) 층(예컨대, 옥사이드 층)을 포함한다. 또 다른 실시예에서, 절연 층은 에칭 정지 층(etch stop layer), 예컨대, 나이트라이드 에칭 정지 층(nitride etch stop layer)(NESL)을 포함한다. 일 실시예에서, 절연 층(125)은 NESL 층 상에서 퇴적된 ILD 층을 포함한다. 대안적인 실시예들에서, 절연 층(125)은 옥사이드 층, 예컨대, 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 옥사이드 나이트라이드, 나이트라이드 층, 예컨대, 실리콘 나이트라이드, 실리콘 옥사이드 나이트라이드, 다른 절연 층, 또는 그 임의의 조합이다. 절연 층(125)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착(CVD), 예컨대, 플라즈마 강화 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 분자 빔 에피택시(MBE), 유기금속 화학적 기상 증착(MOCVD), 원자층 퇴적(ALD), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적될 수 있다.
도 1k는 일 실시예에 따른, 절연 층(125)이 하드 마스크 층(124)의 상부 표면을 노출시키기 위하여 리세싱된 후의 도 1j와 유사한 도면(191)이다. 일 실시예에서, 절연 층(125)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 평탄화된다. 일 실시예에서, 절연 층(125)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 에칭 기법들 중의 하나를 이용하여 에칭된다.
도 1l은 일 실시예에 따른, 더미 게이트(185) 및 더미 옥사이드 층(122)이 핀(161)의 부분을 노출시키기 위하여 제거된 후의 도 1k와 유사한 도면(193)이다. 더미 게이트(185) 및 더미 옥사이드 층(122)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 하나 이상의 패터닝 및 에칭 기법들을 이용하여 제거된다. 일 실시예에서, 더미 게이트의 하드 마스크 부분은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 건식 에칭 기법들 중의 하나를 이용하여 제거된다. 일 실시예에서, 더미 게이트의 폴리실리콘 부분은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 에칭 기법들 중의 하나를 이용하여 제거된다. 일 실시예에서, 더미 옥사이드 층은 플루오르화수소산(hydrofluoric acid)(HF)으로 에칭함으로써, 또는 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 다른 에칭 기법들에 의해 제거된다.
도 1m은 일 실시예에 따른, 게이트 유전체 층(126)이 절연 층(125) 상에서 퇴적된 후의 도 1l과 유사한 도면(194)이다. 일 실시예에서, 게이트 유전체 층(126)은 하이-k(high-k) 유전체 층이다. 일 실시예에서, 게이트 유전체 층(126)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 옥사이드 층, 예컨대, 지르코늄 옥사이드(zirconium oxide)("ZrO2"), 하프늄 옥사이드(hafnium oxide)("HFO2"), 란타늄 옥사이드(lanthanum oxide)("La2O4"), 또는 다른 옥사이드 층이다. 게이트 유전체 층(126)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착(CVD), 예컨대, 플라즈마 강화 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 분자 빔 에피택시(MBE), 유기금속 화학적 기상 증착(MOCVD), 원자층 퇴적(ALD), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적될 수 있다.
도 1n은 일 실시예에 따른, 전도성 층(128)이 게이트 유전체 층(126) 상에서 퇴적된 후의 도 1m과 유사한 도면(195)이다. 일 실시예에서, 전도성 층(128)은 금속 층이다. 일 실시예에서, 전도성 층(128)은 하나 이상의 금속들, 예컨대, 텅스텐(tungsten), 탄탈륨(tantalum), 티타늄(titanium), 하프늄(hafnium), 지르코늄(zirconium), 알루미늄(aluminum), 은(silver), 주석(tin), 납(lead), 구리(copper), 금속 합금(metal alloy)들, 금속 카바이드(metal carbide)들, 예컨대, 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 알루미늄 카바이드, 다른 전도성 재료들, 또는 그 임의의 조합을 포함한다.
전도성 층(128)은 전도성 층 퇴적 기법들 중의 하나, 예컨대, 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 전도성 층 퇴적 기법들, 예컨대, 무전해 도금(electroless plating), 전기도금(electroplating), 스퍼터링(sputtering), 화학적 기상 증착(CVD), 유기금속 화학적 기상 증착(MOCVD), 원자층 퇴적(ALD), 또는 임의의 다른 전도성 층 퇴적 기법을 이용하여 퇴적될 수 있다.
도 1o는 일 실시예에 따른, 전도성 층(128) 및 게이트 유전체 층(126)의 부분들이 게이트를 형성하기 위하여 제거된 후의 도 1n과 유사한 도면(196)이다. 도 2o에서 도시된 바와 같이, 전도성 층(128) 및 게이트 유전체 층(126)은 절연 층(125)과 동일면으로 된다. 일 실시예에서, 전도성 층(128) 및 게이트 유전체 층(126)의 부분들은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 절연 층(125)의 상부 부분들로부터 제거된다. 또 다른 실시예에서, 절연 층(128)의 부분들은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 전도성 층 에칭 기법들 중의 하나를 이용하여 제거된다. 또 다른 실시예에서, 게이트 유전체 층(126)의 부분들은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 게이트 유전체 층 에칭 기법들 중의 하나를 이용하여 제거된다.
도 1p는 일 실시예에 따른, 캡핑 옥사이드 층(129)이 전도성 층(128), 게이트 유전체 층(126), 및 절연 층(125) 상에서 퇴적된 후의 도 1n과 유사한 도면(197)이다. 도 2i는 일 실시예에 따른, 축 B-B'를 따라 도 1p에서 도시된 전자 디바이스의 부분의 단면도(280)를 도시한다. 일 실시예에서, 캡핑 옥사이드 층(129)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 옥사이드 나이트라이드, 다른 옥사이드 층, 또는 그 임의의 조합을 포함한다.
도 2i에서 도시된 바와 같이, 소스 영역(183) 및 드레인 영역은 게이트 부분(127)의 대향 측부들에서의 핀(161) 상에서 형성된다. 게이트 부분(127)은 전도성 층(128)을 포함한다. 전도성 층(128)은 기판(101) 상의 서브핀 층(115) 상의 핀(161) 상의 게이트 유전체 층(126) 상에서 퇴적된다.
도 2j는 일 실시예에 따른, 컨택트들(134 및 135)이 형성된 후의 도 2i와 유사한 도면(290)이다. 도 2j에서 도시된 바와 같이, 컨택트(134)는 소스 영역(183)에 전기적으로 접속된 상호접속부(132) 상에서 형성되고, 컨택트(135)는 드레인 영역(184)에 접속된 상호접속부(131) 상에서 형성된다. 컨택트들 및 상호접속부들은 전자 디바이스 제조의 기술분야에서의 통상의 기술자들에게 공지된 하나 이상의 컨택트 패터닝 및 퇴적 기법들을 이용하여 형성된다.
도 3a는 또 다른 실시예에 따른, 핀이 좁은 트렌치를 형성하기 위하여 에칭된 후의 도 2b와 유사한 도면(300)이다. 도 3a에서 도시된 바와 같이, 트렌치(312)는 기판(101) 상의 절연 층(108)에서 형성된다. 트렌치(312)는 기판(101)에 대해 실질적으로 평행한 측벽들(304 및 305) 및 하부 부분(302)을 가진다. 트렌치(312)는 도 2c에 대하여 위에서 설명된 바와 같이, 건식 에칭, 습식 에칭, 또는 양자의 건식 및 에칭 기법들을 이용하여 핀(102)을 제거함으로써 형성된다.
일 실시예에서, 트렌치(312)의 폭은 약 1 nm로부터 약 200 nm까지이다. 일 실시예에서, 트렌치(312)의 폭은 100 nm보다 더 크지 않다. 더욱 특정 실시예에서, 폭(221)은 약 5 nm로부터 약 20 nm까지이다. 일 실시예에서, 트렌치(312)의 깊이는 ART를 제공하기 위하여 폭보다 적어도 2 배 더 크다.
도 3b는 또 다른 실시예에 따른, 서브핀 층(314)이 기판(101) 상의 절연 층(108)에서의 트렌치(312) 내에서 퇴적된 후의 도 3a와 유사한 도면(310)이다. 서브핀 층(314)은 트렌치(312)의 완전한 충전을 보장하기 위하여, 기판(101) 상의 하부 부분(302), 측벽들(305 및 304), 및 절연 층(108)의 상부 부분들 상에서 퇴적된다. 일 실시예에서, 서브핀 층(314)은 위에서 설명된 서브핀 층(114)을 나타낸다.
서브핀 층(314)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 화학적 기상 증착("CVD"), 예컨대, 플라즈마 강화 화학적 기상 증착("PECVD"), 물리적 기상 증착("PVD"), 분자 빔 에피택시("MBE"), 유기금속 화학적 기상 증착("MOCVD"), 원자층 퇴적("ALD"), 또는 다른 퇴적 기법들과 같은, 그러나 이것으로 제한되지 않는 퇴적 기법들 중의 하나를 이용하여 퇴적될 수 있다.
도 3c는 또 다른 실시예에 따른, 서브핀 층(314)이 리세싱된 후의 도 3b와 유사한 도면(320)이다. 서브핀 층(314)은 얕은 트렌치(303)를 형성하기 위하여 트렌치(312) 내에서 깊이(316)까지 리세싱된다. 일 실시예에서, 트렌치(303)의 깊이(316)는 프로세스에서 더 이후에 형성된 채널 본체의 두께에 의해 결정된다. 일 실시예에서, 깊이(316)는 약 2 nm로부터 약 100 nm까지이다. 더욱 특정 실시예에서, 깊이(316)는 약 40 nm이다. 일 실시예에서, 서브핀 층(314)은 전자 디바이스 제조의 분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 평탄화되어, 서브핀 층은 절연 층(108)과 동일면으로 된다. 그 다음으로, 서브핀 층은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 습식 에칭, 건식 에칭, 또는 양자의 에칭 기법들을 이용함으로써 리세싱된 부분(315)을 형성하기 위하여 트렌치(312) 내에서 리세싱된다. 일 실시예에서, 서브핀 층은 암모늄 하이드록사이드계 용액을 이용하여 습식 에칭에 의해 리세싱된다. 또 다른 실시예에서, 서브핀 층은 하나 이상의 할로겐계 화학물질들(예컨대, Cl2, HBr, 또는 그 임의의 조합)을 이용하여 건식 에칭에 의해 리세싱된다.
도 3d는 또 다른 실시예에 따른, 핀 층(316)이 서브핀 층의 리세싱된 부분(315) 상의 얕은 트렌치(303) 내에서 퇴적된 후의 도 3c와 유사한 도면(330)이다. 일 실시예에서, 핀 층(316)은 위에서 설명된 핀 층(117)을 나타낸다. 일 실시예에서, 핀 층(316)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CVD 또는 MOCVD 기법들 중의 하나를 이용하여 얕은 트렌치(303) 내에서의 리세싱된 부분(315) 상에서 성장된다. 그 다음으로, 핀 층(316)은 절연 층(108)과 동일면으로 하기 위하여, 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 CMP 기법들 중의 하나를 이용하여 평탄화된다.
도 3e는 또 다른 실시예에 따른, 절연 층(108)이 리세싱된 후의 도 3d와 유사한 도면(340)이다. 일 실시예에서, 절연 층(108)은 서브핀 층의 리세싱된 부분(315)까지 아래로 리세싱된다. 일 실시예에서, 절연 층(108)은 핀 층(316)과 서브핀 층(315)의 리세싱된 부분 사이의 계면까지 아래로 리세싱된다. 상부 부분(342) 및 대향 측벽들(343 및 344)을 포함하는 핀(341)은 서브핀 층(315)의 리세싱된 부분 상에서 형성된다. 일 실시예에서, 핀(341)은 비-평면형 트랜지스터의 채널로 작동한다. 일 실시예에서, 핀(341)의 폭은 100 nm보다 더 크지 않다. 일 실시예에서, 핀(341)의 폭은 약 1 nm로부터 약 200 nm까지이다. 더욱 특정 실시예에서, 핀(341)의 폭은 약 5 nm로부터 약 20 nm까지이다. 더욱 특정 실시예에서, 핀(341)의 폭은 약 10 nm이다. 일 실시예에서, 핀(341)의 높이는 약 2 nm로부터 약 100 nm까지이다. 더욱 특정 실시예에서, 핀(314)의 높이는 약 40 nm이다. 일 실시예에서, 핀(314) 및 서브핀 층(315)의 총 높이는 약 100 nm로부터 약 1000 nm까지이다. 일 실시예에서, 절연 층(108)은 전자 디바이스 제조의 기술분야에서의 통상의 기술자에게 공지된 건식 및 습식 에칭 기법들 중의 하나 이상을 이용하여 타이밍조절식 에칭에 의해 리세싱된다. 일 실시예에서, 핀(307)을 형성한 후, 프로세스는 디바이스 제작을 완료하기 위하여 트랜지스터 프로세스 흐름 또는 다른 디바이스 프로세스 흐름을 따른다. 더욱 특정 실시예에서, 핀(307)을 형성한 후, 프로세스는 위에서 설명된 바와 같이, 디바이스 제작을 완료하기 위하여 대체 금속 게이트 프로세스 흐름을 따른다.
도 4는 발명의 일 실시예에 따른, 핀 구조체(400)의 사시도이다. 핀(402)은 위에서 설명된 바와 같이, 기판(101) 상의 서브핀 층(도시되지 않음) 상에서 형성된다. 일 실시예에서, 서브핀 층은 위에서 설명된 바와 같이, 기판(101) 상의 절연 층(108)에서의 트렌치에서 형성된다. 서브핀 층은 위에서 설명된 서브핀 층들 중의 하나에 의해 나타내어진다. 핀(402)은 위에서 설명된 핀들(161 및 307) 중의 하나에 의해 나타내어진다. 실시예에서, 핀 구조체(400)는 트라이게이트 트랜지스터의 일부이다. 도 4에서 도시된 바와 같이, 핀(402)은 기판(101)의 상부 표면으로부터 돌출한다. 게이트 유전체 층(도시되지 않음)은 핀(402)의 대향 측벽들 상에서, 그리고 상부 표면 상에서 퇴적된다. 도 4에서 도시된 바와 같이, 게이트 전극(403)은 위에서 설명된 바와 같이, 핀(402) 상의 게이트 유전체 층 상에서 퇴적된다. 게이트 전극(403)은 도 4에서 도시된 바와 같이, 핀(402)의 게이트 유전체 층 상에서 그리고 그 주위에서 형성된다. 드레인 영역(405) 및 소스 영역(404)은 도 4에서 도시된 바와 같이, 핀(402)에서의 게이트 전극(403)의 대향 측부들에서 형성된다.
도 5는 일 실시예에 따라, 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 보드(502)를 하우징한다. 보드(502)는, 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하지만 이것으로 제한되지는 않는 다수의 컴포넌트들을 포함할 수도 있다. 프로세서(504)는 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(506)은 또한, 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현예들에서, 통신 칩(506)은 프로세서(504)의 일부이다.
그 응용들에 따라서는, 컴퓨팅 디바이스(500)가 보드(502)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수도 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM(509), DRAM(510)), 비-휘발성 메모리(예컨대, ROM(512)), 플래시 메모리, 그래픽 프로세서(예컨대, 그래픽 CPU(507)), 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋(505), 안테나(503), 디스플레이, 터치스크린 디스플레이(516), 터치스크린 제어기(515), 배터리(518), 오디오 코덱, 비디오 코덱, 전력 증폭기(511), 글로벌 위치확인 시스템(global positioning system)(GPS) 디바이스(513), 나침반(514), 가속도계, 자이로스코프(gyroscope), 스피커(517), 카메라(501), 및 (하드 디스크 드라이브, 컴팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이것으로 제한되지는 않는다.
통신 칩(506)은 컴퓨팅 디바이스(500)로의, 그리고 컴퓨팅 디바이스(500)로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-솔리드(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는 연관된 디바이스들이 임의의 배선들을 포함하지 않지만, 일부 실시예들에서는, 그것들이 그렇지 않을 수도 있다는 것을 암시하지는 않는다. 통신 칩(506)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 표기되는 임의의 다른 무선 프로토콜들을 포함하지만, 이것으로 제한되지는 않는 다수의 무선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수도 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩들(506)을 포함할 수도 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에서 패키징된 집적 회로 다이를 포함한다. 발명의 일부 구현예들에서, 프로세서의 집적 회로 다이는 발명의 구현예들에 따라 내장된 서브핀 층을 포함하는 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를, 레지스터들 및/또는 메모리 내에 저장될 수도 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수도 있다.
통신 칩(506)은 통신 칩(506) 내에 패키징된 집적 회로 다이를 또한 포함한다. 발명의 또 다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 발명의 구현예들에 따라 내장된 서브핀 층을 포함하는 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가의 구현예들에서, 컴퓨팅 디바이스(200) 내에서 하우징된 또 다른 컴포넌트는 발명의 구현예들에 따라 내장된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(500)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수도 있다.
다음의 예들은 추가의 실시예들에 속한다:
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 제1 반도체 재료와 III-V 반도체 재료 사이의 가전자대 오프셋은 0.25 eV보다 더 크다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 제1 반도체 재료 및 III-V 반도체 재료는 유사한 격자 상수들을 가진다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 제1 반도체 재료는 게르마늄을 포함한다. III-V 반도체 재료는 갈륨 비소를 포함한다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 서브핀 층은 기판 상의 절연 층에서의 트렌치 내에서 퇴적된다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 핀의 폭은 20 nm보다 더 작다.
일 실시예에서, 전자 디바이스는 기판 상의 서브핀 층을 포함한다. 핀은 서브핀 층 상에 있다. 핀은 상부 부분 및 대향 측벽들을 포함한다. 핀은 제1 반도체 재료를 포함하고, 서브핀 층은 III-V 반도체 재료를 포함한다. 게이트 유전체 층은 핀의 상부 부분 및 대향 측벽들 상에 있다. 게이트 전극은 게이트 유전체 층 상에서 퇴적된다. 소스 영역 및 드레인 영역은 게이트 전극의 대향 측부들에서의 핀 상에서 형성된다.
일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다.
일 실시예에서, 일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다. 핀의 반도체 재료는 게르마늄을 포함하고, 서브핀 층의 반도체 재료는 III-V 반도체 재료를 포함한다.
일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다. 핀의 반도체 재료 및 서브핀 층의 반도체 재료는 유사한 격자 상수들을 가진다.
일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다. 트렌치의 높이는 트렌치의 폭보다 적어도 2 배 더 크다.
일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다. 트렌치는 V-형상을 포함한다.
일 실시예에서, 트랜지스터는 기판 상의 절연 층에서 트렌치를 포함한다. 서브핀 층은 트렌치에서 퇴적된다. 상부 부분 및 대향 측벽들을 포함하는 핀은 서브핀 층 상에서 퇴적된다. 핀은 반도체 재료를 포함한다. 서브핀 층은 반도체 재료를 포함한다. 핀의 반도체 재료와 서브핀 층의 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다. 게이트 유전체 층은 핀의 상부 부분 및 대향 측벽들 상에 있다. 게이트 전극은 게이트 유전체 층 상에 있다. 소스 영역 및 드레인 영역은 핀 상의 게이트 전극의 대향 측부들에 있다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, 기판 상에서 더미 핀 - 더미 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계, 더미 핀의 대향 측벽들에 인접한 기판 상에서 절연 층을 퇴적시키는 단계, 트렌치를 형성하기 위하여 더미 핀을 에칭하는 단계, III-V 반도체 재료를 포함하는 서브핀 층을 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 제1 반도체 재료를 포함하는 디바이스 핀 - 디바이스 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀을 형성하는 단계 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 를 포함한다. 핀의 반도체 재료와 III-V 반도체 재료 사이의 가전자대 오프셋은 0.5 eV보다 더 크다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀을 형성하는 단계 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 를 포함한다. 핀의 반도체 재료 및 III-V 반도체 재료는 유사한 격자 상수들을 가진다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계를 포함한다. 핀의 반도체 재료는 게르마늄을 포함하고; III-V 반도체 재료는 갈륨 비소를 포함한다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계, 및 절연 층을 리세싱하는 단계를 포함한다.
일 실시예에서, 전자 디바이스를 제조하기 위한 방법은, III-V 반도체 재료를 포함하는 서브핀 층을 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계, 및 서브핀 층 상에서 반도체 재료를 포함하는 핀 - 핀은 상부 부분 및 대향 측벽들을 포함함 - 을 형성하는 단계, 핀의 상부 부분 및 대향 측벽들 상에서 게이트 유전체 층을 퇴적시키는 단계, 및 핀 상의 게이트 전극의 대향 측부들에서 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
상기한 명세서에서, 방법들 및 장치들은 그 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구항들에서 기재된 바와 같은 실시예들의 더 넓은 사상 및 범위로부터 이탈하지 않으면서, 다양한 수정들이 그것에 대해 행해질 수도 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면들은 한정적인 의미보다는 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 전자 디바이스로서,
    기판 상의 절연 층에서의 트렌치 - 상기 절연 층은 하부 표면(bottom surface)을 가짐 -;
    상기 트렌치에서의 서브핀 층 - 상기 서브핀 층을 통한 기생 전류 누설을 억압하기 위하여, 상기 서브핀 층은 III-V 반도체 재료를 포함하고, 상기 서브핀 층의 상기 III-V 반도체 재료는 상기 절연 층의 상기 하부 표면과 동일면인 하부 표면을 가짐 -; 및
    상기 서브핀 층 상의 핀 - 상기 핀은 상부 부분 및 대향 측벽들을 포함하고, 상기 핀은 제1 반도체 재료를 포함함- 을 포함하고,
    상기 트렌치는 측벽들과, 상기 핀의 패싯(facet)들을 따라 형성된 하부 부분들을 포함하고,
    상기 트렌치의 제1 하부 부분은 상기 기판으로부터 상기 트렌치의 제1 측벽으로 비스듬히 연장되고, 상기 트렌치의 제2 하부 부분은 상기 기판으로부터 상기 트렌치의 제2 측벽으로 비스듬히 연장되며,
    상기 서브핀 층은 상기 트렌치의 상기 제1 하부 부분 및 상기 제 2 하부 부분 상에서 퇴적되는, 전자 디바이스.
  2. 제1항에 있어서, 상기 제1 반도체 재료와 상기 서브핀 층의 상기 III-V 반도체 재료 사이의 가전자대 오프셋(valence band offset)은 0.25 eV보다 더 큰, 전자 디바이스.
  3. 제1항에 있어서, 상기 제1 반도체 재료 및 상기 서브핀 층의 상기 III-V 반도체 재료는 유사한 격자 상수(lattice constant)들을 가지는, 전자 디바이스.
  4. 제1항에 있어서, 상기 제1 반도체 재료는 게르마늄을 포함하고; 상기 서브핀 층의 상기 III-V 반도체 재료는 갈륨 비소(gallium arsenide)를 포함하는, 전자 디바이스.
  5. 삭제
  6. 제1항에 있어서, 상기 핀의 폭은 20 nm보다 더 작은, 전자 디바이스.
  7. 제1항에 있어서,
    상기 상부 부분 및 상기 대향 측벽들 상의 게이트 유전체 층; 및
    상기 핀 상의 소스 영역 및 드레인 영역을 더 포함하는, 전자 디바이스.
  8. 트랜지스터로서,
    기판 상의 절연 층에서의 트렌치 - 상기 절연 층은 하부 표면을 가짐 -;
    상기 트렌치에서의 서브핀 층 - 상기 서브핀 층을 통한 기생 전류 누설을 억압하기 위하여, 상기 서브핀 층은 III-V 반도체 재료를 포함하고, 상기 서브핀 층의 상기 III-V 반도체 재료는 상기 절연 층의 상기 하부 표면과 동일면인 하부 표면을 가짐 -; 및
    상기 서브핀 층 상의 상부 부분 및 대향 측벽들을 포함하는 핀 - 상기 핀은 제1 반도체 재료를 포함하고, 상기 제1 반도체 재료와 상기 서브핀 층의 상기 III-V 반도체 재료 사이의 가전자대 오프셋은 0.25 eV보다 더 큼 - 을 포함하고,
    상기 트렌치는 측벽들과, 상기 핀의 패싯(facet)들을 따라 형성된 하부 부분들을 포함하고,
    상기 트렌치의 제1 하부 부분은 상기 기판으로부터 상기 트렌치의 제1 측벽으로 비스듬히 연장되고, 상기 트렌치의 제2 하부 부분은 상기 기판으로부터 상기 트렌치의 제2 측벽으로 비스듬히 연장되며,
    상기 서브핀 층은 상기 트렌치의 상기 제1 하부 부분 및 상기 제 2 하부 부분 상에서 퇴적되는, 트랜지스터.
  9. 제8항에 있어서, 상기 제1 반도체 재료는 게르마늄을 포함하는, 트랜지스터.
  10. 제8항에 있어서, 상기 제1 반도체 재료 및 상기 서브핀 층의 상기 III-V 반도체 재료는 유사한 격자 상수들을 가지는, 트랜지스터.
  11. 제8항에 있어서, 상기 트렌치의 높이는 상기 트렌치의 폭보다 적어도 2 배 더 큰, 트랜지스터.
  12. 제8항에 있어서, 상기 트렌치는 V-형상을 포함하는, 트랜지스터.
  13. 제8항에 있어서,
    상기 상부 부분 및 대향 측벽들 상의 게이트 유전체 층; 및
    상기 핀 상의 게이트 전극의 대향 측부들에서의 소스 영역 및 드레인 영역을 더 포함하는, 트랜지스터.
  14. 전자 디바이스를 제조하기 위한 방법으로서,
    III-V 반도체 재료를 포함하는 서브핀 층을, 상기 서브핀 층을 통한 기생 전류 누설을 억압하기 위하여, 기판 상의 절연 층에서의 트렌치 내에 퇴적시키는 단계 - 상기 절연 층은 하부 표면을 가지고, 상기 서브핀 층의 상기 III-V 반도체 재료는 상기 절연 층의 상기 하부 표면과 동일면인 하부 표면을 가짐 -; 및
    상기 서브핀 층 상에서 제1 반도체 재료를 포함하는 제1 핀 - 상기 제1 핀은 제1 상부 부분 및 제1 대향 측벽들을 포함함 - 을 형성하는 단계를 포함하고,
    상기 트렌치는 측벽들과, 상기 제1 핀의 패싯(facet)들을 따라 형성된 하부 부분들을 포함하고,
    상기 트렌치의 제1 하부 부분은 상기 기판으로부터 상기 트렌치의 제1 측벽으로 비스듬히 연장되고, 상기 트렌치의 제2 하부 부분은 상기 기판으로부터 상기 트렌치의 제2 측벽으로 비스듬히 연장되며,
    상기 서브핀 층은 상기 트렌치의 상기 제1 하부 부분 및 상기 제 2 하부 부분 상에서 퇴적되는, 방법.
  15. 제14항에 있어서,
    상기 기판 상에서 제2 핀 - 상기 제2 핀은 제2 상부 부분 및 제2 대향 측벽들을 포함함 - 을 형성하는 단계;
    상기 제2 대향 측벽들에 인접한 상기 기판 상에서 절연 층을 퇴적시키는 단계; 및
    상기 제2 핀을 에칭하는 단계를 더 포함하는, 방법.
  16. 제14항에 있어서, 상기 제1 반도체 재료와 상기 III-V 반도체 재료 사이의 가전자대 오프셋은 0.24 eV보다 더 큰, 방법.
  17. 제14항에 있어서, 상기 제1 반도체 재료 및 상기 III-V 반도체 재료는 유사한 격자 상수들을 가지는, 방법.
  18. 제14항에 있어서, 상기 제1 반도체 재료는 게르마늄을 포함하고; 상기 III-V 반도체 재료는 갈륨 비소를 포함하는, 방법.
  19. 제14항에 있어서,
    상기 절연 층을 리세싱하는 단계를 더 포함하는, 방법.
  20. 제14항에 있어서,
    상기 제1 상부 부분 및 제1 대향 측벽들 상에서 게이트 유전체 층을 퇴적시키는 단계; 및
    상기 제1 핀 상의 게이트 전극의 대향 측부들에서 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는, 방법.
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