KR102099195B1 - 다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들 - Google Patents

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Abstract

다층형순응성 기판들을 갖는 비-평면형 반도체 디바이스들 및 이러한 비-평면형 반도체 디바이스들을 제조하는 방법들이 설명된다. 예를 들어, 반도체 디바이스는 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은, 제1 격자 상수(L1)를 갖는 제1 반도체 재료로 조성되는 하부 부분을 갖고, 제2 격자 상수(L2)를 갖는 제2 반도체 재료로 조성되는 상부 부분을 갖는다. 반도체 핀의, 하부 부분 상에는 아니고, 상부 부분 상에 피복 층이 배치된다. 피복 층은 제3 격자 상수(L3)를 갖는 제3 반도체 재료로 조성되며, 여기서 L3 > L2 > L1이다. 피복 층의 채널 영역 상에 게이트 스택이 배치된다. 채널 영역의 양측 상에 소스/드레인 영역들이 배치된다.

Description

다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들{NON-PLALNAR SEMICONDUCTOR DEVICES HAVING MULTI-LAYERED COMPLIANT SUBSTRATES}
본 발명의 실시예들은 반도체 디바이스들 및 처리의 분야에 관한 것으로, 특히, 다층형 순응성(compliant) 기판들을 갖는 비-평면형 반도체 디바이스들 및 이러한 비-평면형 반도체 디바이스들을 제조하는 방법들에 관한 것이다.
지난 수 십년 동안, 집적 회로들의 피쳐들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피쳐들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 통합하는 것을 고려하며, 용량이 증가된 제품의 제조에 적합하게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수들이 계속해서 축소됨에 따라, fin-FET들(fin field effect transistors)과 같은, 멀티-게이트 트랜지스터들이 더 보편적이 되고 있다. 통상적 공정들에서, fin-FET들은 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 상에 제조된다. 일부 사례들에서는, 벌크 실리콘 기판들이 이들의 저렴한 비용 및 기존의 고 수율 벌크 실리콘 기판 인프라구조와의 호환성으로 인해 선호된다.
그러나, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자회로의 이러한 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역 내에 제조되는 기본 빌딩 블록들의 순수 개수가 증가함에 따라, 이러한 빌딩 블록들을 제조하는데 사용되는 반도체 공정들에 대한 제약들이 압도적이게 되었다.
도 1은 단일 층 순응성 기판을 제공하기 위해 그 상에 형성되는 피복(cladding) 층을 갖는 실리콘 핀을 도시한다.
도 2는, 본 발명의 일 실시예에 따라, 이중 층 순응성 기판을 제공하기 위해 그 상에 형성되는 피복 층을 갖는 실리콘 핀을 도시한다.
도 3a-3e는, 본 발명의 일 실시예에 따라, 비-평면형 디바이스에 대한 이중 층 순응성 기판을 제조하는 방법에서의 다양한 동작들의 단면도들을 도시하며, 여기서:
도 3a는 제1 반도체 층 상에 배치되는 제2 반도체 층을 갖는 반도체 블랭킷 스택을 도시하는 단면도를 도시하고;
도 3b는 도 3a의 구조로부터 형성된 것으로서 복수의 핀들을 도시하는 단면도를 도시하고;
도 3c는 도 3b로부터의 복수의 핀들 각각 사이에 형성되는 격리 영역들을 도시하는 단면도를 도시하고;
도 3d는 도 3c의 구조 상의 피복 층의 성장을 도시하는 단면도를 도시하며;
도 3e는 도 3d의 구조 상의 게이트 라인의 형성을 도시하는 단면도를 도시한다.
도 4는, 본 발명의 일 실시예에 따라, 비-평면형 디바이스들에 대한 다층 순응성 기판들에서 파생되는 이점들을 뒷받침하는 데이터를 제공한다.
도 5a는, 본 발명의 일 실시예에 따라서, 다층 순응성을 갖는 Ge 또는 III-V 채널 반도체 디바이스의 단면도를 도시한다.
도 5b는, 본 발명의 일 실시예에 따라, 도 5a의 반도체 디바이스의 a-a' 축을 따라 취한 평면도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 도시한다.
다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들 및 이러한 비-평면형 반도체 디바이스들을 제조하는 방법들이 설명된다. 이하 설명에서는, 본 발명의 실시예들에 대한 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제들과 같은, 다수의 특정 상세사항들이 제시된다. 본 발명의 실시예들이 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 이 분야의 기술자에게 명백할 것이다. 다른 사례들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 특징들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 축척대로 그려진 것은 아니라는 점이 이해되어야 한다.
실리콘(Si) 상에 고 이동도 채널 재료들을 집적하는 하나의 잠재적인 방식은 Si 나노스케일 템플릿들 상의 얇은 피복 층들에 의해서이다. 본 명세서에 설명되는 하나 이상의 실시예들은 게르마늄(Ge) 및 III-V 트랜지스터들에서 순응성 및 자유 표면 완화를 최대화하는 기술들에 지향되는 것이다. 하나 이상의 실시예들은 피복 층들, 순응성 에피택시, 다층형 순응성, 게르마늄 채널 영역들, III-V 재료 채널 영역들, SiGe 중간 재료들, MOS(metal oxide semiconductor) 및 CMOS(complementary metal oxide semiconductor) 디바이스들, 화합물 반도체(III 내지 V) 디바이스들, finFET 디바이스들, 트라이-게이트 디바이스들, 나노리본 디바이스들 및 나노와이어 디바이스들을 포함하는 트랜지스터 제조 중 하나 이상에 지향될 수 있다.
맥락을 제공하기 위해, 통상적으로, 더 고 이동도 채널 재료들에 대한 필요성은, 실리콘 플랫폼 상에 이러한 재료들을 집적하려는 시도들과 함께, 트랜지스터 성능을 향상시키는데 설명되어 왔다. 실리콘(Si) 상에 이러한 재료들의 직접적 성장은, 8%를 초과할 수 있는 GE (PMOS) 및 III-V (NMOS) 재료들의 큰 격자 부정합으로부터 발생되는 고 결함 밀도에 시달린다. 하나의 접근방식은 ART(aspect ratio trapping)이지만, 다른 개념은 박막 순응성 기판 상에 Ge 또는 III-V 막을 성장시키는 것이다. 이러한 배열은 퇴적되는 막 뿐만 아니라 얇은 Si-Fin(순응성)이 그 다음에 결함들을 감소시킬 수 있는 막들에서의 격자 부정합 및 스트레인(strain) 중 일부를 수용하게 한다.
본 발명의 일 실시예에 따르면, 기판 순응성의 개념은, Ge 또는 III-V 재료의 최종 피복 층에 대한 추가적 순응성을 고려하는 스트레인을 갖는 새로운 순응성 템플릿을 형성하기 위해 (SiGe와 같은) 실리콘 상에 스트레인된(strained) 막을 성장시키도록 확장된다. 향상된 순응성은, 격자가 전류 방향으로 실리콘 기판에 정합되더라도, SiGe가 필요에 의해 수직 방향으로 확대될 것이라는 사실로부터 기인한다. SiGe 격자 상수에서의 수직 연장은, 차례로, 이 방향으로 더 적은 격자 부정합으로 Ge 또는 III-V 피복 층의 성장을 가능하게 하고, 다시 한번 피복 층 상의 스트레인의 부분을 완화한다. 이러한 SiGe 층의 순응성은 따라서 실리콘의 것에 대해서만 향상되고, 결함들의 형성에 대한 경향을 감소시킬 수 있다. 따라서, 본 명세서에 설명되는 하나 이상의 실시예들은 순응성 III-V 및 Ge 채널 트랜지스터 디바이스들의 에피택셜 성장 품질을 향상시키는 접근방식들을 제공한다.
관련된 개념들의 일부를 보여주기 위해, 도 1은 단일 층 순응성 기판을 제공하기 위해 그 상에 형성되는 피복 층을 갖는 실리콘 핀을 도시한다. 도 1의 (A) 부분을 참조하면, 실리콘 핀(102)은 폭 Wsi를 갖는다. (B) 부분을 참조하면, Ge 또는 III-V의 피복 층(104)은 고 이동도 채널 층을 제공하기 위해 핀(102)의 일부상에 형성된다. 피복 층(104)은 실리콘 핀(102)보다 더 큰 격자 상수를 갖고, 이와 같이, 양자 모두의 층들이 스트레인된다. (C) 부분을 참조하면, 핀 폭 단면도는 좁은 핀 Wsi으로 인한 피복 층(104)에 대한 핀(102)의 순응성(자유 표면 효과)을 도시한다. 각각의 층 내에서 화살표들로 도시되는 바와 같이, 얇은 실리콘 핀(102) 및 피복 층(104)은 그들의 자유 표면들에서 에피택셜 성장을 수용하도록 "순응하거나(comply)" 또는 스트레치한다(stretch).
본 발명의 일 실시예에 따르면, 얇은 핀 구조들의 순응성은 Ge 또는 III-V 피복 층의 퇴적 이전에 시작 기판에 대해 Si 상의 SiGe와 같은 이중 층 구조를 사용하여 향상된다. 일 예로서, 도 2는, 본 발명의 일 실시예에 따라, 이중 층 순응성 기판을 제공하기 위해 그 상에 형성되는 피복 층을 갖는 실리콘 핀을 도시한다. 도 2의 (A) 부분을 참조하면, 블랭킷 실리콘(Si) 층(202)은, 예를 들어, 화살표들에 의해 도시되는 바와 같이, 추가적 수직 스트레인과 함께 XY 방향의 2축 압축 스트레인을 갖는 SiGe인, 그 상에 형성되는 2축 스트레인된 SiGe 막(204)를 갖는다. 도 2의 (B) 부분을 참조하면, (A) 부분의 스택은 하부 실리콘 부분(206A) 및 상부 SiGe 부분(206B)을 갖는 핀(206)을 제공하도록 패턴화된다. 핀(206)을 형성하기 위한 패터닝은, 화살표들에 의해 표시되는 바와 같이, 수직 스트레인과 함께 XY 방향으로 단축 스트레인된 핀을 제공한다. 즉, 핀 에치는 단축 스트레인을 제공하기 위해 2축 스트레인 층을 릴리즈한다. 도 2의 (C) 부분을 참조하면, 피복 층(208)이 핀(206)의 상부 (SiGe) 부분(206B) 상에 성장된다. 화살표들에 의해 표시되는 바와 같이, 그 결과인 구조는 이중 층 순응성을 제공한다. 특히, 하나의 이러한 실시예에서, 피복 층(208) 스트레인 및 격자 부정합은 스트레인된 중간 층의 포함(즉, SiGe 부분(206B))의 포함)으로 인해 수용 핀에 대해 감소된다. 일 실시예에서는, 그리고 나서, 제1 격자 상수(L1)를 갖는 하부 핀 부분, 제2 격자 상수(L2)를 갖는 상부 핀 부분, 및 제3 격자 상수(L3)를 갖는 (Ge 또는 III-V 재료와 같은) 피복 층(208)을 형성하는 것에 의해 다층 호환성이 제공되며, 여기서 LI < L2 < L3이다.
따라서, 도 1의 피복된 트라이게이트 구조와 달리, 일반적으로, 본 명세서에 설명되는 하나 이상의 실시예들은 다층 순응성 기판들을 제조하는 접근방식을 제공한다. 일 예에서, 도 3a-3e는, 본 발명의 일 실시예에 따라, 비-평면형 디바이스에 대한 이중 층 순응성 기판을 제조하는 방법에서의 다양한 동작들의 단면도들을 도시한다.
도 3a를 참조하면, 단면도는 (예를 들어, 에피택셜 성장에 의해) 제1 반도체 층(302) 상에 배치되는 제2 반도체 층(304)을 갖는 반도체 블랭킷 스택을 도시한다. 제1 반도체 층은, 벌크 단결정 실리콘 기판과 같은, 벌크 기판의 일부일 수 있다. 일 실시예에서, 제2 반도체 층은 제1 반도체 층(302)보다 더 큰 격자 상수를 갖는 것이다. 예를 들어, 특정 실시예에서, 제2 에피택셜 층은, 실리콘 게르마늄으로 조성되고, 아래에 있는 실리콘 층(302) 상에 형성된다.
도 3b를 참조하면, 단면도는 도 3a의 구조로부터 형성되는 바와 같은 복수의 핀들(306)을 도시한다. 복수의 핀들(306) 각각은 제2 반도체 층(304)으로부터 형성되는 상부 핀 부분(306B)을 포함한다. 복수의 핀들(302) 각각은 제1 반도체 층(302)의 일부로부터 형성되는 하부 핀 부분(306A)을 또한 포함한다. 일 실시예에서는, 종래의 벌크 트라이게이트 제조 접근방식들을 유지하며, 예를 들어, 제1 반도체 층(302)가 벌크 기판인 경우, 핀들(306)이 하부 벌크 기판 내에 형성된다.
도 3c를 참조하면, 단면도는 도 3b로부터 복수의 핀들(306) 각각의 사이에 형성되는 격리 영역들(308)을 도시한다. 격리 영역들(308)은 핀들(306)에 대해 먼저 격리 재료(예를 들어, 실리콘 이산화물의 층)을 형성하는 것에 의해 형성될 수 있다. 격리 재료 층은 그리고 나서 핀들(306)의 상부 부분들을 노출시도록 리세싱된다. 이러한 일 실시예에서는, 도 3c에 도시되는 바와 같이, 그 결과인 격리 영역들(308)이 본질적으로 또는 정확히 핀들(306)의 상부 및 하부 부분들 사이의 계면에서와 동일한 레벨(예를 들어, 제1 반도체 재료와 제2 반도체 재료 사이의 계면에서와 동일한 레벨)로 형성된다. 다른 실시예에서, 그 결과인 격리 영역들(308)은 제2 반도체 재료만 노출되는 것을 보장하도록 핀의 상부 및 하부 부분들 사이의 계면의 레벨보다 다소 위인 레벨로 형성된다.
도 3d를 참조하면, 단면도는 도 3c의 구조 상의 피복 층(310)의 성장을 도시한다. 특히, 피복 층(310)은 각각의 핀(306)의 돌출 부분들(306B) 상에 에피택셜 성장된다. 이러한 일 실시예에서는, 격리 영역들(308)이 제1 및 제2 반도체 재료들의 계면에 (또는 다소 위에) 있기 때문에, 피복 층 성장은 핀 상부 부분들(306B)의 더 큰 격자 상수 재료에 국한된다. 일 실시예에서, 피복 재료는 상부 핀 부분들(306B)의 격자 상수보다 더 큰 격자 상수를 갖는 재료로 조성된다.
도 3e를 참조하면, 단면도는 도 3d의 구조 상의 게이트 라인(312)의 형성을 도시한다. 특히, 게이트 라인(312)은 핀들(306) 각각의 피복 층(310) 위에/위에서 형성된다. 그 결과인 디바이스는, 그리고 나서, 게이트 라인(312)의 밑에 이중 층 순응성 기판을 제공한다. 도 3e의 구조는, 디바이스를 CMOS 집적 회로와 같은 집적 회로 내에 통합시키기 위해, 백 엔드(back end) 금속화와 같은, 추가적 처리에 후속하여 놓일 수 있다는 점이 이해되어야 한다.
일 실시예에서, 피복 층(310)은 아래에 있는 상부 핀 부분(306B)보다 훨씬 더 큰 하부 밴드 갭 격자 상수를 갖는다. 차례로, 상부 핀 부분(306B)은 하부 핀 부분(306A)(예를 들어, 핀의 Si 부분)보다 더 큰 격자 상수를 갖는다. 피복 층(310)은, 파동 함수의 상당 부분(substantial portion)을 전파하기에 적합한, 예를 들어, 파동 함수의 상당 부분(significant portion)이 상부 핀 부분(306B) 및 하부 핀 부분(306A)에 진입하는 것을 억제하기에 적합한 두께를 가질 수 있다. 그러나, 피복 층(310)은 순응성을 위해 충분히 얇을 수 있다. 일 실시예에서, 피복 층(310)은 대략 10-50 옹스트롬(Angstroms) 범위의 두께를 갖는다. 피복 층(310)은, 이에 제한되는 것은 아니지만, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 등의 공정들과 같은, 기술들에 의해 형성될 수 있다.
제1 실시예에서, 피복 층(310)은, 순수한 또는 본질적으로 순수한 게르마늄 피복 층과 같은, 게르마늄(Ge) 피복 층이다. 본 명세서 전반에 걸쳐 사용되는 바와 같이, 순수한 또는 본질적으로 순수한 게르마늄이란 용어들은, 전부가 아니면, 매우 상당한 양의 게르마늄으로 조성되는 게르마늄 재료를 설명하는데 사용될 수 있다. 그러나, 실제로, 100% 순수한 Ge은 형성하기 곤란할 수 있고, 따라서, 소량 퍼센트의 Si을 포함할 수 있다는 점이 이해되어야 한다. Si는, Ge의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나, 또는 사후 퇴적 처리 동안의 확산시 Ge를 "오염"시킬 수 있다. 이와 같이, Ge 피복 층을 지향하여 본 명세서에 설명되는 실시예들은 비교적 소량, 예를 들어, Si와 같은, 비-Ge 원자들 또는 종들을 "불순물" 레벨 함유하는 Ge 재료들을 포함할 수 있다. 또한, 대안적인 실시예들에서는, 예를 들어, 실리콘에 비해 % Ge 함량이 높은, SixGey 층(여기서, 0 < x <100이고, 0 < y < 100임)인, SiGe가 사용된다. 제2 실시예에서, 피복 층(310)은 III-V 재료 피복 층이다. 즉, 일 실시예에서, 피복 층(310)은 III족(예를 들어, 붕소(boron), 알루미늄(aluminum), 갈륨(gallium) 또는 인듐(indium)) 및 V족(예를 들어, 질소(nitrogen), 인(phosphorous), 비소(arsenic) 또는 안티몬(antimony)) 원소들로 조성된다. 일 실시예에서, 피복 층(310)은 2종으로 조성되지만(예를 들어, GaAs), 3종 또는 4종 기반의 III-V 재료들 등 일 수도 있다.
일 실시예에서, 하부 핀 부분(306BA)는 실리콘으로 조성되고, 상부 핀 부분(306B)는 SiGe(SixGey, 여기서 0 < x <100이고, 0 < y < 100)으로 조성된다. 이러한 일 실시예에서, SiGe는 실리콘에 비해 중간보다 낮은 % 게르마늄 함량(예를 들어, 20-50% Ge이고 나머지는 Si임)을 갖는다.
위에 언급된 바와 같이, 일 실시예에서, 도 3c의 예시는 격리 산화물 퇴적 다음의 사후 핀 에칭 및 STI(shallow trench isolation) 폴리쉬 및 리세스의 공정 흐름을 도시한다. 한 시점에서 핀들(06)의 제조로부터 남아 있을 수 있는 아티팩트들이 또한 제거되었다는 점이 이해되어야 한다. 예를 들어, 일 실시예에서, 실리콘 질화물 하드마스크 층과 같은, 하드마스크 층, 및, 실리콘 이산화물 층과 같은, 패드 산화물 층이, 핀들(306)의 상부 표면으로부터 제거되었다. 일 실시예에서, 대응 벌크 기판, 및, 이런 이유로, 핀들(306A)의 하부 부분들은, 이 단계에서 도핑되지 않거나 가볍게 도핑된다. 예를 들어, 특정 실시예에서, 벌크 기판, 및, 이런 이유로, 핀들(306A)의 하부 부분들은, 붕소 도펀트 불순물 원자들의 대략 1E17 atoms/㎤ 미만의 농도를 갖는다. 그러나, 다른 실시예들에서는, 웰 및/또는 역행 주입들(well and/or retrograde implant)들이, 있었거나, 또는 핀들(306) 및 아래에 있는 기판에 제공될 것이다. 이러한 일 예에서, 노출된 핀들(306)의 이러한 도핑은 대응 벌크 기판 부분 내에서의 도핑으로 이어질 수 있으며, 여기서 인접 핀들은 벌크 기판에서 공통 도핑된 영역을 공유한다.
일 실시예에서, 다시 도 3c를 참조하면, 격리 영역(308)은 얕은 트렌치 격리(shallow trench isolation) 제조 공정에 사용되는 바와 같이, 실리콘 이산화물로 조성된다. 격리 영역(308)은, CVD(chemical vapor deposition) 또는 다른 퇴적 공정(예를 들어, ALD, PECVD, PVD, HDP 지원형 CVD, 저온 CVD)에 의해 층을 퇴적하넌 것에 의해 형성될 수 있고, CMP(chemical mechanical polishing) 기술에 의해 평탄화될 수 있다. 평탄화는, 위에 언급된 바와 같이, 하드마스크 층 및/또는 패드 산화물 층과 같은, 핀 패터닝으로부터 임의의 아티팩트들을 또한 제거할 수 있다. 일 실시예에서, 격리 영역들(308)을 제공하기 위한 유전체 층의 리세싱은 초기 핀 채널 높이를 정의한다. 리세싱은 플라즈마, 증기 또는 웨트 에치 공정에 의해 수행될 수 있다. 일 실시예에서는, 핀들(306)의 적어도 상부 부분들(306B)에 대해 선택적인 드라이 에치 공정이 사용되는데, 이러한 드라이 에치 공정은, 이에 제한되는 것은 아니지만, 통상적으로 30-100 mTorr 범위의 압력 및 50-1000 Watt의 플라즈마 바이어스에 의해 NF3, CHF3, C4F8, HBr 및 O2와 같은, 가스들로부터 생성되는 플라즈마에 기초한다. 순응성 기판 제조를 위한 피복 층(310) 성장은 상부 피복 층 두께 뿐만 아니라 306B 돌출의 정도에 기초하는 전체 핀 높이를 증가시킨다는 점이 이해되어야 한다.
일 실시예에서, 게이트 라인(312) 패터닝은 다음에 SiN 하드마스크 및 폴리실리콘의 에치에 의해 폴리실리콘 게이트(영구적이거나 또는 대체 게이트 공정에 대한 플레이스홀더)를 정의하기 위한 폴리 리소그래피를 포함한다. 일 실시예에서, 마스크가 하드마스크 상에 형성되는데, 이러한 마스크는 토포그래픽 마스킹 부분 및 ARC(anti-reflective coating) 층으로 조성된다. 특정 이러한 실시예에서, 토포그래픽 마스킹 부분은 CHM(carbon hardmask) 층이고 반사 방지 코팅 층은 실리콘 ARC층이다. 토포그래픽 마스킹 부분 및 ARC 층은 종래의 리소그래피 및 에칭 공정 기술들에 의해 패터닝될 수 있다. 일 실시예에서, 마스크는, 본 분야에 알려진 바와 같이, 최상위 포토-레지스트 층을 또한 포함하고, 종래의 리소그래피 및 현상 공정들에 의해 패터닝될 수 있다. 특정 실시예에서, 광원에 노출되는 포토-레지스트 층의 부분들은 포토레지스트 층의 현상 시에 제거된다. 따라서, 패터닝된 포토-레지스트 층은 포지티브 포토-레지스트 재료로 조성된다. 특정 실시예에서, 포토-레지스트 층은, 이에 제한되는 것은 아니지만, 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, e-빔 임프린트(imprint) 층, 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 갖는 페놀계 수지 매트릭스(phenolic resin matrix)와 같은, 포지티브 포토-레지스트 재료로 조성된다. 다른 특정 실시예에서, 광원에 노출되는 포토-레지스트 층의 부분들은 포토-레지스트 층의 현상시 보존된다. 따라서, 포토-레지스트 층은 네거티브 포토레지스트 재료로 조성된다. 특정 실시예에서, 포토-레지스트층은, 이에 제한되는 것은 아니지만, 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은, 네거티브 포토-레지스트 재료로 구성된다.
도 3e에 도시되는 구조와 관련하여, 도 4는, 본 발명의 일 실시예에 따라, 비-평면형 디바이스들에 대한 다층 순응성 기판들로부터 파생되는 이점들을 뒷받침하는 데이터를 제공한다. 도 4를 참조하면, 이미지들(400 및 402)은, 각각, 핀 컷 및 게이트 컷을 보여주는 단면 TEM 이미지들이다. 그래프(404)는 실리콘 상의 SiGe가 SiGe 격자에서 대략 3% 수직 XRD 시프트를 달성한다는 점을 나타내는 XRD(X-ray diffraction) 데이터를 보여준다. 위에 설명된 바와 같이, SiGe 격자는 Ge 또는 III-V 재료 피복 층에 격자 부정합하는데 사용될 수 있다.
일반적으로, 다시 도 2 및 3a-3e를 참조하면, 일 실시예에서, 설명된 접근방식은 N-형(예를 들어, NMOS) 또는 P-형(예를 들어, PMOS), 또는 양자 모두의, 디바이스 제조에 대해 사용될 수 있다. 위 예시적 공정 방식들로부터 초래되는 구조들, 예를 들어, 도 3e로부터의 구조들은, PMOS 및 NMOS 디바이스 제조와 같은, 디바이스 제조를 완성하기 위한 후속 처리 동작들에 대해 동일하거나 또는 유사한 형태로 사용될 수 있다는 점이 이해되어야 한다. 완성된 디바이스의 일 예로서, 도 5a와 5b는, 본 발명의 일 실시예에 따라, 다층 순응성을 갖는 Ge 또는 III-V 채널 반도체 디바이스들의 단면도 및 평면도(단면도의 a-a' 축에 따라 취해짐)를, 각각, 도시한다.
도 5a를 참조하면, 반도체 구조 또는 디바이스(500)는 기판(502)으로부터, 및 격리 영역(506) 내에 형성되는 비-평면형 액티브 영역(예를 들어, 돌출 핀 부분(504) 및 서브-핀 영역(505)을 포함하는 핀 구조)을 포함한다. 도시된 경우에는, 3개의 상이한 핀들이 단일 디바이스에 포함된다. 채널 영역 피복 층(597)은 핀들 각각의 돌출 영역(504)을 둘러싸도록 형성된다. 이러한 일 실시예에서, 피복 영역은, 위에 설명된 바와 같이, 핀들 각각의 돌출 영역(504)의 반도체 재료보다 더 큰 격자 상수를 갖는 반도체 재료로 조성되고, 핀들 각각의 돌출 영역(504)의 반도체 재료는 서브-핀 영역(505)의 반도체 재료보다 더 큰 격자 상수를 갖는다.
다시 도 5a를 참조하면, 게이트 라인(508)은 비-평면형 액티브 영역의 돌출 부분들(504) 위에 뿐만 아니라 격리 영역(506)의 부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 또한 유전체 캡 층(554)을 포함할 수 있다. 게이트 콘택트(514), 및 위에 놓인 게이트 콘택트 비아(516)는, 위에 놓인 금속 상호접속(560)과 함께, 이러한 관점으로부터 보여지며, 이들 모두는 층간 유전체 스택들 또는 층들(570)에 배치된다. 도 5a의 관점으로부터 또한 보여지면, 게이트 콘택트(514)는, 일 실시예에서, 격리 영역(506) 위에 배치되지만, 비-평면형 액티브 영역들 위에는 배치되지 않는다.
도 5b를 참조하면, 게이트 라인(508)은 돌출 핀 부분들(504) 위에 배치되는 것으로서 보여진다. 돌출 핀 부분들(504)의 소스 및 드레인 영역들(504A 및 504B)이 이러한 관점으로부터 보여질 수 있다. 일 실시예에서, 소스 및 드레인 영역들(504A 및 504B)은 돌출 핀 부분들(504)의 본래 재료의 도핑된 부분들을 포함한다. 다른 실시예에서, 돌출 핀 부분들(504)의 재료는, 제거되고, 예를 들어, 에피택셜 퇴적에 의해, 다른 반도체 재료로 대체된다. 그 경우에, 소스 및 드레인 영역들의 피복 층(597)의 부분들 또한 제거된다. 어느 경우든, 소스 및 드레인 영역들(504A 및 504B)은 유전체 층(506)의 높이 아래로, 즉 서브-핀 영역(505) 내로 연장할 수 있다. 대안적으로, 소스 및 드레인 영역들(504A 및 504B)은 유전체 층(506)의 높이 아래로 연장하지 않고, 유전체 층(506)의 높이 위이거나 또는 이와 동일 평면에 있다.
일 실시예에서, 반도체 구조 또는 디바이스(500)는, 이에 제한되는 것은 아니지만, fin-FET과 같은, 비-평면형 디바이스이다. 그러나, 트라이-게이트 또는 유사한 디바이스가 또한 제조될 수 있다. 이러한 실시예에서, 대응 반도체 채널 영역은 3차원 본체(body)로 조성되거나 또는 이로 형성된다. 이러한 일 실시예에서, 게이트 라인들(508)의 게이트 전극 스택들은, 도 5a에 도시된 바와 같이, 3차원 본체의 적어도 상부 표면 및 한 쌍의 측벽들을 둘러싼다.
기판(502)은, 제조 공정을 견딜 수 있고, 그 안에서 전하가 이주(migrate)할 수 있는, 반도체 재료로 조성될 수 있다. 일 실시예에서, 기판(502)은, 영역(504)을 형성하기 위해, 이에 제한되는 것은 아니지만, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이들의 조합과 같은, 전하 캐리어에 의해 도핑되는 결정질 실리콘 층으로 조성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(502)의 실리콘 원자들의 농도는 99% 보다 더 높다. 다른 실시예에서, 벌크 기판(502)은 상이의 결정성 기판의 최상부에 성장되는 에피택셜 층, 예를 들어 붕소-도핑된 벌크 실리콘 단결정성 기판의 최상부에 성장되는 실리콘 에피택셜 층으로 조성된다. 대안적으로, 벌크 기판 대신에, SOI(silicon-on-insulator) 기판이 사용될 수 있다. 특정 실시예에서는, 위에 설명된 바와 같이, 기판(502), 및 이런 이유로, 핀들의 서브핀 부분들(505)이 단결정성 실리콘으로 조성되고, 핀들(505)의 돌출 부분은 실리콘 게르마늄으로 조성되고, 피복 층(597)은 Ge 피복 층 또는 III-V 재료 피복 층이다.
격리 영역(506)은, 아래에 놓인 벌크 기판으로부터 영구적 게이트 구조의 부분들을 궁극적으로 전기적으로 격리하거나, 또는 이들의 격리에 기여하거나, 또는 핀 액티브 영역들을 격리하는 것과 같이, 아래에 놓인 벌크 기판 내에 형성되는 액티브 영역들을 격리하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(506)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride), 또는 탄소 도핑된 실리콘 질화물(carbon-doped silicon nitride)과 같은 유전체 재료로 조성된다.
게이트 라인(508)은 게이트 유전체 층(552) 및 게이트 전극 층(550)을 포함하는 게이트 전극 스택으로 조성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 조성되고, 게이트 유전체 층은 하이-K 재료로 조성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되는 것은 아니지만, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 또는 이들의 조합과 같은, 재료로 조성된다. 또한, 게이트 유전체 층의 일부는 피복 층(597)의 상부 몇몇 층들로부터 형성되는 자연 산화물의 하나의 또는 몇몇 단층들(monolayers)을 포함할 수 있다.
일 실시예에서, 게이트 전극은, 이에 제한되는 것은 아니지만, 금속 질화물들(metal nitrides), 금속 탄화물들(metal carbides), 금속 실리사이드들(metal silicides), 금속 알루미나이드들(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물들과 같은, 금속 층으로 조성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층(metal workfunction-setting layer) 위에 형성되는 비-일함수-설정 충전 재료(non-workfunction-setting fill material)로 조성된다.
게이트 전극 스택들과 관련되는 스페이서들(도시되지 않음)은, 자기-정렬된(self-aligned) 콘택트들과 같은, 인접한 도전성 콘택트들로부터 영구적 게이트 구조를 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은, 유전체 재료로 조성된다.
게이트 콘택트(514) 및 위에 놓이는 게이트 콘택트 비아(516)는 도전성 재료로 조성될 수 있다. 일 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 조성된다. 이러한 금속 종들은, 텅스텐, 니켈, 또는 코발트와 같은, 순수 금속(pure metal)일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금과 같은, (예를 들어, 실리사이드 재료와 같은) 합금일 수 있다.
일 실시예에서(도시되지 않더라도), 구조(500)를 제공하는 것은 기존의 게이트 패턴에 본질적으로 완벽히 정렬되는 반면 굉장히 빠듯한 등록 비용(registration budget)이 드는 리소그래피 단계의 사용을 제거하는 콘택트 패턴의 형성을 포함한다. 이러한 일 실시예에서, 이 접근방식은 콘택트 개구들을 생성하기 위해 (예를 들어, 통상적으로 구현되는 드라이 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 웨트 에칭의 사용을 가능하게 한다. 일 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 조합하여 기존 게이트 패턴을 이용하는 것에 의해 형성된다. 이러한 일 실시예에서, 이 접근방식은, 통상의 접근방식들에서 사용되는 바와 같이, 그렇지 않은 경우 콘택트 패턴을 생성하기 위한 결정적 리소그래피 동작에 대한 필요의 제거를 가능하게 한다. 일 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지는 않지만, 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 이러한 일 실시예에서, 트렌치 콘택트 그리드는 게이트 그레이팅 패터닝(gate grating patterning)에 이후이지만 게이트 그레이팅 절단 이전에 형성된다.
더욱이, 게이트 스택 구조(508)는 교체 게이트 공정(replacement gate process)에 의해 제조될 수 있다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러(silicon nitride pillar) 재료와 같은 더미 게이트 재료는, 제거되어 영구적 게이트 전극 재료로 교체될 수 있다. 이러한 일 실시예에서, 더 앞선 처리를 통해 수행된 것과는 반대로, 영구 게이트 유전체층 또한 이러힌 공정에서 형성된다. 일 실시예에서, 더미 게이트들은 드라이 에칭 또는 웨트 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은, 다결정질 실리콘 또는 비정질 실리콘으로 조성되며, SF6의 사용을 포함하는 드라이 에칭 공정에 의해 제거된다. 다른 실시예에서, 더미 게이트들은, 다결정질 실리콘 또는 비정질 실리콘으로 조성되며, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 웨트 에치 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은, 실리콘 질화물로 조성되며, 수성 인산(aqueous phosphoric acid)을 포함하는 웨트 에치에 의해 제거된다. 일 실시예에서는, 영구적 게이트 유전체 층을 갖는 더미 게이트 유전체 층의 교체가 부가적으로 수행된다.
일 실시예에서, 본 명세서에 설명되는 하나 이상의 접근방식들은 구조(500)에 도달하기 위해 더미 및 교체 콘택트 공정과 조합하여 더미 및 교체 게이트 공정을 본질적으로 고려한다. 이러한 일 실시예에서, 교체 콘택트 공정은 영구적 게이트 스택의 적어도 일부의 고온 어닐링을 허용하기 위해 교체 게이트 공정 이후에 수행된다. 예를 들어, 이러한 특정 실시예에서, 영구적 게이트 구조들의 적어도 일부를, 예를 들어, 게이트 유전체 층이 형성된 후에 어닐링하는 것은, 대략 섭씨 600도보다 높은 온도로 수행된다. 이러한 어닐링은 영구적 콘택트들의 형성 이전에 수행된다.
다시 도 5a를 참조하면, 반도체 구조 또는 디바이스(500)의 배열은 격리 영역들 위에 게이트 콘택트를 배치한다. 이러한 배열은 레이아웃 공간의 비효율적 사용으로서 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 액티브 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 콘택트 구조들을 갖는다. 일반적으로, 게이트의 액티브 부분 위에 및 트렌치 콘택트 비아와 동일한 층에 게이트 콘택트 구조(예를 들어, 비아와 같은 것)를 형성하기 이전에(예를 들어, 형성하는 것에 더하여), 본 발명의 하나 이상의 실시예들은 게이트 정렬된 트렌치 콘택트 공정을 먼저 사용하는 것을 포함한다. 이러한 공정은 반도체 구조 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조들을 형성하도록 구현될 수 있다. 일 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴과 정렬되는 것으로서 형성된다. 이와는 대조적으로, 종래의 접근방식들은, 선택적인 콘택트 에치들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 등록을 갖는 추가적인 리소그래피 공정을 통상적으로 포함한다. 예를 들어, 종래의 공정은 콘택트 피처들의 개별 패터닝을 갖는 폴리 (게이트) 그리드의 패터닝을 포함할 수 있다.
위에 설명되는 공정들의 모든 양상들이 본 발명의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요가 있는 것은 아니라는 점이 이해될 것이다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 액티브 부분들 위에 게이트 콘택트들을 제조하기 이전에 항상 형성될 필요는 없다. 위에 설명된 게이트 스택들은 실제로 초기에 형성된 바와 같은 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에 설명되는 공정들은 하나 또는 복수의 반도체 디바이스들을 제조하는데 사용될 수 있다. 이러한 반도체 디바이스들은 트랜지스터들 또는 그와 유사한 디바이스들일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 전계 효과 트랜지스터들, 또는 바이폴라 트랜지스터들이다. 또한, 일 실시예에서, 반도체 디바이스들은, fin-FET 디바이스, 트라이게이트 디바이스, 또는 독립적으로 액세되는 더블게이트 디바이스와 같은, 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 14 나노미터(14 nm) 이하의 기술 노드에서 반도체 디바이스들을 제조하는 데에 특히 유용할 수 있다.
일반적으로, 그리고 나서, 위에 설명된 하나 이상의 실시예들은 순응성 기판과 Ge 또는 III-V 피복 층들 사이의 격자 부정합을 감소시키는 것을 가능하게 한다. 이러한 순응성 핀 기판과 단일 층 순응성 기판들 사이의 상당한 차이는 위에 설명된 이중 핀 재료들로부터 기인한다. 각각의 핀 내에 스택되는 2가지 상이한 반도체 재료들을 갖는 핀들의 제조는 시작 핀 및 이러한 핀 상에 퇴적되는 피복 층의 스트레인을 변경하는데 사용될 수 있다. 따라서, Ge 또는 III-V와 같은 신규한 고 이동도 재료들이, 트랜지스터 채널에, 예를 들어, 전자에 대해서는 PMOS 그리고 후자에 대해서는 NMOS에 도입될 수 있다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(600)를 도시한다. 컴퓨팅 디바이스(600)는 보드(602)를 수용한다. 보드(602)는, 이에 제한되는 것은 아니지만, 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 연결된다. 일부 실시예들에서는 적어도 하나의 통신 칩(606) 또한 보드(602)에 물리적으로 및 전기적으로 연결된다. 추가적 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함한다.
통신 칩(606)은, 컴퓨팅 디바이스(600)로 및 컴퓨팅 디바이스(600)로부터 데이터의 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 의미하는 것은 아니지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(606)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는 다층 순응성 기판들을 갖는 Ge 또는 III-V 채널 반도체 디바이스들과 같은, 하나 이상의 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는 다층 순응성 기판들을 갖는 Ge 또는 III-V 채널 반도체 디바이스들과 같은, 하나 이상의 디바이스들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(600) 내에 수용되는 다른 컴포넌트는, 본 발명의 실시예들의 구현들에 따라 구축되는 다층 순응성 기판들을 갖는 Ge 또는 III-V 채널 반도체 디바이스들과 같은, 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(600)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들 및 이러한 비-평면형 반도체 디바이스들을 제조하는 방법들을 포함한다.
일 실시예에서, 반도체 디바이스는, 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은 제1 격자 상수(L1)를 갖는 제1 반도체 재료로 조성되는 하부 부분 및 제2 격자 상수(L2)를 갖는 제2 반도체 재료로 조성되는 상부 부분을 갖는다. 반도체 핀의, 하부 부분 상에는 아니고, 상부 부분 상에 피복 층이 배치된다. 피복 층은 제3 격자 상수(L3)를 갖는 제3 반도체 재료로 조성되며, 여기서 L3 > L2 > L1이다. 피복 층의 채널 영역 상에 게이트 스택이 배치된다. 채널 영역의 양측 상에 소스/드레인 영역들이 배치된다.
일 실시예에서, 반도체 핀 및 피복 층은 함께 순응성 기판을 제공한다.
일 실시예에서, 반도체 핀의 상부 부분은 반도체 핀의 하부 부분에 인접하여 배치되는 격리 층 위로 돌출한다. 격리 영역의 상부 표면들 및 반도체 핀의 하부 부분은 대략 동일한 레벨에 있다.
일 실시예에서, 반도체 핀의 하부 부분은 실리콘으로 조성되고, 반도체 핀의 상부 부분은 실리콘 게르마늄으로 조성되며, 피복 층 영역은 게르마늄으로 조성된다.
일 실시예에서, 반도체 디바이스는 PMOS 디바이스이다.
일 실시예에서, 반도체 핀의 하부 부분은 실리콘으로 조성되고, 반도체 핀의 상부 부분은 실리콘 게르마늄으로 조성되며, 피복 층 영역은 III-V 재료로 조성된다.
일 실시예에서, 반도체 디바이스는 NMOS 디바이스이다.
일 실시예에서, 반도체 핀의 하부 부분은 벌크 결정성 실리콘 기판으로 계속된다.
일 실시예에서, 반도체 디바이스는 트라이게이트 트랜지스터이다.
일 실시예에서, 반도체 디바이스는, 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은 하부 부분 및 상부 부분을 갖는다. 반도체 핀의, 하부 부분 상에는 아니고, 상부 부분 상에 피복 층이 배치된다. 피복 층 및 반도체 핀은 순응성 기판을 형성한다. 반도체 핀의 상부 부분은 반도체 핀의 하부 부분과 피복 층 사이의 스트레스를 완화한다. 피복 층 상에 게이트 스택이 배치된다. 게이트 전극의 양측 상에 배치되는 소스/드레인 영역들이 배치된다.
일 실시예에서, 반도체 핀의 상부 부분은 반도체 핀의 하부 부분에 인접하여 배치되는 격리 층 위로 돌출한다. 격리 영역의 상부 표면들 및 반도체 핀의 하부 부분은 대략 동일한 레벨에 있다.
일 실시예에서, 반도체 핀의 하부 부분은 실리콘으로 조성되고, 반도체 핀의 상부 부분은 실리콘 게르마늄으로 조성되며, 피복 층 영역은 게르마늄으로 조성된다.
일 실시예에서, 반도체 디바이스는 PMOS 디바이스이다.
일 실시예에서, 반도체 핀의 하부 부분은 실리콘으로 조성되고, 반도체 핀의 상부 부분은 실리콘 게르마늄으로 조성되며, 피복 층 영역은 III-V 재료로 조성된다.
일 실시예에서, 반도체 디바이스는 NMOS 디바이스이다.
일 실시예에서, 반도체 핀의 하부 부분은 벌크 결정성 실리콘 기판으로 계속된다.
일 실시예에서, 반도체 디바이스는 트라이게이트 트랜지스터이다.
일 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 격자 상수(L1)를 갖는 제1 반도체 재료 상에 제2 격자 상수(L2)를 갖는 제2 반도체 재료를 형성하는 단계를 포함한다. 본 방법은 제2 반도체 재료 내로 및 제1 반도체 재료의 적어도 일부 내로 반도체 핀을 에칭하는 단계를 또한 포함하고, 반도체 핀은 제1 반도체 재료로 조성되는 하부 부분 및 제2 반도체 재료로 조성되는 상부 부분을 갖는다. 본 방법은 반도체 핀의 하부 부분에 인접하고, 이와 대략 레벨인, 격리 층을 형성하는 단계를 또한 포함한다. 본 방법은, 격리 층을 형성하는 단계에 후속하여, 반도체 핀의 상부 부분 상에 피복 층을 형성하는 단계를 또한 포함하고, 피복 층은 제3 격자 상수(L3)를 갖는 제3 반도체 재료로 조성되며, 여기서 L3 > L2 > L1이다. 본 방법은 피복 층의 채널 영역 상에 게이트 스택을 형성하는 단계를 또한 포함한다. 본 방법은 채널 영역의 양측 상에 소스/드레인 영역들을 형성하는 단계를 또한 포함한다.
일 실시예에서, 반도체 핀의 상부 부분 상에 피복 층을 형성하는 단계는 순응성 기판을 제공한다.
일 실시예에서, 반도체 핀의 상부 부분 상에 피복 층을 형성하는 단계는 본질적으로 순수한 게르마늄 층을 에피택셜 성장시키는 단계를 포함한다.
일 실시예에서, 반도체 핀의 상부 부분 상에 피복 층을 형성하는 단계는 III-V 재료 층을 에피택셜 성장시키는 단계를 포함한다.
일 실시예에서, 제1 반도체 재료 상에 제2 반도체 재료를 형성하는 단계는 벌크 결정성 기판 상에 제2 반도체 재료를 에피택셜 성장시키는 단계를 포함한다.

Claims (22)

  1. 반도체 디바이스로서,
    반도체 기판 위에 배치되는 반도체 핀- 상기 반도체 핀은 제1 격자 상수(L1)를 갖는 제1 반도체 재료를 포함하는 하부 부분 및 제2 격자 상수(L2)를 갖는 제2 반도체 재료를 포함하는 상부 부분을 가짐 -;
    상기 반도체 핀의, 상기 하부 부분 상에는 아니고, 상기 상부 부분 상에 배치되는 피복(cladding) 층- 상기 피복 층은 제3 격자 상수(L3)를 갖는 제3 반도체 재료를 포함함 -;
    상기 피복 층의 채널 영역 상에 배치되는 게이트 스택; 및
    상기 채널 영역의 양측 상에 배치되는 소스/드레인 영역들
    을 포함하고,
    상기 반도체 핀의 상기 하부 부분은 실리콘을 포함하고, 상기 반도체 핀의 상기 상부 부분은 실리콘 게르마늄을 포함하며, 상기 피복 층 영역은 게르마늄을 포함하고, 상기 반도체 디바이스는 PMOS 디바이스이거나; 또는
    상기 반도체 핀의 상기 하부 부분은 실리콘을 포함하고, 상기 반도체 핀의 상기 상부 부분은 실리콘 게르마늄을 포함하며, 상기 피복 층 영역은 III-V 재료를 포함하고, 상기 반도체 디바이스는 NMOS 디바이스이고;
    상기 반도체 핀의 상기 상부 부분은 상기 반도체 핀의 상기 하부 부분에 인접하여 배치되는 격리 층 위로 돌출하고, 격리 영역의 상부 표면들 및 상기 반도체 핀의 상기 하부 부분은 동일한 레벨에 있는 것을 특징으로 하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체 핀은 상기 피복 층에 대한 순응성(compliant) 기판을 제공하는 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 핀의 상기 하부 부분은 벌크 결정성 실리콘 기판으로 계속되는 반도체 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 디바이스는 트라이게이트 트랜지스터인 반도체 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체 핀의 상기 상부 부분은 상기 반도체 핀의 상기 하부 부분과 상기 피복 층 사이의 스트레스를 완화하는, 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법으로서,
    제1 격자 상수(L1)를 갖는 제1 반도체 재료 상에 제2 격자 상수(L2)를 갖는 제2 반도체 재료를 형성하는 단계;
    상기 제2 반도체 재료 내로 및 상기 제1 반도체 재료의 적어도 일부 내로 반도체 핀을 에칭하는 단계- 상기 반도체 핀은 상기 제1 반도체 재료를 포함하는 하부 부분 및 상기 제2 반도체 재료를 포함하는 상부 부분을 가짐 -;
    상기 반도체 핀의 상기 하부 부분에 인접한 격리 층을 형성하는 단계 - 상기 반도체 핀의 상기 상부 부분은 상기 반도체 핀의 상기 하부 부분에 인접하여 배치되는 격리 층 위로 돌출하고, 격리 영역의 상부 표면들 및 상기 반도체 핀의 상기 하부 부분은 동일한 레벨에 있음 -;
    상기 격리 층을 형성하는 단계에 후속하여, 상기 반도체 핀의 상기 상부 부분 상에 피복 층을 형성하는 단계- 상기 피복 층은 제3 격자 상수(L3)를 갖는 제3 반도체 재료를 포함하고, 상기 반도체 핀의 상기 상부 부분 상에 상기 피복 층을 형성하는 단계는 순수한 게르마늄 층 또는 III-V 재료 층을 에피택셜 성장시키는 단계를 포함함 -;
    상기 피복 층의 채널 영역 상에 게이트 스택을 형성하는 단계; 및
    상기 채널 영역의 양측 상에 소스/드레인 영역들을 형성하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 반도체 핀의 상기 상부 부분 상에 상기 피복 층을 형성하는 단계는 상기 피복 층에 대한 순응성 기판을 제공하는 방법.
  8. 제6항에 있어서,
    상기 제1 반도체 재료 상에 상기 제2 반도체 재료를 형성하는 단계는 벌크 결정성 기판 상에 상기 제2 반도체 재료를 에피택셜 성장시키는 단계를 포함하는 방법.
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