KR100607409B1 - 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

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Abstract

기판 식각 방법 및 반도체 장치 제조 방법은 반도체 물질을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 반도체 기판 상으로 공급한 후, 상기 가스들을 이용하여 상기 반도체 기판을 식각한다. 상기 제1 가스의 예로서는 HCl, HF 등을 들 수 있고, 상기 제2 가스의 예로서는 GeH4, SiH4, Si2H6, SiH2 Cl2, SiHCl3, PH3, B2H6, AsH3 등을 들 수 있다. 상기 제2 가스는 상기 제1 가스의 분해를 촉진하므로 500 내지 700℃의 낮은 온도에서 Si, Ge 또는 SiGe로 이루어진 반도체 기판을 식각할 수 있다.

Description

기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법{Method for etching substrate and method for menufacturing semiconductor device using the same}
도 1은 본 발명의 바람직한 일 실시예에 따른 기판 식각 방법을 설명하기 위한 흐름도이다.
도 2는 식각 가스로서 사용하는 HCl의 유량에 따른 폴리 실리콘의 성장/식각율을 설명하기 위한 그래프이다.
도 3은 GeH4의 유량에 따른 폴리 실리콘의 성장/식각율을 설명하기 위한 그래프이다.
도 4는 온도에 따른 폴리 실리콘의 식각율을 설명하기 위한 그래프이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 흐름도이다.
도 6 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 10은 소스/드레인 영역을 얕게 식각한 상태를 나타내는 SEM 사진이다.
도 11은 소스/드레인 영역을 깊게 식각한 상태를 나타내는 SEM 사진이다.
도 12는 융기된 소스/드레인 영역이 형성된 상태를 나타내는 SEM 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 110 : 게이트 산화막 패턴
120 : 게이트 도전층 패턴 130 : 게이트 마스크
140 : 게이트 구조물 150 : 스페이서
160, 170 : 소스/드레인 영역 162, 172 : 식각된 소스/드레인 영역
180, 190 : 융기된 소스/드레인
본 발명은 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 반도체 기판을 식각하기 위한 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 소자를 제조하기 위해서는 고순도의 실리콘(silicon)으로 이루어진 단결정 실리콘으로부터 웨이퍼를 형성 및 가공하고, 가공된 웨이퍼를 선별하는 작업등을 수행한다. 상기 가공을 위해서 사진(photo) 공정, 식각(etching) 공정, 확 산 공정, 박막 공정 등의 단위 공정이 반복적으로 실시된다.
상기 공정 중에서 식각 공정은 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 이루어지는 반도체 기판을 식각하거나 상기 반도체 기판 상에 형성된 Si, Ge 또는 SiGe 막을 식각한다
특히 Si 식각 기술은 반도체 장치를 제조하기 위한 여러 공정에서 사용되고 있다. 실리콘 표면의 손상된 막이나 결함이 존재하는 막을 제거해야 하는 경우 Si 식각 기술이 필요하며, 실리콘 온 인슐레이터(SOI) 웨이퍼에서 Si 두께를 얇게 하는 경우에도 식각 기술이 요구된다. 또한 Si 영역을 국부적으로 식각하는 공정도 반도체 장치의 제조 공정에서 많이 도입되고 있다.
상기 Si 영역을 국부적으로 식각하여 반도체 장치를 제조하기 위한 방법의 일예로서, 대한민국 공개특허공보 제2004-0013300호에는 액티브 영역에 해당하는 실리콘기판 부위를 소정 두께만큼 600내지 800℃의 온도 하에서 HCl가스 및 H2의 혼합가스를 식각가스로사용하여 식각하여 액티브 영역이 필드 영역에 비해 단차가 낮아지도록 가공하는 단계를 포함하는 반도체장치 형성방법이 개시되어 있다.
상기 Si 영역을 국부적으로 식각하여 반도체 장치를 제조하기 위한 방법의 다른 예로서, 일본공개특허공보 소63-062315호에는 소정 두께의 Si 에피택셜층을 성장하는 제1공정과 제1공정에 이용된 동일 장치에 있어서 가스계를 변경시켜(HCl/H2) Si 에피택셜층을 기상 에칭하는 제2 공정을 갖는 에피택셜층 형성방법이 개시되어 있고, 미국공개특허공보 제2002-192930호에는 절연막 패턴 상에 성장된 다결정 실리콘을 700~800℃에서 HCl 가스 및 H2의 혼합가스로 선택적 실리콘 식각 하는 단계를 포함하는 단결정 실리콘 패턴 형성방법이 개시되어 있다. 또한 일본공개특허공보 평10-321533호에는 결정 성장으로 생긴 결정의 이상 성장에 의한 결함을 제거한 후 기상성장노 중의 수소와 염화수소 가스의 가스에칭에 의하여 결함 제거에 의하여 생긴 일그러짐을 제거하는 웨이퍼 제조방법이 개시되어 있다.
HCl 가스를 이용한 화학 기상 식각(chemical vapour etch, CVE)을 할 경우, 식각과 에피택셜 성장(epitaxial growth)을 인시튜(in-situ)로 진행할 수 있다. 따라서 결함이 없는 성장이 가능하다. 하지만, 상기 HCl 가스의 분해가 800℃ 근처에서 이루어지므로 Si의 식각을 위해서 800℃ 근처의 고온이 요구된다. 이 경우 도펀트(dopant) 확산이 심해져 반도체 장치의 숏 채널 효과(short channel effect, SCE) 등과 같이 반도체 장치의 특성이 열화되는 경향을 보이게 된다. 또한 메탈 공정이 적용된 후에는 상기 메탈의 손상을 방지하기 위해 저온 상태에서 공정이 진행되어야 하므로 800℃ 이상의 공정은 적용하기가 매우 어렵다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 반도체 장치의 특성 열화를 방지하기 위한 기판 식각 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 기판 식각 방법을 이용한 반도체 장치 제조 방법을 제공하는데 있다.
상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 의하면 반도체 물질을 식각하며 HCl, HF 또는 이들의 혼합물로 이루어지는 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 상기 식각 반응 온도를 낮추며 GeH4, Si2H6, SiH2Cl2, SiHCl3, PH3, B2H6 및 AsH3로 이루어진 군에서 선택되는 적어도 하나로 이루어지는 제2 가스를 반도체 기판 상으로 공급한다. 이어서 상기 가스들을 이용하여 상기 반도체 기판을 식각한다.
상기 기판 식각 방법에서 상기 제2 가스는 상기 제1 가스의 분해를 촉진하며, 상기 반도체 기판의 식각은 500 내지 700 ℃의 온도에서 이루어진다.
상기 본 발명의 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 의하면 액티브 영역이 정의된 반도체 기판 상에 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물의 측벽에 스페이서를 형성한다. 다음으로 상기 반도체 기판을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 상기 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 공급하여 상기 게이트 전극 양측의 액티브 영역을 식각한다. 식각된 액티브 영역에 융기된 소스 드레인(elevated source drain) 영역을 형성하여 반도체 장치를 제조한다.
상기 반도체 장치 제조 방법에서 상기 반도체 기판의 식각과 상기 융기된 소스 드레인 영역의 형성은 인시튜(in-situ)로 수행된다.
상기 액티브 영역의 식각시, 상기 제2 가스는 상기 제1 가스의 분해를 촉진하며, 상기 식각은 500 내지 700 ℃의 온도에서 이루어진다.
상기 융기된 소스 드레인 영역을 형성시, 에피택셜 층을 형성하기 위한 반도체 물질이 포함된 제3 가스 및 산화막 상에 형성되는 에피택셜 층을 제거하기 위한 제4 가스를 공급하여 상기 융기된 소스 드레인 영역을 형성한다.
이와 같이 구성된 본 발명에 따른 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법은 반도체 물질을 식각하기 위한 상기 제1 가스를 500 내지 700℃의 저온에서 분리한다. 따라서 500 내지 700℃의 저온에서 분리된 상기 제1 가스를 이용하여 상기 반도체 물질을 식각한다. 상기와 같은 저온에서 상기 반도체 물질을 식각하므로 반도체 장치의 특성 열화를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 기판 식각 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 우선, 반도체 기판을 식각하기 위한 제1 가스를 공급한다. 상기 제1 가스로는 HCl 가스 또는 HF 가스가 사용되는 것이 바람직하다. 상기 제1 가스로 H2 가스와 Cl2 가스의 혼합 가스 또는 H2 가스와 F2 가스의 혼합 가스가 사용될 수도 있다. 상기 제1 가스들은 단독 또는 혼합하여 사용할 수 있다.
상기 제1 가스에 포함된 Cl 또는 F는 Si, Ge, SiGe 등의 반도체 물질을 식각할 수 있다. 따라서 상기 제1 가스를 사용하여 식각할 수 있는 반도체 기판으로는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI) 등으로 이루어진 반도체 기판일 수 있다. 또한 상기 반도체 기판은 상부에 스트레인드(strained) 에피택셜층이 형성된 스트레인드 실리콘 기판일 수도 있다. 상기 일 실시예에서는 실리콘 기판을 예로 들어 설명한다.
다음으로 상기 제1 가스의 식각 반응을 촉진하기 위한 제2 가스가 공급된다. 상기 제2 가스는 구체적인 예로서 GeH4, SiH4, Si2H6, SiH2 Cl2, SiHCl3, PH3, B2H6 및 AsH3 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 제2 가스는 상기 제1 가스와 동시에 공급되거나 또는 순차적으로 공급될 수 있다. 상기 제2 가스는 상기 제1 가스와 동시에 공급되는 것이 바람직하다.(S110)
상기 제1 가스, 구체적으로 HCl의 분해 온도는 약 800℃ 정도이다. 따라서 상기 HCl 가스 만을 이용하여 상기 반도체 기판을 식각하는 경우 상기 식각의 반응 온도는 약 800℃이다. 이 경우 상기 식각 반응 온도가 높아 상기 공정을 이용하여 반도체 장치를 제조하는 경우 상기 반도체 장치의 특성이 열화될 수 있다.
한편 종래 기술에서와 같이 HCl 가스와 H2 가스를 사용하여 반도체 물질을 식각할 수 있다. 상기 H2 가스는 HCl 가스의 분해를 촉진하여 상기 HCl을 800℃보다 낮은 700 내지 800℃에서 분해한다. 그러므로 상기 HCl 가스와 H2 가스를 사용한 식각 공정은 700 내지 800℃의 온도에서 이루어진다. 그러나 상기 700 내지 800℃에서도 상기 반도체 장치의 특성이 열화될 수 있다.
상기 반도체 기판 상으로 공급된 제2 가스는 수소를 포함하며 상기 제1 가스의 분해를 촉진한다. 상기 제2 가스는 분자간의 결합력이 약해 500 내지 700℃의 낮은 온도에서 분해된다. 상기 제2 가스가 분해되면서 상기 제2 가스에 포함되어 있던 수소가 이온화된다. 상기 제2 가스로부터 발생한 수소 이온은 상기 제1 가스, 즉 HCl 또는 HF의 수소와 결합하여 수소 분자를 형성한다. 따라서 500 내지 700℃의 낮은 온도에서 Cl 이온 또는 F 이온이 생성된다. 상기 Cl 이온 또는 F 이온이 상기 실리콘 기판과 반응함으로서 Si가 식각된다. 즉, 상기 식각 공정은 500 내지 700℃의 저온에서 이루어진다.(S120)
도 2는 HCl의 유량에 따른 폴리 실리콘의 성장/식각율을 설명하기 위한 그래프이다.
도 2를 참조하면, 650℃의 온도와 40torr의 압력하에서 GeH4 540sccm과 SiH2Cl2 50sccm을 같이 공급하는 경우 HCl의 유량에 따른 막의 성장율/식각율이 도시되어 있다. 상기에서 GeH4 의 유량은 H2 가스에 의해 1%로 희석되어 공급된다. 그 이유는 상기 GeH4 의 유량이 SiH2Cl2 또는 HCl의 유량에 비해 상대적으로 적어 상기 GeH4를 고르고 분포시켜 공급하기 위해서이다.
상기 그래프에 도시된 바와 같이 HCl의 유량에 따라 상기 폴리 실리콘이 식각되거나 상기 폴리 실리콘 상에 Si 또는 Ge 막의 증착이 결정된다. HCl의 유량이 100sccm보다 적을 경우에는 상기 HCl에 의한 상기 폴리 실리콘의 식각 공정보다 GeH4 또는 SiH2Cl2에 의한 막의 증착 공정이 더 우세하다. 따라서 이 경우 상기 반도체 기판 상에 소정의 막이 증착된다.
HCl의 유량이 100sccm보다 많을 경우에는 상기 HCl에 의한 막의 식각 공정이 GeH4 또는 SiH2Cl2에 의한 막의 증착 공정보다 더 우세하다. 따라서 이 경우 상기 반도체 기판은 식각된다.
상기에서 GeH4의 분해 온도가 SiH2Cl2의 분해 온도보다 낮으므로 SiH2 Cl2 보다 주로 GeH4의 반응에 의해 식각 또는 증착이 진행된다. 따라서 GeH4과 HCl의 유량비를 기준으로 식각 또는 증착을 판단할 수 있다. 상기 GeH4는 H2 가스에 의해 1%로 희석되어 공급되므로 실 공급유량은 5.4sccm이다. 상기 GeH4의 유량이 5.4sccm 일 때 HCl의 유량은 100sccm을 기준으로 식각 또는 증착이 결정된다.
따라서 상기 HCl:GeH4의 유량비가 18.5:1을 기준으로 식각 또는 증착이 결정된다. 상기 HCl이 GeH4보다 18.5배 이상 많은 양이 공급되면 상기 반도체 기판은 식각된다. 그리고 상기 HCl의 유량이 증가할수록 상기 폴리 실리콘의 식각율도 증가한다.
또한 도 2를 참조하면, 800℃의 온도와 40torr의 압력하에서 SiH4 50sccm을 공급하는 경우 HCl의 유량에 따른 막의 성장율/식각율이 도시되어 있다. 상기 그래프에 도시된 바와 같이 HCl의 유량에 따라 막의 식각 또는 증착이 결정된다. HCl의 유량이 300sccm보다 적을 경우에는 상기 HCl에 의한 막의 식각 공정보다 SiH4에 의한 막의 증착 공정이 더 우세하다. 따라서 이 경우 상기 반도체 기판 상에 소정의 막, 즉 Si이 증착된다.
HCl의 유량이 300sccm보다 많을 경우에는 상기 HCl에 의한 막의 식각 공정이 SiH4에 의한 막의 증착 공정보다 더 우세하다. 따라서 이 경우 상기 반도체 기판은 식각된다.
그러므로 SiH4과 HCl의 유량비를 기준으로 식각 또는 증착을 판단할 수 있다. 상기 SiH4의 유량이 50sccm 일 때 HCl의 유량은 300sccm을 기준으로 식각 또는 증착이 결정된다. 따라서 상기 HCl:SiH4의 유량비가 6:1을 기준으로 식각 또는 증착이 결정된다. 상기 HCl이 SiH4보다 6배 이상 많은 양이 공급되면 상기 폴리 실리콘은 식각된다. 그리고 상기 HCl의 유량이 증가할수록 상기 폴리 실리콘의 식각율도 증가한다.
도 3은 GeH4의 유량에 따른 폴리 실리콘의 성장/식각율을 설명하기 위한 그래프이다.
도 3를 참조하면, 650℃의 온도와 40torr의 압력하에서 SiH2Cl2 50sccm과 HCl 200sccm을 같이 공급하는 경우 GeH4의 유량에 따른 막의 성장율/식각율이 도시되어 있다. 상기에서 GeH4 의 유량은 H2 가스에 의해 1%로 희석되어 공급된다.
도 3을 참조하면, 상기 GeH4의 유량이 증가할수록 상기 폴리 실리콘의 식각율이 증가한다. 즉 HCl의 유량이 일정량 이상인 경우, GeH4의 유량에 비례하여 상기 폴리 실리콘의 식각율도 증가한다.
상기 도 2 및 도 3을 참조하면, 상기 HCl이 상기 폴리 실리콘을 식각하기 위 한 최소량 이상 공급되는 상태에서 상기 HCl 및 GeH4의 유량에 비례하여 상기 폴리 실리콘의 식각율도 증가한다.
도 4는 온도에 따른 폴리 실리콘의 식각율을 설명하기 위한 그래프이다.
도 4를 참조하면, 230sccm의 HCl과 540 sccm의 GeH4을 40torr의 압력하에서 공급한다. 이때 상기에서 GeH4의 유량은 H2 가스에 의해 1%로 희석되어 공급된다. 상기 조건에서 GeH4의 반응 온도는 약 500 내지 700℃이다. 상기 GeH4의 반응 온도는 상기 폴리 실리콘의 식각율과 비례한다. 상기 반응 온도가 낮을수록 상기 폴리 실리콘의 식각율도 낮아지고, 상기 반응 온도가 높을수록 상기 폴리 실리콘의 식각율도 높아진다. 상기 GeH4가 비교적 낮은 온도인 약 500 내지 700℃에서 상기 폴리 실리콘을 식각하므로 상기 폴리 실리콘의 식각에 따른 반도체 장치의 특성 열화가 방지된다.
또한 도 4를 참조하면, 500sccm의 HCl과 50 sccm의 SiH4을 40torr의 압력하에서 공급한다. 따라서 GeH4 뿐만 아니라 SiH4를 공급한 상태에서도 상기 폴리 실리콘의 식각 반응이 일어나는 것을 보여준다. 상기 SiH4의 반응 온도는 상기 폴리 실리콘의 식각율과 비례한다. 상기 반응 온도가 낮을수록 상기 폴리 실리콘의 식각율도 낮아지고, 상기 반응 온도가 높을수록 상기 폴리 실리콘의 식각율도 높아진다. 상기 조건에서 SiH4의 반응 온도는 약 650 내지 800℃로 GeH4의 반응 온도보다 다소 높다. 따라서 SiH4의 경우 식각율은 낮더라도 650 내지 700℃의 낮은 온도로 식각하여 반도체 장치의 열화를 방지하는 것이 바람직하다.
상기 GeH4 와 HCl을 공급한 경우 SiH4 와 HCl을 공급한 경우보다 상기 폴리 실리콘의 식각율이 높음을 알 수 있다. 700℃인 경우를 예로 들면, 상기 GeH4 와 HCl을 공급한 경우 상기 폴리 실리콘의 식각율이 약 100 Å/min 이지만, 상기 SiH4 와 HCl을 공급한 경우 상기 폴리 실리콘의 식각율이 약 10 Å/min이다.
상기와 같이 동일한 온도에서 상기 SiH4 와 HCl를 공급하는 경우보다 상기 GeH4 와 HCl을 공급하는 경우가 식각율이 높다는 것은 GeH4의 반응 에너지가 SiH4 보다 낮다는 것을 보여준다. 즉 GeH4의 SiH4보다 수소의 분해가 더 잘 이루어진다는 것을 나타낸다.
지금까지는 폴리 실리콘의 식각에 대한 결과이다. Cl 또는 F에 의한 식각은 격자의 결합 에너지에 따라 달라지기 때문에 단결정 실리콘의 식각율이 다결정 실리콘, 즉 폴리 실리콘의 식각율보다 더 작다.
도 5는 본 발명의 바람직한 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 흐름도이다. 도 6 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(미도시)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
상기 반도체 기판(100)은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진다. 또한 상기 반도체 기판은 상부에 스트레인드(strained) 에피택셜층이 형성된 스트레인드 실리콘 기판일 수도 있다. 본 실시예에서 상기 반도체 기판(100)은 실리콘 기판으로 하여 설명한다.
열 산화법이나 화학 기상 증착(CVD) 공정으로 상기 소자 분리막이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 여기서, 상기 게이트 산화막은 상기 소자 분리막에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(110)으로 패터닝된다.
상기 게이트 산화막 상에 도전층(도시되지 않음) 및 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 도전층 및 마스크층은 각기 게이트 도전층 및 게이트 마스크층에 해당된다. 여기서, 상기 도전층은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전층 패턴(120)으로 패터닝된다. 그러나, 상기 도전층은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수도 있다. 상기 마스크층은 후에 게이트 마스크(130)로 패터닝된다.
상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층, 도전층 및 게이트 산 화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물(140)을 형성한다. 여기서, 각 게이트 구조물(140)은 각기 게이트 산화막 패턴(110), 게이트 도전층 패턴(120) 및 게이트 마스크(130)를 포함한다.
한편, 이와는 다르게, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 패터닝하여 게이트 마스크 패턴(130)을 먼저 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한 후, 게이트 마스크(130)를 식각 마스크로 이용하여 상기 도전층 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(110), 게이트 도전층 패턴(120) 및 게이트 마스크(130)를 포함하는 게이트 구조물(140)을 형성할 수도 있다.(S210)
게이트 구조물(140)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 절연막(도시되지 않음)을 형성한 후, 상기 절연막을 이방성 식각하여 각 게이트 구조물(140)의 측벽에 게이트 스페이서인 스페이서(150)를 형성한다.(S220)
도 5 및 도 7을 참조하면, 게이트 구조물(140)을 이온 주입 마스크로 이용하여 게이트 구조물(140) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역(160, 170)을 형성한다.(S230)
도 5 및 도 8을 참조하면, 상기 소스/드레인 영역(160, 170)의 상부를 식각하기 위해서 상기 소스/드레인 영역(160, 170)이 형성된 반도체 기판(100) 상으로 식각을 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 상기 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 공급한다.
상기 제1 가스로는 HCl 가스 또는 HF 가스가 사용되는 것이 바람직하다. 상기 제1 가스로 H2 가스와 Cl2 가스의 혼합 가스 또는 H2 가스와 F2 가스의 혼합 가스가 사용될 수도 있다. 상기 제1 가스들은 단독 또는 혼합하여 사용할 수 있다.
상기 제2 가스는 구체적인 예로서 GeH4, SiH4, Si2H6, SiH2 Cl2, SiHCl3, PH3, B2H6 및 AsH3 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 제2 가스는 상기 제1 가스와 동시에 공급되거나 또는 순차적으로 공급될 수 있다. 상기 제2 가스는 상기 제1 가스와 동시에 공급되는 것이 바람직하다.
상기 소스/드레인 영역(160, 170)의 상부를 식각하는 방법은 상기 기판 식각 방법의 일실시예와 동일하므로 간략하게 설명한다.
구체적인 예로, 상기 제1 가스로 HCl을 사용하고, 상기 제2 가스로 Geh4를 사용한다.
HCl의 분해 온도는 약 800℃ 정도이다. 따라서 상기 HCl 가스를 이용하여 상기 소스/드레인 영역(160, 170)을 식각하는 경우 상기 식각의 반응 온도는 약 800℃이다. 이 경우 상기 식각 반응 온도가 높아 상기 공정을 이용하여 반도체 장치를 제조하는 경우 상기 반도체 장치의 특성이 열화될 수 있다.
상기 GeH4 가스는 수소를 포함하며 상기 HCl 가스의 분해를 촉진한다. 상기 Geh4는 분자간의 결합력이 약해 500 내지 700℃의 낮은 온도에서 분해된다. 상기 Geh4 가스가 분해되면 수소 이온이 발생한다. 상기 수소 이온은 HCl 가스의 수소 이온과 결합하여 수소 분자를 형성한다. 따라서 500 내지 700℃의 낮은 온도에서 Cl 이온이 생성된다. 상기 Cl 이온이 상기 소스/드레인 영역(160, 170)의 반도체 물질, 즉 실리콘과 반응함으로써 상기 실리콘이 식각된다. 즉, 상기 식각 공정은 500 내지 700℃의 저온에서 이루어진다.
상기에서 HCl가스와 GeH4 가스에 의한 상기 실리콘의 식각 반응이 일어나도록 하기 위해 상기 HCl의 유량이 GeH4의 유량보다 18.5배 이상 많도록 공급한다.
한편 HCl 가스와 SiH4 가스를 공급하여 상기 실리콘 기판을 식각하는 경우에는 상기 HCl 가스의 유량이 SiH4 가스의 유량보다 6배 이상 많도록 공급한다.
따라서 상기 게이트 구조물(140)의 양측에 위치하는 소스/드레인 영역(160, 170)을 소정 깊이 만큼 식각한다.(S240)
도 10은 소스/드레인 영역을 얕게 식각한 상태를 나타내는 SEM 사진이다.
도 10에 도시된 SEM 사진은 소스/드레인 영역(160, 170) 상부의 손상된 부분 또는 결함이 있는 부분이 제거하기 위한 공정의 결과물이다. 상기에서는 650℃의 온도와 40 torr의 압력하에서 상기 제1 가스로 HCl을 사용하고 상기 제2 가스로 GeH4를 사용하여 상기 소스/드레인 영역(160, 170)의 식각이 진행되었다. 상기 소스/드레인 영역(160, 170)의 식각 깊이는 약 100Å 정도이다. 따라서, 약 100Å의 깊이로 식각된 소스/드레인 영역(162, 172)의 프로파일을 확인할 수 있다.
도 11은 소스/드레인 영역을 깊게 식각한 상태를 나타내는 SEM 사진이다.
도 11에 도시된 SEM 사진은 헤테로 구조의 소스/드레인 영역을 형성하기 위한 공정의 결과물이다. 상기 식각은 위해 소스/드레인 영역(160, 170)을 소정 두께 만큼 깊이 식각한다. 상기에서는 650℃의 온도와 40 torr의 압력하에서 상기 제1 가스로 HCl을 사용하고 상기 제2 가스로 GeH4를 사용하여 상기 소스/드레인 영역(160, 170)의 식각이 진행되었다. 상기 소스/드레인 영역(160, 170)의 식각 깊이는 약 500Å 정도이다. 따라서 약 500Å 정도의 깊이로 식각된 소tm/드레인 영역(162, 172)의 프로파일을 확인할 수 있다.
상기와 같이 반도체 기판(100)의 소스/드레인 영역(160, 170)을 식각하는 것은 임플란트 데미지가 있는 상기 실리콘 표면에서는 실리콘의 성장이 잘 이루어지지 않는다. 그러므로 상기 데미지가 있는 실리콘을 식각한 후 상기 실리콘을 성장시키게 된다.
도 5 및 도 9를 참조하면, 상기 식각된 소스/드레인 영역(162, 172)에 선택적 에피 성장법(Selective Epitaxial Growth, 이하 SEG)에 의해 반도체 물질을 성장시킨다. 상기 반도체 물질은 실리콘, 게르마늄 또는 실리콘 게르마늄 등을 예로 들 수 있다.
상기 SEG 공정에 대해 간단히 설명하면, 상기 SEG공정은 산화막 또는 질화막이 국부적으로 형성되어 있는 반도체 기판에서 기판 표면이 노출되어 있는 부위에만 에피 박막을 성장시키는 기술이다. 상기 SEG공정은 상압 화학 기상 증착법(AP CVD), 저압 화학 기상 증착법(LPCVD), 분자선 증착법(Molecular Beam Epitaxy, MBE) 또는 초고진공 화학 기상 증착법(UHV CVD)에 의해 수행할 수 있다. 상기 각 증착법에 따라, 공정 온도 및 압력 조건이 달라진다.
상기와 같이 식각된 소스/드레인 영역(162, 172)을 갖는 반도체 기판(100) 상으로 융기된 소스 드레인 영역(180, 190)을 형성하기 위해 에피택셜 층을 형성하기 위한 반도체 물질이 포함된 제3 가스 및 산화막 상에 형성되는 에피택셜 층을 제거하기 위한 제4 가스를 공급한다.
상기 제3 가스는 구체적인 예로서 GeH4, SiH4, Si2H6, SiH2 Cl2 및 SiHCl3 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 제4 가스는 구체적 예로서 HCl 가스 또는 HF 가스가 사용되는 것이 바람직하다. 상기 제1 가스로 H2 가스와 Cl2 가스의 혼합 가스 또는 H2 가스와 F2 가스의 혼합 가스가 사용될 수도 있다. 상기 제1 가스들은 단독 또는 혼합하여 사용할 수 있다.
상기 제3 가스 및 상기 제4 가스는 동시에 공급되거나 또는 순차적으로 공급될 수 있다. 상기 제3 가스와 상기 제4 가스와 동시에 공급되는 것이 바람직하다.
상기에서 실리콘을 성장시키는 경우, 상기 제3 기체는 SiH4, Si2H6, SiH 2Cl2 및 SiHCl3 등을 이용할 수 있다. 또한, 게르마늄을 성장시키는 경우, 상기 제4 기체는 GeH4를 이용할 수 있다.
상기 도 2를 참조하면, 650℃의 온도와 40torr의 압력하에서 GeH4 540sccm과 SiH2Cl2 50sccm을 같이 공급하는 경우 HCl의 유량에 따른 막의 성장율 또는 식각율이 도시되어 있다. 상기에서 GeH4 의 유량은 H2 가스에 의해 1%로 희석되어 공급된다. 그 이유는 상기 GeH4 의 유량이 SiH2Cl2 또는 HCl의 유량에 비해 상대적으로 적어 상기 GeH4를 고르게 분포시켜 공급하기 위해서이다.
상기 그래프에 도시된 바와 같이 HCl의 유량에 따라 상기 폴리 실리콘의 식각되거나 상기 폴리 실리콘 상에 증착이 결정된다. HCl의 유량이 100sccm보다 적을 경우에는 상기 HCl에 의한 상기 폴리 실리콘의 식각 공정보다 GeH4 또는 SiH2Cl2 에 의한 막의 증착 공정이 더 우세하다. 따라서 이 경우 상기 반도체 기판 상에 게르마늄 막 또는 실리콘 막이 증착된다.
상기에서 GeH4의 분해 온도가 SiH2Cl2의 분해 온도보다 낮으므로 SiH2 Cl2 보다 주로 GeH4의 반응에 의해 식각 또는 증착이 진행된다. 따라서 GeH4과 HCl의 유량비를 기준으로 식각 또는 증착을 판단할 수 있다. 상기 GeH4는 H2 가스에 의해 1%로 희석되어 공급되므로 실 공급유량은 5.4sccm이다. 상기 GeH4의 유량이 5.4sccm 일 때 HCl의 유량은 100sccm을 기준으로 식각 또는 증착이 결정된다.
따라서 상기 HCl:GeH4의 유량비가 18.5:1을 기준으로 식각 또는 증착이 결정 된다. 상기 HCl의 유량이 GeH4의 유량의 18.5배보다 적은 양이 공급되면 상기 식각된 소스/드레인 영역(162, 172)은 게르마늄으로 증착된다.
또한 도 2를 참조하면, 800℃의 온도와 40torr의 압력하에서 SiH4 50sccm을 공급하는 경우 HCl의 유량에 따른 막의 성장율 또는 식각율이 도시되어 있다. 상기 그래프에 도시된 바와 같이 HCl의 유량에 따라 막의 식각 또는 증착이 결정된다. HCl의 유량이 300sccm보다 적을 경우에는 상기 HCl에 의한 막의 식각 공정보다 SiH4에 의한 막의 증착 공정이 더 우세하다. 따라서 이 경우 상기 식각된 소스/드레인 영역(162, 172) 상에 소정의 막, 즉 Si이 증착된다.
그러므로 SiH4과 HCl의 유량비를 기준으로 증착을 판단할 수 있다. 상기 SiH4의 유량이 50sccm 일 때 HCl의 유량은 300sccm을 기준으로 식각 또는 증착이 결정된다. 따라서 상기 HCl:SiH4의 유량비가 6:1을 기준으로 식각 또는 증착이 결정된다. 상기 HCl의 유량이 SiH4의 유량의 6배보다 적은 경우 상기 식각된 소스/드레인 영역(162, 172)에 실리콘이 증착된다. 그리고 상기 HCl의 유량이 감소할수록 상기 실리콘의 증착율도 증가한다.
따라서 상기 식각된 소스/드레인 영역(162, 172) 상에 실리콘 또는 게르마늄 막을 증착하여 융기된 소스/드레인 영역(180, 190)을 형성한다.(S250)
도 12는 융기된 소스/드레인 영역이 형성된 상태를 나타내는 SEM 사진이다.
도 12에 도시된 SEM 사진은 도 10에 도시된 약 500Å 깊이로 식각된 소스/드 레인 영역(162, 172)에 반도체 기판(100)과 박막의 재료가 서로 다른 헤테로 구조의 융기된 소스/드레인 영역(180, 190)을 형성한 결과물이다. 상기에서는 650℃의 온도와 40 torr의 압력하에서 상기 제3 가스로 GeH4와 SiH2Cl2를 혼합하여 사용하고 상기 제4 가스로 HCl을 사용하여 SiGe 막을 선택적 에피택셜 성장(SEG)을 진행하였다. 반대로 스트레인드 실리콘/실리콘 게르마늄 기판에서 소스/드레인 영역(160, 170)을 식각하여 Si를 성장시킬 수도 있다.
상기에서 소스/드레인 영역(160, 170)을 식각하는 공정과 상기 식각된 소스/드레인 영역(162, 172)에 실리콘 또는 게르마늄 막을 소정 두께로 증착하여 융기된 소스/드레인 영역(180, 190)을 형성하는 공정은 인시튜(in-situ)로 진행될 수 있다. 특히 상기 융기된 소스/드레인 영역을 형성하기 위한 에피택셜 증착 장비를 이용하여 인시튜로 진행되는 것이 바람직하다. 따라서 상기 에피택셜 증착 장비에서 Si 또는 Ge 등을 식각하고 인시튜로 에피택셜 성장을 이룰 수 있으므로 결함이 없는 막을 성장시킬 수 있다.
상기 소스/드레인 영역(160, 170)의 식각 공정에 사용되는 제1 가스 및 제2 가스의 종류와 상기 융기된 소스/드레인을 형성하는 공정에 사용되는 제3 가스 및 제4 가스의 종류가 서로 동일할 수 있다. 즉 제1 가스의 종류와 제4 가스의 종류가 서로 동일하고, 상기 제2 가스의 종류와 제3 가스의 종류가 동일한 경우, 상기 제1 가스와 제2 가스의 유량비 또는 상기 제3 가스와 제4 가스의 유량비를 조절함으로서 상기 소스/드레인 영역(160, 170)의 식각 공정을 수행하거나 상기 융기된 소스/ 드레인을 형성할 수 있다.
이후 통상의 반도체 장치 제조 공정을 수행하여 반도체 장치를 완성한다.
간단히 설명하면, 상기 게이트 구조물(140)을 매몰하는 층간 절연막을 형성하고, 콘택을 형성하여 전기적으로 접속한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법에 따르면 HCl 또는 HF와 함께 수소 소스가 될 수 있는 GeH4, SiH4, SiH2Cl2 등을 넣게 되면 상기 소스 가스로부터 분해된 수소 이온이 상기 HCl 또는 HF의 분해를 촉진시킬 수 있다. 특히 GeH4는 분해가 저온에서 되기 때문에 HCl의 분해를 500~700℃ 정도의 낮은 온도에서 가능하도록 한다. 따라서 500 내지 700℃의 온도에서 Cl에 의한 Si의 식각이 가능하다.
상기 HCl의 양에 따라 막의 식각 또는 증착이 결정되며, 상기 HCl과 GeH4의 유량에 따라 식각율을 조절할 수 있다. 500 내지 700℃ 의 온도에서 Si를 식각하면 반도체 장치의 특성 열화를 방지할 수 있다. 또한 상기 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법을 이용하여 특성 열화에 민감한 메탈 공정에서도 Si 세정 및 식각 공정을 수행할 수 있다. 또한 에피택셜 장비에서 인시튜로 막의 식각 및 증착 공정을 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 물질을 식각하며 HCl, HF 또는 이들의 혼합물로 이루어지는 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 상기 식각 반응 온도를 낮추며 GeH4, Si2H6, SiH2Cl2, SiHCl3, PH3, B2H6 및 AsH3로 이루어진 군에서 선택되는 적어도 하나로 이루어지는 제2 가스를 반도체 기판 상으로 공급하는 단계; 및
    상기 제1 가스 및 제2 가스를 이용하여 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 기판 식각 방법.
  2. 제1항에 있어서, 상기 제2 가스는 상기 제1 가스의 분해를 촉진하는 것을 특징으로 하는 기판 식각 방법.
  3. 제1항에 있어서, 상기 식각은 500 내지 700 ℃의 온도에서 이루어지는 것을 특징으로 하는 기판 식각 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 가스로서는 HCl을 사용하고, 상기 제2 가스로서는 GeH4을 사용할 때, 상기 HCl은 GeH4보다 18.5배 이상 많은 양이 공급되는 것을 특징으로 하는 기판 식각 방법.
  6. 제1항에 있어서, 상기 제1 가스로서는 HCl을 사용하고, 상기 제2 가스로서는 SiH4을 사용할 때, 상기 HCl은 SiH4보다 6배 이상 많은 양이 공급되는 것을 특징으로 하는 기판 식각 방법.
  7. 제1항에 있어서, 상기 반도체 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 실리콘-온-인슐레이터(SOI) 기판, 실리콘 게르마늄-온-인슐레이터(SGOI) 기판 또는 스트레인드 실리콘(strained Si) 기판인 것을 특징으로 하는 기판 식각 방법.
  8. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 측벽에 스페이서를 형성하는 단계;
    상기 게이트 구조물에 의해 노출된 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;
    상기 반도체 기판을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 상기 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 공급하여 상기 소스/드레인 영역의 상부를 식각하는 단계; 및
    상기 식각된 소스/드레인 영역을 융기된 소스/드레인(elevated source drain) 영역으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 반도체 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 실리콘-온-인슐레이터(SOI) 기판, 실리콘 게르마늄-온-인슐레이터(SGOI) 기판 또는 스트레인드 실리콘(strained Si) 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 소스/드레인 영역의 상부를 식각하는 단계와 상기 융기된 소스 드레인 영역을 형성하는 단계는 인시튜(in-situ)로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 액티브 영역을 식각하는 단계에서,
    상기 제2 가스는 상기 제1 가스의 분해를 촉진하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 식각은 500 내지 700 ℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 제1 가스는 HCl, HF 또는 이들의 혼합물로 이루어지고, 상기 제2 가스는 GeH4, Si2H4, Si2H6, SiH2 Cl2, SiHCl3, PH3, B2H6 및 AsH3로 이루어진 군에서 적어도 하나로 구성되는 것을 특징으로 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 가스로 HCl을 사용하고, 상기 제2 가스로 GeH4을 사용할 때, 상기 HCl의 유량이 상기 GeH4의 유량의 18.5배보다 많도록 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 제1 가스로 HCl을 사용하고, 상기 제2 가스로 SiH4을 사용할 때, 상기 HCl의 유량이 상기 SiH4의 유량의 6배보다 많도록 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제8항에 있어서, 상기 융기된 소스 드레인 영역을 형성하는 단계는,
    에피택셜 층을 형성하기 위한 반도체 물질이 포함된 제3 가스 및 산화막 상에 형성되는 에피택셜 층을 제거하기 위한 제4 가스를 공급하여 상기 융기된 소스 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제3 가스는 GeH4, SiH4, Si2H6, Si2 H2Cl2 및 Si2HCl3로 이루어진 군에서 적어도 하나로 구성되며, 상기 제4 가스는 HCl, HF 또는 이들의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제3 가스로 GeH4를 사용하고, 상기 제4 가스로 HCl을 사용할 때, 상기 HCl의 유량이 상기 GeH4의 유량의 18.5배보다 적도록 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17에 있어서, 상기 제3 가스로 SiH4를 사용하고, 상기 제4 가스는 HCl을 사용할 때, 상기 HCl의 유량이 상기 SiH4의 유량의 6배보다 적도록 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017210139A1 (en) * 2016-05-29 2017-12-07 Tokyo Electron Limited Method of silicon extraction using a hydrogen plasma
KR20190105766A (ko) * 2018-03-06 2019-09-18 에스케이씨 주식회사 반도체 공정용 조성물 및 반도체 공정

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
WO2007112058A2 (en) * 2006-03-24 2007-10-04 Applied Materials, Inc. Carbon precursors for use during silicon epitaxial firm formation
US7678631B2 (en) * 2006-06-06 2010-03-16 Intel Corporation Formation of strain-inducing films
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7651948B2 (en) * 2006-06-30 2010-01-26 Applied Materials, Inc. Pre-cleaning of substrates in epitaxy chambers
US7588980B2 (en) * 2006-07-31 2009-09-15 Applied Materials, Inc. Methods of controlling morphology during epitaxial layer formation
WO2008016650A2 (en) * 2006-07-31 2008-02-07 Applied Materials, Inc. Methods of forming carbon-containing silicon epitaxial layers
WO2010013325A1 (ja) * 2008-07-30 2010-02-04 株式会社ニレコ 分光測光装置
US8202791B2 (en) * 2009-03-16 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating two dimensions for different implant energies
EP2275591B1 (en) * 2009-07-10 2014-03-19 Imec Method for manufacturing a mono-crystalline layer of germanium or aluminium on a substrate
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US9064688B2 (en) * 2010-05-20 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Performing enhanced cleaning in the formation of MOS devices
US8828850B2 (en) 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US20120094498A1 (en) * 2010-10-14 2012-04-19 International Business Machines Corporation Method for reducing punch-through defects
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
KR20130081956A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 질화물 반도체층 성장 방법
KR102099195B1 (ko) * 2013-09-27 2020-04-09 인텔 코포레이션 다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9831097B2 (en) * 2015-12-18 2017-11-28 Applied Materials, Inc. Methods for selective etching of a silicon material using HF gas without nitrogen etchants
US10043666B2 (en) 2016-02-26 2018-08-07 Applied Materials, Inc. Method for inter-chamber process
KR20240031783A (ko) * 2022-09-01 2024-03-08 주식회사 테스 건식 식각 방법
CN117690789B (zh) * 2024-02-01 2024-05-17 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020070820A (ko) * 2001-03-01 2002-09-11 에이에스엠 저펜 가부시기가이샤 반도체 웨이퍼의 식각용 장치 및 그 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362315A (ja) 1986-09-03 1988-03-18 Nec Corp エピタキシヤル層膜形成方法
JPH10321533A (ja) 1997-05-22 1998-12-04 Tokin Corp ウェーハの製造方法、及び半導体装置
KR100379333B1 (ko) * 2000-08-16 2003-04-10 주식회사 하이닉스반도체 티타늄 실리사이드막 제조방법
KR100430404B1 (ko) * 2001-06-02 2004-05-04 삼성전자주식회사 구조 선택적 에피택시얼 성장 기술 및 선택적 실리콘 식각기술을 사용한 단결정 실리콘 패턴 형성 방법
TWI253478B (en) * 2001-11-14 2006-04-21 Mitsubishi Heavy Ind Ltd Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus
KR100437856B1 (ko) 2002-08-05 2004-06-30 삼성전자주식회사 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
KR100536604B1 (ko) * 2003-08-14 2005-12-14 삼성전자주식회사 고밀도 플라즈마 증착법을 이용한 갭필 방법
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020070820A (ko) * 2001-03-01 2002-09-11 에이에스엠 저펜 가부시기가이샤 반도체 웨이퍼의 식각용 장치 및 그 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017210139A1 (en) * 2016-05-29 2017-12-07 Tokyo Electron Limited Method of silicon extraction using a hydrogen plasma
KR20190105766A (ko) * 2018-03-06 2019-09-18 에스케이씨 주식회사 반도체 공정용 조성물 및 반도체 공정
KR102069345B1 (ko) * 2018-03-06 2020-01-22 에스케이씨 주식회사 반도체 공정용 조성물 및 반도체 공정

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