KR100680946B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

반도체 소자의 콘택 플러그 형성방법 Download PDF

Info

Publication number
KR100680946B1
KR100680946B1 KR1020040029600A KR20040029600A KR100680946B1 KR 100680946 B1 KR100680946 B1 KR 100680946B1 KR 1020040029600 A KR1020040029600 A KR 1020040029600A KR 20040029600 A KR20040029600 A KR 20040029600A KR 100680946 B1 KR100680946 B1 KR 100680946B1
Authority
KR
South Korea
Prior art keywords
substrate
gate
silicon
method
contact
Prior art date
Application number
KR1020040029600A
Other languages
English (en)
Other versions
KR20050104230A (ko
Inventor
김일욱
박성언
안태항
이석규
조준희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040029600A priority Critical patent/KR100680946B1/ko
Publication of KR20050104230A publication Critical patent/KR20050104230A/ko
Application granted granted Critical
Publication of KR100680946B1 publication Critical patent/KR100680946B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02598Microstructure monocrystalline
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41775Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783Raised source or drain electrodes self aligned with the gate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2022Epitaxial regrowth of non-monocrystalline semiconductor materials, e.g. lateral epitaxy by seeded solidification, solid-state crystallization, solid-state graphoepitaxy, explosive crystallization, grain growth in polycrystalline materials

Abstract

본 발명은 콘택 물질로 고상에피택시(Solid Phase Epitaxy) 방법에 의한 에피택셜 실리콘을 형성하는 반도체 소자의 콘택 플러그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법은, 수 개의 게이트 전극이 형성된 실리콘 기판을 제공하는 단계와, 상기 게이트 전극들이 형성된 기판 전면 상에 게이트 완충 산화막과 게이트 실링 질화막을 차례로 증착하는 단계와, 상기 게이트 전극들 사이의 기판 영역 내에 접합영역을 형성하는 단계와, 상기 기판 결과물 상에 게이트 스페이서 질화막과 층간절연막을 차례로 증착하는 단계와, 상기 층간절연막과 게이트 스페이서 질화막, 게이트 실링 질화막 및 게이트 완충 산화막을 식각하여 수 개의 게이트 전극 및 이들 사이의 기판 접합영역을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계와, 상기 랜딩플러그콘택에 의해 노출된 기판에 대해 깨끗한 콘택 계면이 얻어지도록 전세정과 수소 베이크를 차례로 수행하는 단계와, 상기 기판 접합영역 상에는 에피택셜 실리콘이 성장되고 그 위에는 비정질 실리콘이 증착되도록 상기 랜딩플러그콘택을 포함한 기판 전면 상에 SPE 방법에 따라 실리콘 박막을 증착하는 단계와, 상기 기판 결과물에 대해 재결정화 어닐링을 수행하여 랜딩플러그콘택 내의 비정질 실리콘을 에피택셜 실리콘으로 재성장시키는 단계와, 상기 게이트 전극 상부의 에피택셜 실리콘을 제거하는 단계를 포함한다.

Description

반도체 소자의 콘택 플러그 형성방법{Method for forming contact plug of semiconductor device}

도 1은 인(P) 도핑 농도에 따른 에피택셜 실리콘(=단결정실리콘) 및 폴리실리콘의 콘택저항을 보여주는 그래프.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 소자분리막

3 : 게이트산화막 4 : 게이트도전막

4a : 폴리 실리콘막 4b : 금속막

5 : 하드마스크용 질화막 6 : 게이트 전극

7 : 게이트 실링 질화막 8 : 접합영역

9 : 게이트 스페이서 질화막 10 : 층간절연막

11 : 랜딩플러그콘택 12 : 에피택셜 실리콘

13 : 비정질 실리콘 20 : 랜딩플러그

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 보다 상세하게는, 콘택 물질로서 고상에피택시(Solid Phase Epitaxy) 방법을 이용한 에피택셜 실리콘을 형성하는 방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 소자 특성을 확보함에 어려움을 갖게 되었다. 예컨데, 디램 셀 트랜지스터의 경우는 셀 트랜지스터의 크기가 점점 작아지면서 셀 콘택 면적이 감소되므로, 콘택 저항의 급격한 증가와 이에 따른 셀 트랜지스터 동작전류의 급격한 감소가 예측되고 있고, 또한, 셀 트랜지스터의 크기 감소에도 불구하고 동작전압의 하향조정은 매우 느리게 이루어져 국부적인 전기장 증가에 따른 리프레쉬(refresh) 특성 열화도 염려되고 있다. 결국, 셀 트랜지스터의 동작전류와 리프레쉬 특성을 동시에 만족시키는 것이 디램이 고집적화 함에 따라 점점 어려워지고 있다.

여기서, 셀 트랜지스터의 문턱전압(Vt)을 유지한 채, 셀 트랜지스터의 동작전류를 올리기 위해서는, 첫째, 접합영역의 불순물 농도를 높혀 면저항을 낮추거나, 둘째, 콘택 계면을 깨끗하게 하거나, 셋째, 셀 콘택 랜딩플러그로 사용하는 폴리실리콘 내 인(P) 도핑농도를 높혀 접합영역과 랜딩플러그간 콘택저항을 낮추는 조치들이 필요하다.

그런데, 셀 트랜지스터의 동작전류를 높히기 위한 상기의 조치들은 오히려 디램의 리프레쉬 특성을 열화시키는 요인들로 작용한다. 즉, 셀 트랜지스터의 동작전류와 리프레쉬의 두 특성은 서로 트레이드-오프(trade-off) 관계를 가지므로, 동 시에 향상시키기는 것이 실질적으로 어렵다. 따라서, 통상은 상기한 두 특성을 모두 소자에서 요구하는 수준(device specification)을 만족하도록 적절히 조절하는 방식으로 셀 트랜지스터 제조 공정을 최적화하고 있다.

아울러, 현재는 랜딩플러그 물질인 폴리실리콘의 성장 전 세정을 통해 식각잔류물이 최대한 제거된 깨끗한 콘택 계면을 얻는 방법과 폴리실리콘 내 인(P) 도핑농도와 접합영역 내 인(P) 도핑농도 및 프로파일을 최적화시키는 방법의 조합으로 상기 두 특성을 향상시키고자 노력하고 있다.

그러나, 디자인 룰 0.15㎛ 이하에서는 공정마진이 급격히 좁아지므로, 신물질 또는 신공정 채택의 필요성이 대두되고 있다.

여기서, 셀 트랜지스터의 동작전류와 리프레쉬의 두 특성을 확보하기 위해, 비트라인 콘택 부분의 접합영역에만 보론 셀 할로(Boron Cell Halo) 이온주입을 실시하는 방법, 소오스/드레인 두 접합영역 사이의 채널을 트렌치 모양으로 만들어 채널길이를 증가시키고 국부적인 전기장집중(local electric field concentration)을 완화시키는 RCAT(Recessed Channel Array Transistor)의 기술을 이용하는 방법 등 신공정을 이용하려는 기술이 발표된 바 있다. 그러나, 이러한 신공정들은 공정 상의 어려움으로 인해 현재로서는 그 적용이 용이하지 못하다.

또한, 신물질에 의한 문제 극복의 방법으로는 랜딩플러그 물질로서 폴리실리콘을 에피택셜 실리콘으로 대체하는 것을 들 수 있다. 실험결과, 에피택셜 실리콘의 랜딩플러그는 폴실리리콘의 랜딩플러그에 비해 1/5 정도의 인(P) 도핑 농도만으로도 2/5 정도 낮은 콘택저항을 얻는 것으로 관찰되었다.(도 1 참조)

아울러, 랜딩플러그 물질로 에피택셜 실리콘을 적용하면, 콘택저항 감소 이외에, 낮은 인(P) 도핑 농도로 인해 랜딩플러그로부터 접합영역으로의 인(P) 확산이 감소하게 되므로, 누설전류도 상당히 감소하게 되고, 리프레쉬 특성도 동시에 향상시킬 수 있게 된다.

상기 랜딩플러그 물질로 에피택셜 실리콘을 성장시키기 위하여, 기존에는 주로 선택적 에피택셜 성장(Selective Epitaxial Growth : 이하, SEG) 방법을 이용하여 왔다. 상기 SEG 방법은 적절한 전세정을 실시한 실리콘 접합영역 상에 선택적으로 에피 실리콘을 성장시키는 방법으로 800∼900℃의 온도 및 수소 가스 분위기에서 반응가스로서 SiH2Cl2, PH3 및 HCl 가스를 주입하는 방식으로 이루어진다.

이 경우, 노출된 실리콘 위에서는 에피택셜 성장에 의해 기판과 동일한 단결정실리콘이 성장하고 그 외 실리콘산화막이나 실리콘질화막 등 절연막 위에서는 다결정실리콘 핵생성 및 성장속도 보다 HCl에 의한 다결정실리콘의 식각속도가 빠른 것으로 인해 실리콘 성장이 이루어지지 않으며, 그래서, 노출된 실리콘 상에만 선택적으로 에피택셜 실리콘 성장이 이루어진다.

그런데, 이러한 SEG 방법으로 생산성있는 박막을 성장시키기 위해서는, 첫째, 박막 성장속도 및 두께 균일도의 패턴 의존성에 따른 더미 패턴 설계 필요, 둘째, 선택적 에피택셜 실리콘의 성장 전 적절한 전세정, 즉, 미소 식각(light etching), 불소계(HF, BOE, HF Vapor) 습식세정 및 선택적 에피택셜 성장 전 인-시튜 수소 베이크 필요, 셋째, 기판 표면의 금속 등의 오염 정밀 제어를 통한 비정상 성장 억제, 넷째, 800℃ 이상의 고온 인-시튜 수소 베이크 및 에피택셜 실리콘 성 장온도에 따른 짧은 채널 트랜지스터의 특성 열화의 부담, 다섯째, 패시트(facet) 형성에 따른 공정 집적화 어려움, 여섯째, 많은 콘택중 일부 불량 콘택에 에피택셜 실리콘이 성장하지 않을 경우 후속 집적공정에서의 불량 야기, 등 많은 문제를 반드시 극복하여야 한다. 아울러, 상기 SEG 방법은 특수한 장비 기술이 요구되므로, 그 이용에 어려움이 있다.

결국, 이와같이 에피택셜 실리콘을 셀 콘택 랜딩플러그 물질로 사용하는 경우 콘택저항 감소와 리프레쉬 향상은 동시에 얻을 수 있겠지만, 상기와 같은 어려움들로 인해 양산에 용이하게 적용할 수 없다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콘택 물질로서 에피택셜 실리콘의 적용을 통해 낮은 콘택저항과 우수한 리프레쉬 특성을 얻을 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 콘택 물질로서 에피택셜 실리콘을 성장시키되, 상기 에피택셜 실리콘을 기존 공정을 그대로 이용하여 용이하고 생산성있게 형성할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 수 개의 게이트 전극이 형성된 실리콘 기판을 제공하는 단계; 상기 게이트 전극들이 형성된 기판 전면 상에 게이트 완충 산화막과 게이트 실링 질화막을 차례로 증착하는 단계; 상기 게이트 전극들 사이의 기판 영역 내에 접합영역을 형성하는 단계; 상기 기판 결과물 상에 게이트 스페이서 질화막과 층간절연막을 차례로 증착하는 단계; 상기 층간절연막과 게이트 스페이서 질화막, 게이트 실링 질화막 및 게이트 완충 산화막을 식각하여 수 개의 게이트 전극 및 이들 사이의 기판 접합영역을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계; 상기 랜딩플러그콘택에 의해 노출된 기판에 대해 깨끗한 콘택 계면이 얻어지도록 전세정과 수소 베이크를 차례로 수행하는 단계; 상기 기판 접합영역 상에는 에피택셜 실리콘이 성장되고 그 위에는 비정질 실리콘이 증착되도록 상기 랜딩플러그콘택을 포함한 기판 전면 상에 SPE(Solid Phase Epitaxy) 방법에 따라 실리콘 박막을 증착하는 단계; 상기 기판 결과물에 대해 재결정화 어닐링을 수행하여 랜딩플러그콘택 내의 비정질 실리콘을 에피택셜 실리콘으로 재성장시키는 단계; 및 상기 게이트 전극 상부의 에피택셜 실리콘을 제거하는 단계를 포함하며, 상기 전세정은 원거리 플라즈마(Remote plasma) 또는 낮은 파워 플라즈마(low power plasma) 상태에서 NF3/He/O2 계열, CF4/O2 계열 또는 Ar/O2 계열의 반응가스를 이용한 미소 식각(light etching)과, HF 용액, BOE 용액 또는 HF 증기의 불소 계열 세정으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.

삭제

또한, 상기 전세정 후, 계면산화막 생성이 억제되도록 기판 결과물을 적어도 4시간 이내에 증착 장비에 장입하며, 상기 장입시에는 진공을 유지하거나 또는 대기압 상태에서 장입하는 경우에는 고순도 질소 또는 아르곤의 불활성 가스로 퍼지하고, 산소 농도를 10ppm 이하로 유지한다.

상기 실리콘 박막을 성장시키는 단계는 1∼100Torr의 압력 및 550∼650℃의 온도로 수행하며, 인(P) 도핑농도는 1E19∼1E20 원자/㎤가 되도록 한다.

상기 비정질 실리콘을 에피택셜 실리콘으로 재성장시키기 위한 열처리는 500∼700℃의 온도 및 질소 분위기에서 30분 이상 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명은 콘택 물질로서, 즉, 셀 콘택 랜딩플러그 물질로서 에피택셜 실리콘을 형성한다. 그리고, 이러한 에피택셜 실리콘을 형성함에 있어서는 선별된 전세정을 거친 콘택 계면 상에 저온에서 소자에 필요한 적절한 범위의 인(P) 농도를 갖는 비정질실리콘을 증착한 후, 저온의 후속 재결정화 어닐링을 통해 에피택셜 실리콘이 형성되도록 하는 고상에피택시(Solid Phase Epitaxy : 이하, SPE) 방법을 이용한다. 아울러, 본 발명은 에피택셜 실리콘의 성장 전 극도로 깨끗하게 세정된 콘택 계면을 얻음으로써 에피택셜 실리콘의 성장이 안정적으로 이루어지도록 한다.

이와 같이 하면, 콘택 물질로서 에피택셜 실리콘을 이용하는 것에 의해 콘택저항을 낮출 수 있음은 물론 리프레쉬 특성을 향상시킬 수 있고, 특히, 에피택셜 실리콘을 700℃ 이하의 저온이 적용되는 기존 공정을 그대로 이용할 수 있으므로 용이하고 생산성있게 상기 에피택셜 실리콘을 형성할 수 있게 된다.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 실리콘 기판(1)의 적소에 STI(Shallow Trench Isolation) 공정에 따라 소자분리막(2)을 형성한 후, 웰 형성을 위한 이온주입, 펀치스루 방지를 위한 이온주입 및 문턱전압 조절을 위한 이온주입 등을 차례로 진행한다. 그런다음, 상기 실리콘 기판(1)의 전면 상에 게이트산화막(3)과 게이트도전막(4) 및 하드마스크용 질화막(5)을 차례로 형성한 후, 이들을 패터닝하여 게이트 전극(6)을 형성한다.

여기서, 상기 게이트도전막(4)은 폴리실리콘막(4a) 또는 금속막(4b)의 단일막으로 구성하거나, 또는, 상기 폴리실리콘막(4a)과 금속막(4b)의 적층막으로 구성할 수 있으며, 상기 금속막(4b)으로서는 고온에서의 안정성이 우수한 텅스텐실리사이드 또는 텅스텐을 이용한다.

도 2b를 참조하면, 열산화 또는 CVD 공정을 행하여 기판 결과물 상에 게이트 완충 산화막(도시안됨)을 형성한 후, 접합영역을 형성하기 위한 1차 이온주입을 행한다. 그런다음, 기판(1) 전면 상에 게이트 실링 질화막(7)을 증착한 후, 2차 이온주입을 행하여 접합영역(8)을 형성한다. 여기서, 접합영역(8)을 형성하기 위한 이온주입을 2회로 나누어 수행하므로, 상기 접합영역(8)에서의 불순물 도핑 프로파일을 완만하게 만들어 게이트 전극(6) 끝단에서의 전기장 집중을 완화하고, 접합영역(8)에서의 누설전류를 감소시킬 수 있다.

계속해서, 도시하지 않았으나, 공지의 방법에 따라 주변회로부 트랜지스터의 접합영역을 형성한 후, 기판 전면 상에 게이트 스페이서 질화막(9)을 증착한다. 그런다음, 상기 게이트 스페이서 질화막(9) 상에 층간절연막(10)을 증착한 후, 랜딩 플러그콘택(landing plug contact) 공정에 따라 상기 층간절연막(10), 게이트 스페이서 질화막(9), 게이트 실링 질화막(7) 및 게이트 완충 산화막을 차례로 건식식각하여 수 개의 게이트 전극(6) 및 이들 사이의 기판 접합영역(8)을 동시에 노출시키는 콘택홀, 즉, 랜딩플러그콘택(11)을 형성한다.

도 2c를 참조하면, 랜딩플러그콘택(11)이 형성된 기판 결과물에 대해 깨끗한 콘택 계면이 얻어지도록 선별된 전세정을 실시한 후, 진공중에서 기판 장입이 가능한 실리콘 증착장비 내에 상기 기판 결과물을 장입시키고, 이 상태에서 인-시튜로 수소 베이크(H2 bake)를 진행한다.

여기서, 상기 전세정 공정은 랜딩플러그콘택 식각시 발생하는 식각잔류물의 완전한 제거, 식각손상의 제거 및 셀 콘택 표면 자연산화막의 제거를 목적으로 그 공정 조건을 설정한다. 구체적으로, 식각잔류물과 식각손상의 제거는 셀 콘택 식각 및 감광막 제거 후 원거리 플라즈마(Remote plasma) 또는 낮은 파워 플라즈마(low power plasma) 상태에서 NF3/He/O2 계열, CF4/O2 계열 또는 Ar/O2 계열 등의 반응가스에 의한 미소 식각(light etching)으로 진행한다. 이와 같은 미소 식각 공정에 의해 셀 콘택 식각시 발생하는 C-F, C-O, C-C 등의 폴리머성 식각잔류물이 제거되며, 미소 식각 후에는 미소 식각시 공급된 산소 가스로 인해 셀 콘택 실리콘 표면에 1∼4㎚ 정도의 실리콘산화막이 생성된다. 따라서, 미소 식각 후에는 셀 콘택 실리콘 표면에 생성된 실리콘산화막을 제거하기 위해 HF 또는 BOE 용액을 등을 이용한 습식 세정 또는 HF 증기를 이용한 증기 세정 등의 불소 계열 전세정을 실시한다.

또한, 상기와 같은 전세정을 한 기판을 실리콘 증착 장비에 장입할 때부터 증착 전까지 오염이나 계면산화막 생성을 억제할 필요가 있다. 이에, 전세정이 끝난 기판은 적어도 4시간 이내에 기판 결과물을 증착 장비에 장입하며, 장입시에는 진공을 유지하거나 또는 대기압 상태에서 장입하더라도 고순도 질소, 아르곤 등 불활성 가스로 퍼지하고, 산소 농도를 10ppm 이하를 유지한다. 이것은 400℃ 이상 고온의 반응챔버로 기판 압입시 분위기 산소 농도가 10ppm 이상일 경우 콘택 계면에 0.5㎚ 이상의 계면산화막이 생성되며, 이로인해, 에피 실리콘 성장을 위한 후속 열공정시 기판 접합영역의 단결정실리콘이 씨드(seed) 역할을 할 수 없음으로 인해 셀 콘택 랜딩플러그가 전부 폴리실리콘으로 결정화되기 때문이다. 그러므로, 보다 더 확실한 계면산화막 제거를 위해 기판 장입 후, 그리고, 실리콘 박막의 증착 전에 750℃ 이상의 온도에서 수소 베이크를 수행하며, 이를 통해, 전세정 후 기판 반송 및 증착장비로의 장입시 발생된 계면산화막을 완전히 제거한다.

도 2d를 참조하면, 랜딩플러그콘택(11)을 포함한 층간절연막(10) 상에 실리콘 박막(12, 13)을 증착한다. 이때, 콘택 계면에서는 기판 접합영역(8)의 단결정실리콘이 씨드(sed)로 작용하여 에피택셜 실리콘(12)이 성장되며, 그 위로는 비정질 실리콘(13)이 증착된다. 이때, 콘택 계면에는 에피택셜 실리콘(12)이 성장되도록 하고, 그 이외에는 비정질 실리콘(13)이 증착되도록 하기 위해 상기 실리콘 박막의 증착은 1∼100Torr의 압력 및 550∼650℃ 온도로 수행한다. 또한, 박막 내 인(P) 도핑 농도는 소자의 후속 집적 공정시 가해지는 전체 열공정을 합한 열합계, 즉, 써멀 버짓을 고려하여 1E19∼1E20 원자/㎤ 범위로 조절한다.

도 2e를 참조하면, 상기 단계까지의 기판 결과물에 대해 700℃ 이하, 바람직하게, 500∼700℃의 온도 및 질소 분위기에서 30분 이상 재결정화 어닐링을 수행하고, 이를 통해, 콘택 계면에 성장시킨 에피택셜 실리콘을 씨드로 해서 비정질 실리콘을 에피택셜 실리콘(12)으로 재결정화시킨다.

이때, 에피택셜 실리콘 씨드로부터 상부 비정질 실리콘이 에피택셜 실리콘으로 재결정화되는 동안, 게이트 스페이서 질화막(9) 또는 층간절연막(10)과 비정질 실리콘의 계면에서 핵생성 및 결정성장이 일어나 랜딩플러그콘택 내에 폴리실리콘이 성장될 수 있으며, 이 경우, 랜딩플러그의 콘택저항이 상승될 수 있다. 따라서, 재결정화 열처리는 이러한 폴리실리콘의 형성이 방지되도록 그 공정 조건, 즉, 재결정화 온도 및 시간을 적절하게 조절하는 것이 필요하다.

도 2f를 참조하면, 기판 결과물에 대해 에치백(Etch-back) 또는 화학적기계연마(Chemical Mechanical polishing) 공정을 행하여 게이트 전극(6) 상부의 에피택셜 실리콘을 제거하고, 이 결과로서, 에피택셜 실리콘(12)으로 이루어진 본 발명에 따른 랜딩플러그(20)를 형성한다.

이후, 공지된 일련의 후속 공정들을 차례로 진행하여 반도체 소자를 완성한다.

이상에서와 같이, 본 발명은 콘택 물질로서 에피택셜 실리콘을 이용하므로 콘택 물질로 폴리실리콘을 이용하는 종래 기술에 비해 콘택저항을 낮출 수 있음은 물론 리프레쉬 특성을 향상시킬 수 있다.

또한, 본 발명은 에피택셜 실리콘을 형성함에 있어서, 종래 SEG 방법이 아닌 SPE 방법을 이용하므로, 저온 공정이 가능하여 써멀 버짓을 상당히 감소시킬 수 있음은 물론 폴리실리콘 증착을 위한 기존 공정을 그대로 이용하여 에피택셜 실리콘을 형성할 수 있으므로 상기 에피택셜 실리콘을 용이하고 생산성있게 형성할 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (6)

  1. 수 개의 게이트 전극이 형성된 실리콘 기판을 제공하는 단계;
    상기 게이트 전극들이 형성된 기판 전면 상에 게이트 완충 산화막과 게이트 실링 질화막을 차례로 증착하는 단계;
    상기 게이트 전극들 사이의 기판 영역 내에 접합영역을 형성하는 단계;
    상기 기판 결과물 상에 게이트 스페이서 질화막과 층간절연막을 차례로 증착하는 단계;
    상기 층간절연막과 게이트 스페이서 질화막, 게이트 실링 질화막 및 게이트 완충 산화막을 식각하여 수 개의 게이트 전극 및 이들 사이의 기판 접합영역을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계;
    상기 랜딩플러그콘택에 의해 노출된 기판에 대해 깨끗한 콘택 계면이 얻어지도록 전세정과 수소 베이크를 차례로 수행하는 단계;
    상기 기판 접합영역 상에는 에피택셜 실리콘이 성장되고 그 위에는 비정질 실리콘이 증착되도록 상기 랜딩플러그콘택을 포함한 기판 전면 상에 SPE(Solid Phase Epitaxy) 방법에 따라 실리콘 박막을 증착하는 단계;
    상기 기판 결과물에 대해 재결정화 어닐링을 수행하여 랜딩플러그콘택 내의 비정질 실리콘을 에피택셜 실리콘으로 재성장시키는 단계; 및
    상기 게이트 전극 상부의 에피택셜 실리콘을 제거하는 단계;를 포함하며,
    상기 전세정은, 원거리 플라즈마(Remote plasma) 또는 낮은 파워 플라즈마(low power plasma) 상태에서 NF3/He/O2 계열, CF4/O2 계열 및 Ar/O2 계열로 구성된 그룹으로부터 선택되는 어느 하나의 반응가스를 이용한 미소 식각(light etching)과, HF 용액, BOE 용액 및 HF 증기로 구성된 그룹으로부터 선택되는 어느 하나를 이용한 불소 계열 세정으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 전세정 후,
    계면산화막 생성이 억제되도록 기판 결과물을 적어도 4시간 이내에 증착 장비에 장입하며, 상기 장입시에는 진공을 유지하거나 또는 대기압 상태에서 장입하는 경우에는 고순도 질소 또는 아르곤의 불활성 가스로 퍼지하고, 산소 농도를 10ppm 이하로 유지하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제 1 항에 있어서, 상기 실리콘 박막을 성장시키는 단계는
    1∼100Torr의 압력 및 550∼650℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제 4 항에 있어서, 상기 실리콘 박막을 성장시키는 단계는
    인(P) 도핑농도가 1E19∼1E20 원자/㎤가 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제 1 항에 있어서, 상기 비정질 실리콘을 에피택셜 실리콘으로 재성장시키기 위한 열처리는 500∼700℃의 온도 및 질소 분위기에서 30분 이상 수행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
KR1020040029600A 2004-04-28 2004-04-28 반도체 소자의 콘택 플러그 형성방법 KR100680946B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040029600A KR100680946B1 (ko) 2004-04-28 2004-04-28 반도체 소자의 콘택 플러그 형성방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020040029600A KR100680946B1 (ko) 2004-04-28 2004-04-28 반도체 소자의 콘택 플러그 형성방법
US11/000,301 US20050245073A1 (en) 2004-04-28 2004-11-30 Method for forming contact plug of semiconductor device
TW093136821A TW200536104A (en) 2004-04-28 2004-11-30 Method for forming contact plug of semiconductor device
CNA2005100063459A CN1691308A (zh) 2004-04-28 2005-01-26 形成半导体器件的接触插塞的方法

Publications (2)

Publication Number Publication Date
KR20050104230A KR20050104230A (ko) 2005-11-02
KR100680946B1 true KR100680946B1 (ko) 2007-02-08

Family

ID=35187669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040029600A KR100680946B1 (ko) 2004-04-28 2004-04-28 반도체 소자의 콘택 플러그 형성방법

Country Status (4)

Country Link
US (1) US20050245073A1 (ko)
KR (1) KR100680946B1 (ko)
CN (1) CN1691308A (ko)
TW (1) TW200536104A (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811254B1 (ko) * 2005-02-02 2008-03-07 주식회사 하이닉스반도체 반도체 소자 및 이의 형성 방법
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
KR100716653B1 (ko) * 2005-12-29 2007-05-03 주식회사 하이닉스반도체 고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법
KR100732272B1 (ko) 2006-01-26 2007-06-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100898581B1 (ko) 2007-08-30 2009-05-20 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
KR20090065570A (ko) * 2007-12-18 2009-06-23 삼성전자주식회사 반도체 소자의 및 이의 제조방법
JP2010219139A (ja) * 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
CN101989547B (zh) * 2009-08-07 2014-05-21 旺宏电子股份有限公司 电阻式存储体结晶二极管制造方法
CN103474334B (zh) * 2012-06-06 2016-03-09 华邦电子股份有限公司 半导体工艺
JP2013258188A (ja) * 2012-06-11 2013-12-26 Hitachi Kokusai Electric Inc 基板処理方法と半導体装置の製造方法、および基板処理装置
CN103681280B (zh) * 2012-09-26 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8956970B1 (en) 2013-08-13 2015-02-17 Samsung Electronics Co., Ltd. Method of forming semiconductor device having multilayered plug and related device
US9171758B2 (en) 2014-03-31 2015-10-27 International Business Machines Corporation Method of forming transistor contacts
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
CN108807264A (zh) * 2017-05-02 2018-11-13 应用材料公司 形成钨支柱的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101608A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20050104228A (ko) * 2004-04-28 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266504A (en) * 1992-03-26 1993-11-30 International Business Machines Corporation Low temperature emitter process for high performance bipolar devices
EP1296361A1 (en) * 2001-09-13 2003-03-26 SGS-THOMSON MICROELECTRONICS S.r.l. A process of forming an interface free layer of silicon on a substrate of monocrystalline silicon
US20050085072A1 (en) * 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
US20050130434A1 (en) * 2003-12-15 2005-06-16 United Microelectronics Corp. Method of surface pretreatment before selective epitaxial growth

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101608A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20050104228A (ko) * 2004-04-28 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 형성방법

Also Published As

Publication number Publication date
US20050245073A1 (en) 2005-11-03
CN1691308A (zh) 2005-11-02
TW200536104A (en) 2005-11-01
KR20050104230A (ko) 2005-11-02

Similar Documents

Publication Publication Date Title
US6743291B2 (en) Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth
CN101903984B (zh) 利用等离子体清洁处理形成钝化层以降低自然氧化物生长的方法
JP5350815B2 (ja) 半導体装置
US7531436B2 (en) Highly conductive shallow junction formation
US6518155B1 (en) Device structure and method for reducing silicide encroachment
KR100443547B1 (ko) 메모리셀어레이및그의제조방법
KR100382023B1 (ko) 반도체 장치 및 그의 제조 방법
US20020086472A1 (en) Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020037619A1 (en) Semiconductor device and method of producing the same
JP2008533695A (ja) Cvdエッチングおよび堆積シーケンスにより形成されるcmosトランジスタ接合領域
US7714394B2 (en) CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
US6391749B1 (en) Selective epitaxial growth method in semiconductor device
JP2005175121A (ja) 半導体装置の製造方法および半導体装置
US6455871B1 (en) SiGe MODFET with a metal-oxide film and method for fabricating the same
JP2004193575A (ja) 半導体プロセスおよびこれに関連する装置
US7888747B2 (en) Semiconductor device and method of fabricating the same
US5637518A (en) Method of making a field effect transistor having an elevated source and an elevated drain
JP4777987B2 (ja) 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
JP3600399B2 (ja) コバルトシリサイドの薄い層が形成されるデバイスの作製プロセス
US7601983B2 (en) Transistor and method of manufacturing the same
US6458699B1 (en) Methods of forming a contact to a substrate
CN1146972C (zh) 在衬底中制造具有抬高的漏的晶体管的方法
US9685536B2 (en) Vertical transistor having a vertical gate structure having a top or upper surface defining a facet formed between a vertical source and a vertical drain
JP4340830B2 (ja) 半導体装置のゲート絶縁膜形成方法
US6794713B2 (en) Semiconductor device and method of manufacturing the same including a dual layer raised source and drain

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee