KR100437856B1 - 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. - Google Patents

모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. Download PDF

Info

Publication number
KR100437856B1
KR100437856B1 KR10-2002-0046159A KR20020046159A KR100437856B1 KR 100437856 B1 KR100437856 B1 KR 100437856B1 KR 20020046159 A KR20020046159 A KR 20020046159A KR 100437856 B1 KR100437856 B1 KR 100437856B1
Authority
KR
South Korea
Prior art keywords
silicon
film
drain region
forming
etching
Prior art date
Application number
KR10-2002-0046159A
Other languages
English (en)
Other versions
KR20040013300A (ko
Inventor
이병찬
최시영
김철성
유종렬
이덕형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0046159A priority Critical patent/KR100437856B1/ko
Priority to US10/394,338 priority patent/US6963094B2/en
Publication of KR20040013300A publication Critical patent/KR20040013300A/ko
Application granted granted Critical
Publication of KR100437856B1 publication Critical patent/KR100437856B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

펀치 쓰루우(punch-through) 및 누설 전류를 억제할 수 있는 MOS 트랜지스터 및 그 제조 방법이 개시되어 있다. 실리콘 기판 상에 실리콘 게르마늄막, 실리콘막을 순차적으로 형성한다. 상기 실리콘막 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성한다. 상기 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성한다. 상기 질화막 스페이서들 사이에 노출되어 있는 드레인 영역을 포함하는 실리콘막을 선택적으로 식각하여 상기 실리콘 게르마늄막을 노출시킨다. 상기 실리콘 게르마늄이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성한다. 상기 홀의 내부에 실리콘 산화막을 형성하여, MOS 트랜지스터를 형성한다.

Description

모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성 방법.{MOS Transister and Method of manufacturing semiconductor device comprising the same}
본 발명은 모스 트랜지스터 및 이를 포함하는 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는, 펀치 쓰루우(punch-through) 및 누설 전류를 억제할 수 있는 MOS 트랜지스터에 관한 것이다.
도 1은 통상적인 MOS 트랜지스터의 단면도이다.
도 1을 참조하면, MOS 트랜지스터는 반도체 기판(10)의 상부에 게이트 산화막(12)을 개재하여 적층된 게이트 전극(14)과, 상기 게이트 전극(14)을 사이에 두고 서로 이격되어 기판(10)의 표면 아래로 형성된 소오스(16a) 및 드레인(16b)으로 구성된다. 소오스(16a)는 캐리어(전자 또는 정공)를 공급하고, 드레인(16b)은 소오스(16a)로부터 공급된 캐리어를 밖으로 끌어내며, 게이트 전극(14)은 소오스(16a)와 드레인(16b)을 전기적으로 연결시키는 채널을 형성하는 역할을 한다. 상기 게이트 전극(14)의 측벽에는 스페이서(18)가 형성되어 있다.
반도체 장치가 고집적화됨에 따라 게이트 전극의 길이가 줄어들게 되었고, 이에 따라 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. 상기 MOS 트랜지스터는 채널 영역에서의 전계 및 전위 분포가 게이트 전극에 가해지는 전압에 의해 조절되어야 한다. 그러나, 상기 MOS 트랜지스터의 채널 길이가 작아짐에 따라, 상기 채널 영역은 게이트 전극에 가해지는 전압 뿐만 아니라, 소오스 및 드레인 영역의 공핍층(depletion layer) 전하나 전계 및 전위분포의 영향을 크게 받게 된다.
도 2 및 도 3을 참조하여 소오스 및 드레인 영역의 공핍층이 만나면서 발생하는 펀치쓰루우 현상을 설명하고자 한다.
도 2는 드레인 전압(Vd)이 3V일 때의 드레인 공핍층을 나타내며, 도 3은 드레인 전압이 7V일 때의 드레인 공핍층을 나타낸다.
도 2 및 도 3으로부터 알 수 있듯이, 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지게 된다. 따라서, 게이트의 길이가 감소하면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치 쓰루우라고 불리는 현상인데, 펀치 쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다. 이러한 펀치 쓰루우 현상은 상기 MOS 트랜지스터의 채널 길이가 감소함에 따라 더욱 빈번히 발생하게 된다.
또한, 상기 MOS 트랜지스터의 드레인 영역에 일정 전압을 가하면, 상기 기판의 벌크 영역과 상기 드레인 영역간에 전계(field)가 형성된다. 그런데, 상기 드레인 영역이 고 농도의 불순물로 도핑되어 있을 경우에는, 상기 기판의 벌크 영역과 상기 드레인 영역간에 전계가 더욱 강하게 형성되어, 상기 드레인 영역으로부터 벌크 영역으로 누설 전류가 발생한다. 상기 누설 전류에 의해 전하의 소실이 일어날 경우, 전하를 보존할 필요가 있는 메모리 소자 등에서 치명적인 동작 불량을 일으키게 된다. 이러한 이유로, 상기 드레인 영역을 고 농도로 도핑하지 못한다. 상기 드레인 영역을 고 농도로 도핑하지 못함에 따라, 상기 드레인 영역에 접속되는 도전체와의 저항이 커진다. 또한, 상기 MOS 트랜지스터가 형성되는 수평 면적의 감소로 인해, 상기 도전체와 드레인 영역이 접속되는 면적이 감소되어 상기 접속면에서의 저항이 더욱 커지게 되었다. 따라서, 상기 MOS 트랜지스터를 구비하는 반도체 소자의 성능이 저하되는 문제점이 있다.
이러한 문제점을 개선하기 위해, 미 합중국 특허 제 5,981,345호에서는 Si또는 SiGe결정 박막을 성장하여 채널 영역으로 사용하고, 소오스 및 드레인 영역을 절연막으로 격리시키는 방법의 일 예가 개시되어 있다. 그러나, 상기 방법은 소오스 및 드레인용 전도성 박막에 도핑된 불순물을 채널 영역 방향으로 확산시켜 소오스 및 드레인을 형성하기 때문에, 상기 소오스 및 드레인이 형성되는 영역을 제어하기가 어렵다.
본 발명의 제1 목적은 쇼트 채널에 의한 동작 불량이 최소화되는 MOS트랜지스터를 제공하는데 있다.
본 발명의 제2 목적은 쇼트 채널에 의한 동작 불량이 최소화되는 MOS트랜지스터 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 쇼트 채널에 의한 동작 불량이 최소화되는 MOS트랜지스터를 포함하는 반도체 장치의 형성 방법을 제공하는데 있다.
도 1은 통상적인 MOS 트랜지스터의 단면도이다.
도 2 및 도 3은 소오스 및 드레인 영역과 웰 영역 간에 형성되는 공핍층을 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 트랜지스터의 단면도이다.
도 5a 내지 5l는 본 발명의 제1 실시예에 따른 트랜지스터를 포함하는 반도체 장치의 형성 방법을 설명하는 개략적인 단면도들이다.
도 6a 내지 6m은 본 발명의 제2 실시예에 따른 트랜지스터를 포함하는 반도체 장치의 형성 방법을 설명하는 개략적인 단면도들이다.
도 7a 내지 7k는 본 발명의 제3 실시예에 따른 트랜지스터를 포함하는 반도체 장치의 형성 방법을 설명하는 개략적인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 게이트 구조물
104 : 스페이서 106a : 소오스
106b : 드레인 108 : 실리콘 산화막 패턴
상기한 제1 목적을 달성하기 위하여 본 발명은, 제1 실리콘 막, 상기 제1 실리콘막 상에, 부분적으로 형성된 실리콘 게르마늄막, 상기 실리콘 게르마늄 상에 형성된 제2 실리콘막, 상기 제2 실리콘 막 상에 게이트 절연층을 개재하여 형성된 게이트 전극, 상기 게이트 전극의 일 측면부로부터 연장되는 제2 실리콘막 표면의 아래로 형성된 제1 농도의 불순물을 갖는 소오스 영역, 상기 소오스 영역과 대향하고, 상기 게이트 전극의 타측면부로부터 연장되는 제2 실리콘막 표면 아래로 형성된 제2 농도의 불순물을 갖는 드레인 영역, 상기 드레인 영역의 저면 아래에 해당되고, 상기 실리콘 게르마늄막의 측면과 접촉하는, 공핍층 형성 억제용 블로킹막 패턴을 구비하는 MOS 트랜지스터를 제공한다.
상기 제1 실리콘막은 실리콘 기판을 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 실리콘 게르마늄막, 실리콘막을 순차적으로 형성한다. 상기 실리콘막 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성한다. 상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성한다. 상기 질화막 스페이서들 사이에 노출되어 있는 드레인 영역을 포함하는 실리콘막을 선택적으로 식각하여 상기 실리콘 게르마늄막을 노출시킨다. 상기 실리콘 게르마늄막을 선택적으로 식각하여, 상기 실리콘 게르마늄이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성한다. 상기 홀의 내부에 실리콘 산화막을 형성하여, MOS 트랜지스터를 형성한다.
상기한 제3 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 실리콘 게르마늄막, 실리콘막을 순차적으로 형성한다. 상기 실리콘막 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성한다. 상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성한다. 상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성한다. 상기 게이트 구조물에서, 소오스 영역 및 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 셀프 얼라인 방식으로 식각하여, 제1 콘택홀을 형성한다. 상기 제1 콘택홀 저면에 노출되어 있는 실리콘막에서, 상기 드레인 영역을 포함하는 실리콘막을 선택적으로 식각하여, 상기 실리콘 게르마늄막을 노출하는 제2 콘택홀을 형성한다. 상기 노출된 실리콘 게르마늄막을 선택적으로 식각하여, 상기 실리콘 게르마늄막이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성한다. 상기 홀의 내부에 실리콘 산화막을 형성하는 단계를 수행하여 MOS 트랜지스터를 포함하는 반도체 장치를 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 다른 방법은, 실리콘 기판에 소자 분리 공정을 수행하여, 상기 실리콘 기판을 액티브 영역 및 필드 영역으로 구분한다. 상기 액티브 영역이 필드 영역에 비해 단차가 낮아지도록 가공한다. 상기 액티브 영역에 선택적으로 산화막을 형성한다. 상기 산화막의 소정 부위를 식각하여, 식각 부위의 저면에 액티브 영역에 해당되는 실리콘 기판을 노출한다. 상기 노출된실리콘 기판의 실리콘들을 시드로 하여 선택적으로 실리콘막을 결정 성장시켜, 상기 식각된 산화막 상부 전면에 실리콘막을 형성한다. 상기 산화막이 식각된 부위의 상부에 위치하는 실리콘막의 상부면에, 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성한다. 상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성한다. 상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성한다. 상기 게이트 전극 구조물에서, 소오스 영역 및 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 식각하여 셀프 얼라인 콘택홀을 형성하는 단계를 수행함으로서, MOS 트랜지스터를 포함하는 반도체 장치를 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 또다른 방법은, 실리콘 기판에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성한다. 상기 게이트 전극 구조물들을 마스크로하여 실리콘 기판 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성한다. 상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성한다. 상기 게이트 구조물에서, 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 셀프 얼라인 방식으로 식각하여, 제1 콘택홀을 형성한다. 상기 제1 콘택홀 저면에 노출되어 있는 실리콘 기판에서, 상기 드레인 영역에 해당하는 부위의 실리콘 기판을 선택하여, 상기 드레인 영역의 저면부까지 이방성 식각하여 제2 콘택홀을 형성한다. 상기 제2 콘택홀을 형성하기 위해 이방성으로 식각된 부위의 측면에만 상기 실리콘 기판과 식각 선택비를 갖는 물질로 스페이서를 형성한다. 상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성한다. 상기 제2 콘택홀 저면에 노출된 실리콘 기판을 선택적으로 식각하여, 상기 실리콘이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성한다. 상기 홀의 내부에 실리콘 산화막을 형성하여, MOS 트랜지스터를 포함하는 반도체 장치의 형성한다.
상기 MOS 트랜지스터는 드레인 영역의 하단부에 실리콘 산화막이 형성되어 있다. 즉, 상기 드레인 영역의 하단부가 상기 실리콘 산화막에 의해 블로킹되어 있다. 때문에, 상기 드레인 영역에 공핍층이 형성되지 않아서, 상기 공핍층의 확장에 따른 펀치-쓰루우와 같은 불량을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명의 일실시예에 따른 트랜지스터의 단면도이다.
제1 실리콘 막(100)이 구비된다. 상기 제1 실리콘막(100)은 실리콘 기판을 포함한다. 상기 제1 실리콘막(100)상에 부분적으로 실리콘 게르마늄막(101)이 구비된다. 상기 실리콘 게르마늄(101)상에 제2 실리콘막(102)이 구비된다. 상기 제2 실리콘막(100)상에는 게이트 구조물(103)이 구비된다. 상기 게이트 구조물(103)은 게이트 산화막 패턴(103a), 도전막 패턴 (103b)및 질화막 패턴(103c)이 적층되어 있다. 그리고, 상기 게이트 구조물(103)의 상단부로부터 하단부에 이르는 측벽에는 스페이서(104)가 구비된다. 상기 게이트 구조물(103)에서 상기 게이트 산화막 패턴(103a) 및 도전막 패턴(103b)이 게이트 전극의 역할을 한다. 상기 게이트 구조물(103)을 사이에 두고 서로 이격되어 상기 실리콘막(100)의 표면 아래로 제1 농도의 불순물이 도핑된 소오스(106a) 및 제2 불순물이 도핑된 드레인(106b)이 구비된다. 상기 드레인(106b)에 도핑된 불순물의 농도인 제2 농도는 상기 소오스(106a)에 도핑된 불순물의 농도인 제1 농도에 비해 높다. 상기 드레인 영역의 저면 아래에 해당되고, 상기 실리콘 게르마늄막의 측면과 접촉하는, 공핍층 형성 억제용 블로킹막 패턴(108)이 구비된다. 상기 블로킹막 패턴(108)은 실리콘 산화물로 형성된다. 상기 블로킹막 패턴(108)은 100 내지 500Å의 두께를 갖는다. 상기 블로킹막 패턴(108)은 상기 드레인(106b)에 가해지는 전압에 의해 상기 드레인(106b)의 저면과 및 제1 및 제2 실리콘막(100, 102, 이하, 웰 well) 사이에 공핍층이 형성되는 것을 방지한다.
상기 블로킹막 패턴(108) 및 드레인(106b)의 측면과 동시에 접촉하는 제1 패드 전극(110a)이 구비된다. 그리고, 상기 소오스(106a)의 상부면과 접촉하는 제2 패드 전극(110b)이 구비된다.
상기 구성을 갖는 MOS 트랜지스터는 상기 드레인(106b) 및 제1 패드 전극(110a)의 하단부와 웰이 상기 블로킹막 패턴(108)에 의해 블로킹되어 있다. 때문에, 상기 제1 패드 전극(110a)을 통해 상기 드레인(106b)에 소정의 전압을 가해 주더라도 상기 블로킹막 패턴(108)에 의해 상기 드레인(106b) 및 제1 패드전극(110a)의 하단부와 웰(100)간에는 공핍층이 형성되지 않는다. 다만, 채널 형성 방향으로 향해있는 상기 드레인(106b)의 일측면과 웰(100, 102)간에만 공핍층이 형성된다. 그런데, 상기 공핍층은 상기 드레인(106b)의 하단부로부터 웰(100)의 저면으로 향하는 방향으로 가장 넓게 형성되므로, 상기 드레인(106b) 및 제1 패드 전극(110a)의 하단부에 블로킹막 패턴(108)을 형성함으로서 상기 공핍층의 확장을 최소화할 수 있다. 상기 소오스에는 전압이 가해지지 않기 때문에 공핍층이 형성되는 영역이 상대적으로 작다. 그러므로, 상기 드레인(106b) 및 상기 드레인(106b)과 전기적으로 연결되는 제1 패드 전극(110a)의 하단부에만 블로킹막 패턴(108)이 형성되더라도, 상기 공핍층의 확장에 따른 펀치-쓰루우와 같은 불량을 최소화할 수 있다.
또한, 상기 구성을 갖는 MOS 트랜지스터는 드레인(106b)이 소오스(106a)에 비해 불순물의 농도가 높게 도핑되어 있다. 때문에, 상기 드레인(106b)과 접촉하는 패드 전극(110a)과의 저항이 감소되어, 상기 MOS 트랜지스터의 성능 향상을 기대할 수 있다.
제1 실시예
도 5a 내지 5l은 본 발명의 제1 실시예에 따라, 트랜지스터를 포함하는 반도체 장치의 형성하는 방법을 설명하는 개략적인 단면도들이다. 이하에서는, NMOS 트랜지스터를 형성하는 방법을 예를 들어 설명한다.
도 5a를 참조하면, 실리콘 기판(200)상에 실리콘 게르마늄막(202) 및 실리콘막(204)을 순차적으로 형성한다.
구체적으로, 상기 실리콘 기판(200)상에, 통상적인 결정 성장법(Epitaxial Growth)을 이용하여 실리콘 게르마늄막(202)을 형성한다. 상기 결정 성장법에 의해 형성되는 실리콘 게르마늄막(202)은 상기 실리콘 기판(200)에서의 실리콘 결정 구조와 동일한 결정 구조를 갖는다. 상기 실리콘 게르마늄막(202)은 약 100 내지 500Å의 두께로 형성된다.
이어서, 상기 실리콘 게르마늄막(202) 상에 결정 성장법을 이용하여 실리콘막(204)을 형성한다. 상기 결정 성장법은 하부막의 결정축(結晶軸)과 가지런하도록 막을 성장시켜가는 반도체 소자 제조법으로서, 상기 결정 성장법에 의해 형성되는 상기 실리콘막(204)은 실리콘 기판(200)에서의 실리콘 결정 구조와 동일한 결정구조를 갖는다. 상기 실리콘막(204)의 소정 영역에는, 후속 공정을 통해 MOS트랜지스터의 소오스 및 드레인이 형성된다. 때문에, 상기 실리콘막(204)은 형성하고자 하는 소오스 및 드레인의 깊이와 동일한 두께로 형성하여야 한다. 일반적으로, 상기 실리콘막은 약 200 내지 1000Å의 두께로 형성된다. 상기 실리콘막이 200Å 이하일 경우에는 이 후 공정에서의 소오스/ 드레인의 깊이가 너무 얕아서 구동 능력이 저하된다. 또한, 상기 실리콘막이 1000Å 이상일 경우에는 이 후 공정에서의 불순물이 주입되는 깊이가 너무 깊어짐에 따라, 상기 불순물이 확산되어 상기 소오스/ 드레인이 게이트 전극 저면까지 확장될 가능성이 있다.
이어서, 상기 실리콘 기판(200), 실리콘 게르마늄막(202) 및 실리콘막(204)이 순차적으로 형성되어 있는 결과물에 통상의 웰(well) 형성 공정, 예컨대 확산-웰 공정 또는 이온 주입 공정을 실시하여 NMOS 트랜지스터가 형성될 p-웰을 형성한다.
도 5b를 참조하면, 실리콘막(204) 상에 게이트 산화막 패턴(206a), 폴리실리콘막 패턴(206b) 및 질화막 패턴(206c)이 순차적으로 적층된 게이트 구조물(206)들을 형성한다.
구체적으로, 상기 실리콘막(204) 상에 통상의 소자 분리 공정을 수행하여 액티브 및 필드 영역을 구분한다. 이어서, 상기 실리콘막(204)상에 게이트 산화막을 약 50 내지 150Å의 두께로 형성한다. 상기 게이트 산화막 상에 n형 불순물이 도핑된 폴리실리콘을 약 1000∼1500Å의 두께로 증착하여 폴리실리콘막을 형성한다. 상기 폴리실리콘막은 상기 MOS트렌지스터의 게이트 전극의 역할을 한다. 그리고, 상기 게이트 전극의 저항을 감소시키기 위해, 도시하지는 않았지만 상기 폴리실리콘막 텅스텐(W), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)를 적층할 수 있다. 이어서, 상기 폴리실리콘막 상에 질화막을 형성한다.
상기 질화막 상에 상기 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 질화막, 폴리실리콘막 및 게이트 산화막의 소정 부위를 순차적으로 식각한다. 이어서, 상기 플라즈마 에싱, 황산 스트립과 같은 공정을 수행하여 포토레지스트 패턴을 제거한다.
도 5c를 참조하면, 상기 게이트 구조물들(206)을 마스크로하여 실리콘막 표면 아래로 n형 불순물을 주입하여, 소오스 영역 및 드레인 영역(210a, 210b)을 형성한다. 이 때, 상기 n형 불순물은 상기 실리콘막(204)의 저면부까지 주입한다.
도 5d를 참조하면, 상기 게이트 구조물들(206)이 형성되어 있는 결과물 전면에 질화막을 형성하고, 이어서, 상기 질화막을 이방성 식각하여 상기 게이트 구조물의 측벽에만 상기 질화막이 남도록 하여, 상기 게이트 구조물들(206)의 측벽에 질화막 스페이서(208)를 형성한다.
도 5e를 참조하면, 상기 게이트 구조물들(206)을 매몰하도록 절연막(212)을 형성한다. 상기 절연막(212)은 상기 게이트 구조물들(206) 사이의 좁은 부위를 모두 매몰할 수 있도록 갭 매립 특성이 양호한 산화물로 형성한다. 이어서, 상기 절연막(212)의 표면을 연마하여 상기 절연막(212)을 평탄화시킨다.
도 5f를 참조하면, 상기 게이트 구조물들(206) 사이의 소오스 영역(210a)을 오픈시키기 위한 제1 포토레지스트 패턴(214)을 형성한다. 상기 포토레지스트 패턴(214)을 식각 마스크로, 상기 게이트 구조물들(206)사이에 형성되어 있는 절연막(212a)을 식각하여, 상기 소오스 영역(210a)을 부분적으로 노출시키는 제1 콘택홀(216)을 형성한다. 이 때, 상기 제1 콘택홀(216)은 상기 게이트 구조물들(206) 사이에 형성된 절연막(212a)과 상기 질화막 스페이서(208)간의 식각 선택비를 이용하는 셀프 얼라인 방식으로 형성할 수 있다. 이어서, 상기 소오스 영역(210a)을 오픈시키기 위한 제1 포토레지스트 패턴(214)을 제거한다.
도 5g를 참조하면, 상기 게이트 구조물들(206) 사이의 드레인 영역(210b)을 오픈시키기 위한 제2 포토레지스트 패턴(218)을 형성한다. 상기 제2 포토레지스트패턴(218)은 상기 제1 콘택홀(216)의 내부를 모두 매몰하도록 형성된다. 이어서, 상기 제2 포토레지스트 패턴을 식각마스크로 상기 게이트 구조물들(206) 사이에 형성되어 있는 절연막(212b)을 식각하여, 상기 드레인 영역(210b)을 부분적으로 노출되는 제2 콘택홀(220)을 형성한다. 이 때, 상기 제2 콘택홀(220)은 상기 게이트 구조물들(206) 사이에 형성된 절연막(212b)과 상기 질화막 스페이서(208)간의 식각 선택비를 이용하는 셀프 얼라인 방식으로 형성할 수 있다.
이어서, 상기 제2 콘택홀(220) 저면에 노출되어 있는 드레인 영역(210c)으로 n형의 불순물을 더 주입한다. 상기 공정을 수행하면, 상기 드레인 영역(210c)에만 n형의 불순물을 추가적으로 더 주입하기 때문에, 상기 드레인 영역(210c)은 상기 소오스 영역(210a)에 비해 고농도의 불순물이 도핑된다. 상기 불순물 이온은 1KeV 내지 50KeV의 에너지로 주입할 수 있다. 상기 불순물 이온의 주입 에너지는 상기 기판의 손상을 최소화하면서 상기 드레인 영역(210c)을 상기 소오스 영역(210a)에 비해 고농도로 불순물을 도핑할 수 있는 에너지이다.
이어서, 상기 드레인 영역(210c)을 오픈시키기 위한 제1 포토레지스트 패턴(214)을 제거한다.
도 5h를 참조하면, 상기 질화막 스페이서(208)들 사이에 노출되어 있는 드레인 영역(210d)을 포함하는 실리콘막(204)을 선택적으로 식각하여 하부의 실리콘 게르마늄막(202)을 노출하는 제3 콘택홀(222)을 형성한다.
도 5i를 참조하면, 상기 제3 콘택홀(222) 저부에 노출되어 있는 실리콘 게르마늄막(202)을 선택적으로 식각하여, 실리콘 게르마늄막(202)이 노출된 부위로부터수평 및 수직 방향으로 확장되는 홀(224)을 형성한다. 따라서, 상기 홀(224)의 상부면에는 상기 드레인 영역(210d)의 저부가 위치한다. 상기 식각 공정은 상기 실리콘 게르마늄(202)과 실리콘(200) 간의 식각 선택비가 큰 조건으로 수행한다. 바람직하게는 상기 식각 공정은 상기 실리콘 게르마늄막(202)이 식각되는 속도가 상기 실리콘 기판(200)이 식각되는 속도보다 5배 이상 빠른 조건하에서 수행한다. 상기 식각 공정은 습식 식각 또는 건식 식각 공정에 의해 수행할 수 있다.
이 때, 상기 홀(224)은 수평 방향으로 상기 드레인 영역(210d)과 인접하는 게이트 구조물(206)의 일 단부 부근까지 확장되는 것이 바람직하다. 상기 홀(224)의 내부에는 후속 공정에 의해 공핍층의 확장을 방지하기 위한 실리콘 산화막이 형성된다. 때문에, 상기 홀(224)이 상기 게이트 전극의 하단, 즉 채널 영역의 아래까지 확장되면 상기 홀(224) 내에 형성되는 실리콘 산화막에 의해 상기 게이트 전극에 전압을 가하더라도 채널이 형성되기가 어렵다. 또한, 상기 홀(224)이 상기 드레인 영역(210c)의 하단부의 일부만을 커버하도록 확장되면, 상기 홀(224)내에 형성되는 실리콘 산화막에 의해 상기 드레인 영역(210c)과 p-웰 간에 공핍층이 확장되는 것을 방지하기가 어렵다.
도 5j를 참조하면, 상기 홀(224)의 내부에 실리콘 산화막(226)을 형성한다. 상기 실리콘 산화막(226)은 일반적인 열 산화법에 의해 형성할 수 있다. 이 때, 상기 열 산화법에 의해 형성되는 실리콘 산화막(226)은 상기 홀(224) 내부에만 형성되지 않고 상기 드레인 영역(224c)의 측면부까지 형성될 수 있다. 때문에, 상기 실리콘 산화막(226)을 저부에 남기면서, 상기 실리콘 산화막(226)을 이방성 식각하여, 제4 콘택홀(228)을 형성한다. 상기 제4 콘택홀(228)은 측면에 질화막 스페이서(208) 및 드레인 영역(210c)의 일 측면을 노출시키고, 저부에는 실리콘 산화막(226)을 노출시킨다. 상기 과정에 의해 상기 드레인 영역(201c)의 저면부 아래에는 실리콘 산화막(226)이 형성된다.
도 5k를 참조하면, 상기 제1 콘택홀(216) 및 제4 콘택홀(228)의 내부에 도전 물질을 채워 넣어, 상기 소오스 영역(210a) 및 드레인 영역(210c)과 접촉하는 패드 전극(230)을 형성한다. 상기 패드 전극(230)은 상기 소오스 영역(210a)의 상부면 및 드레인 영역(210c)의 측면과 각각 접촉한다. 이 때, 상기 드레인 영역(210c)은 불순물이 고농도로 도핑되어 있기 때문에, 상기 드레인 영역(210c)과 패드 전극(230)간의 접촉 저항이 감소되는 효과가 있다.
도 5l를 참조하면, 이 후에 통상적인 방법으로 비트라인(232) 및 커패시터(234)를 형성하여 반도체 장치를 완성한다.
제2 실시예
도 6a 내지 6m은 본 발명의 제2 실시예에 따라, 트랜지스터를 포함하는 반도체 장치의 형성하는 방법을 설명하는 개략적인 단면도들이다. 이하에서는, NMOS 트랜지스터를 형성하는 방법을 예를 들어 설명한다.
도 6a를 참조하면, 실리콘 기판(300)에 소자 분리 공정을 수행하여, 액티브 영역(300a) 및 필드 영역(300b)을 구분한다. 이 때, 상기 액티브 영역(300a)은 상기 필드 영역(300b)에 비해 낮아지도록 공정을 수행한다. 상기 소자 분리 공정은일반적으로 트랜치 소자 분리 공정 또는 LOCOS공정 등을 포함한다. 본 실시예에서는 트랜치 소자 분리 공정에 의하여 액티브 영역(300a) 및 필드 영역(300b)을 구분하는 방법으로 설명한다.
구체적으로, 실리콘 기판(300)에서 필드 영역(300b)에 해당되는 부위를 식각하여 트랜치를 형성한다. 이어서, 상기 트랜치 내를 채우도록 실리콘 산화막을 형성한다. 상기 실리콘 산화막을 화학 기계적으로 연마하여, 상기 트랜치의 내부에만 절연막이 매몰되어 있고, 나머지 영역에는 실리콘 기판이 노출되도록 한다. 이어서, 상기 노출된 실리콘 기판을 선택적으로 300 내지 1500Å 정도의 두께만큼 식각한다. 상기 식각 공정은 600 내지 800℃의 온도하에서, HCl 가스 또는 Cl2및 H2의 혼합 가스를 식각 가스로 사용하여 수행한다.
또 다른 방법으로는, 실리콘 기판(300)에서 필드 영역(300b)에 해당되는 부위를 식각하여 트랜치를 형성한다. 이어서, 상기 트랜치 내를 채우도록 실리콘 산화막을 형성한다. 상기 실리콘 산화막이 연마되는 속도에 비해 상기 실리콘 기판이 연마되는 속도가 빠르도록 공정 조건을 조절하여 화학 기계적 연마 공정을 수행한다. 상기 공정 조건은 선택비를 갖는 슬러리 및 연마 시간 등을 조절하여 맞출 수 있다. 상기 연마 공정은 상기 노출되는 실리콘 기판이 상기 트랜치 내에 채워지는 실리콘 산화막에 비해 낮아지고, 이 때 상기 실리콘 기판과 실리콘 산화막의 단차는 300 내지 1500Å 정도가 되도록 수행한다.
도 6b를 참조하면, 상기 액티브 영역에 선택적으로 실리콘 산화막(302)을 형성한다. 상기 실리콘 산화막(302)은 일반적인 열산화 공정 또는 CVD 공정 등을 수행하여 형성할 수 있다. 상기 실리콘 산화막(302)은 상기 액티브 영역(300a)과 필드 영역(300b)의 단차의 약 30 내지 70%의 높이로 형성한다. 따라서, 상기 실리콘 산화막(302)을 형성한 이 후에도 상기 필드 영역(300b)이 액티브 영역(300a)에 비해 높게 형성되어 있다.
도 6c를 참조하면, 상기 실리콘 산화막(302)의 소정 부위를 식각하여, 상기 식각 부위의 저면에 실리콘 기판(300)을 노출시킨다. 이 때, 상기 실리콘 산화막(302)이 식각되는 부위는 후속 공정을 통해 완성되는 MOS트랜지스터에서 채널 영역에 해당되는 부위의 하단이 되도록 한다. 그리고, 상기 식각 되는 부위의 너비는 상기 채널 영역(즉, 게이트 전극의 길이)의 너비의 80% 내지 120%가 되도록 한다.
구체적으로, 상기 실리콘 산화막(302)에서 후속 공정을 통해 완성되는 MOS트랜지스터에서 채널 영역의 상부에 해당되는 부위를 오픈하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트에서 오픈되는 영역의 너비는 상기 채널 영역의 너비의 80% 내지 120%가 되도록 한다. 이어서, 상기 오픈 영역의 저부에 노출되어 있는 실리콘 산화막(302)을 식각하여 실리콘 기판을 노출시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다.
도 6d를 참조하면, 상기 노출된 실리콘 기판(300)을 시드(seed)로 하고, 선택적으로 결정 성장 공정을 진행하여 실리콘막(304)을 형성한다. 이하에서는, 상기 실리콘 산화막(302)에서 상기 실리콘 기판(300)이 노출된 부위를 시드 오픈영역(303)이라 하여 설명한다. 상기 결정 성장 공정을 수행하면, 상기 시드 오픈 영역(303)의 측면으로 계속하여 결정 성장이 이루어진다. 상기 공정에 의해, 상기 필드 영역(300b)의 상부면까지 상기 실리콘막(304)이 형성되도록 한다. 상기 결정 성장 공정에 의해 형성되는 실리콘막(304)은 상기 실리콘 기판(300)에서의 실리콘 결정 구조와 동일한 결정 구조를 갖는다. 그러나, 도시된 바와 같이, 시드 오픈 영역(303)들에서 각각 결정 성장에 의해 형성된 막이 만나는 소정 영역에서는 상기 실리콘 결정 구조들이 실리콘 결정 구조와 동일한 결정 구조를 갖지 못하고 불균일(dislocation) 하다. 상기 실리콘 결정 구조가 불균일한 영역을 이하에서는 결함이 있는 결정(defective Epitaxial)영역(304a)이라 하여 설명한다.
상기 시드 오픈 영역(303)은 후속 공정을 통해 완성되는 MOS트랜지스터에서 채널 영역의 상부에 위치한다. 때문에, 상기 결함이 있는 결정 영역(304a)은 후속 공정을 통해 완성되는 MOS트랜지스터에서 소오스 또는 드레인 영역에 해당된다.
이어서, 상기 필드 영역(300b)의 트랜치 내에 채워져 있는 실리콘 산화막의 전면이 표면에 노출되도록 상기 실리콘막(304)을 연마하여 평탄화된 실리콘막(304)을 형성한다.
도 6e를 참조하면, 상기 평탄화된 실리콘막(304) 및 필드 영역(300b) 상에 게이트 산화막 패턴(306a), 폴리실리콘막 패턴(306b) 및 질화막 패턴(306c)이 순차적으로 적층된 게이트 구조물(306)들을 형성한다. 이 때, 상기 게이트 구조물(306)들 사이의 드레인 영역에 상기 결함이 있는 결정 영역이 위치하도록 형성한다.
구체적으로, 상기 평탄화된 실리콘막(304) 및 필드 영역(300b) 상에 게이트산화막을 약 50 내지 150Å의 두께로 형성한다. 이어서, 상기 게이트 산화막 상에 n형 불순물이 도핑된 폴리실리콘을 약 1000∼1500Å의 두께로 증착하여 폴리실리콘막(43)을 형성한다. 상기 폴리실리콘막은 상기 MOS트렌지스터의 게이트 전극의 역할을 한다. 그리고, 상기 게이트 전극의 저항을 감소시키기 위해, 도시하지는 않았지만 상기 폴리실리콘막 상에 텅스텐(W), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드막을 적층할 수 있다. 이어서, 상기 폴리실리콘막 상에 질화막을 형성한다.
상기 질화막상에 상기 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 질화막, 폴리실리콘막 및 게이트 산화막의 소정 부위를 순차적으로 식각한다. 이 때, 상기 포토레지스트 패턴은 상기 결함이 있는 결정 영역의 상부에 위치하는 상기 질화막, 폴리실리콘막 및 게이트 산화막이 식각되도록 형성한다. 이어서, 상기 플라즈마 에싱, 황산 스트립과 같은 공정을 수행하여 포토레지스트 패턴을 제거한다.
도 6f를 참조하면, 상기 게이트 구조물(306)들을 마스크로하여 실리콘막(304) 표면 아래로 n형 불순물을 주입하여, 소오스 영역(308a) 및 드레인 영역(308b)을 형성한다. 이 때, 상기 n형 불순물은 상기 실리콘막(304)의 저면부까지 주입한다.
도 6g를 참조하면, 상기 게이트 구조물(306)이 형성되어 있는 결과물 전면에 질화막을 형성하고, 이어서, 상기 질화막을 이방성 식각하여 상기 게이트 구조물(306)의 측벽에만 상기 질화막이 남도록 하여, 상기 게이트 구조물(306)의측벽에 질화막 스페이서(310)를 형성한다.
도 6h를 참조하면, 상기 게이트 구조물(306)들을 매몰하도록 절연막(312)을 형성한다. 상기 절연막(312)은 상기 게이트 구조물 사이의 좁은 부위를 모두 매몰할 수 있도록 갭 매립 특성이 양호한 산화막으로 형성한다. 이어서, 상기 절연막(312)의 표면을 연마하여 상기 절연막(312)을 평탄화시킨다.
도 6i를 참조하면, 상기 게이트 구조물들(306) 사이의 소오스 영역을 오픈시키기 위한 제1 포토레지스트 패턴(314)을 형성한다. 상기 제1 포토레지스트 패턴(314)을 식각마스크로, 상기 게이트 구조물(306)들 사이에 형성되어 있는 절연막(312)을 식각하여, 상기 소오스 영역(308a)을 부분적으로 노출되는 제1 콘택홀(316)을 형성한다. 이 때, 상기 제1 콘택홀(316)은 상기 게이트 구조물(306)들 사이에 형성된 절연막(312)과 상기 질화막 스페이서(310) 간의 식각 선택비를 이용하는 셀프 얼라인 방식으로 형성할 수 있다. 이어서, 상기 제1 포토레지스트를 제거한다.
도 6j를 참조하면, 상기 게이트 구조물(306)들 사이의 드레인 영역(308c)을 오픈시키기 위한 제2 포토레지스트 패턴(318)을 형성한다. 상기 드레인 영역(308c)은 상기 실리콘막(304)에서 상기 결함이 있는 결정 영역(304a)을 포함한다. 상기 제2 포토레지스트 패턴(318)은 상기 제1 콘택홀(316)의 내부를 모두 매몰하도록 형성된다. 이어서, 상기 제2 포토레지스트 패턴(318)을 식각마스크로 상기 게이트 구조물(306)들 사이에 형성되어 있는 절연막(312)을 식각하여, 상기 드레인 영역(308c)을 부분적으로 노출되는 제2 콘택홀(320)을 형성한다. 이 때, 상기 제2콘택홀(320)은 상기 게이트 구조물(306)들 사이에 형성된 절연막(312)과 상기 질화막 스페이서(310) 간의 식각 선택비를 이용하는 셀프 얼라인 방식으로 형성할 수 있다.
이어서, 상기 제2 콘택홀(320) 저면에 노출되어 있는 드레인 영역(308c)으로 n형의 불순물을 더 주입한다. 상기 드레인 영역(308c)에만 n 형의 불순물을 추가적으로 더 주입하기 때문에, 상기 드레인 영역(308c)은 상기 소오스 영역(308a)에 비해 고농도의 불순물이 도핑된다. 상기 불순물 이온은 1KeV 내지 50KeV의 에너지로 주입할 수 있다. 상기 불순물 이온의 주입 에너지는 상기 기판의 손상을 최소화하면서 상기 드레인 영역(308c)을 상기 소오스 영역(308a)에 비해 고농도로 불순물을 도핑할 수 있는 에너지이다.
도 6k을 참조하면, 상기 질화막 스페이서(310)들 사이에 노출되어 있는 드레인 영역(308d)을 포함하는 실리콘막(304a)을 선택적으로 식각하여 하부의 실리콘막(305)을 노출하는 제3 콘택홀(322)을 형성한다. 상기 식각 공정을 수행하면, 상기 실리콘막(305)의 상기 결함이 있는 결정 영역이 제거된다. 따라서, 하부의 실리콘 기판과 동일한 결정 구조를 갖는 실리콘막(304a) 만이 남는다.
도 6l을 참조하면, 상기 제1 콘택홀(316) 및 제3 콘택홀(322)의 내부에 도전 물질을 채워 넣어, 상기 소오스 영역(308a) 및 드레인 영역(308d)과 접촉하는 패드 전극(330)을 형성한다. 상기 패드 전극(324)은 상기 소오스 영역(308a)의 상부면 및 드레인 영역(308d)의 측면과 각각 접촉한다. 그리고, 상기 드레인 영역(308d)과 접촉하는 패드 전극(324)의 저부는 상기 실리콘막(304a)과 접촉한다.
도 6m을 참조하면, 이 후에 통상적인 방법으로 비트라인(332) 및 커패시터(334)를 형성하여 반도체 장치를 완성한다.
제3 실시예
도 7a 내지 7k는 본 발명의 제3 실시예에 따라, 트랜지스터를 포함하는 반도체 장치의 형성하는 방법을 설명하는 개략적인 단면도들이다. 이하에서는, NMOS 트랜지스터를 형성하는 방법을 예를 들어 설명한다.
도 7a를 참조하면, 실리콘 기판(400)에 소자 분리 공정을 수행하여, 액티브 영역(400a) 및 필드 영역(400b)을 구분한다. 이어서, 상기 액티브 영역(400a) 및 필드 영역(400b) 상에 게이트 산화막 패턴(402a), 폴리실리콘막 패턴(402b) 및 질화막 패턴(402c)이 순차적으로 적층된 게이트 구조물(402)들을 형성한다.
상기 게이트 구조물(402)들을 형성하는 공정은 구체적으로, 상기 평탄화된 실리콘막 및 필드 영역 상에 게이트 산화막을 약 50 내지 150Å의 두께로 형성한다. 이어서, 상기 게이트 산화막 상에 n형 불순물이 도핑된 폴리실리콘을 약 1000∼1500Å의 두께로 증착하여 폴리실리콘막을 형성한다. 상기 폴리실리콘막은 상기 MOS트렌지스터의 게이트 전극의 역할을 한다. 그리고, 상기 게이트 전극의 저항을 감소시키기 위해, 도시하지는 않았지만 상기 폴리실리콘막 상에 텅스텐(W), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드막을 적층할 수 있다. 이어서, 상기 폴리실리콘막 상에 질화막을 형성한다.
상기 질화막상에 상기 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 질화막, 폴리실리콘막 및 게이트 산화막의 소정 부위를 순차적으로 식각한다. 이어서, 상기 플라즈마 에싱, 황산 스트립과 같은 공정을 수행하여 포토레지스트 패턴을 제거한다.
도 7b를 참조하면, 상기 게이트 구조물(402)들을 마스크로하여 실리콘 기판( 400)표면 아래로 n형 불순물을 주입하여, 소오스 영역(404a) 및 드레인 영역(404b)을 형성한다.
이어서, 상기 게이트 구조물(402)이 형성되어 있는 결과물 전면에 질화막을 형성한다. 상기 질화막을 이방성 식각하여, 상기 게이트 구조물(402)의 측벽에만 상기 질화막이 남도록 하여, 상기 게이트 구조물(402)의 측벽에 질화막 스페이서(406)를 형성한다.
도 7c를 참조하면, 상기 게이트 구조물(402)들을 매몰하도록 절연막(408)을 형성한다. 상기 절연막(408)은 상기 게이트 구조물(402)사이의 좁은 부위를 모두 매몰할 수 있도록 갭 매립 특성이 양호한 산화막으로 형성한다. 이어서, 상기 절연막(408)의 표면을 연마하여 상기 절연막(408)을 평탄화시킨다.
도 7d를 참조하면, 상기 게이트 구조물(402)들 사이의 드레인 영역(404c)을 오픈시키기 위한 제1 포토레지스트 패턴(410)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 식각마스크로 상기 게이트 구조물(402)들 사이에 형성되어 있는 절연막(408)을 식각하여, 상기 드레인 영역(404c)을 부분적으로 노출되는 제1 콘택홀(412)을 형성한다. 이 때, 상기 제1 콘택홀(412)은 상기 게이트 구조물(402)들 사이에 형성된 절연막(408)과 상기 질화막 스페이서(406) 간의 식각 선택비를 이용하는 셀프 얼라인 방식으로 형성할 수 있다.
이어서, 상기 제1 콘택홀(412) 저면에 노출되어 있는 드레인 영역(404c)으로 n형의 불순물을 더 주입한다. 상기 드레인 영역(404c)에만 n형의 불순물을 추가적으로 더 주입하기 때문에, 상기 드레인 영역(404c)은 상기 소오스 영역(404a)에 비해 고농도의 불순물이 도핑된다. 상기 불순물 이온은 1KeV 내지 50KeV의 에너지로 주입할 수 있다. 상기 불순물 이온의 주입 에너지는 상기 실리콘 기판의 손상을 최소화하면서 상기 드레인 영역(404c)을 상기 소오스 영역(404a)에 비해 고농도로 불순물을 도핑할 수 있는 에너지이다.
도 7e를 참조하면, 상기 질화막 스페이서(406)들 사이에 노출되어 있는 드레인 영역(404c)을 포함하는 실리콘 기판을 상기 드레인 영역(404d)의 저면부까지 선택적으로 더 식각하여 제2 콘택홀(416)을 형성한다. 상기 제2 콘택홀(416)의 측면에는 질화막 스페이서(406) 및 드레인 영역(404d)의 일측면이 각각 노출되어 있다.
도 7f를 참조하면, 상기 제2 콘택홀(416)의 측면에 상기 실리콘 기판(400)과 선택비를 갖는 물질로서 스페이서(418)를 형성한다. 상기 스페이서(418)를 형성하는 물질은 실리콘 산화물 또는 실리콘 산 질화물을 포함한다.
구체적으로, 상기 제2 콘택홀(416)을 포함하는 기판 전면에 실리콘 산화막을 약 50 내지 500Å의 두께로 균일하게 형성한다. 이어서, 상기 실리콘 산화막을 이방성 식각하여 상기 제2 콘택홀(416)측면에 실리콘 산화막 스페이서(418)를 형성한다. 이 때, 상기 실리콘 산화막 스페이서(418)는 적어도 상기 드레인 영역(404d)의 측면 부위가 외부에 노출되지 않도록 커버하여야 한다.
도 7g를 참조하면, 상기 제2 콘택홀(416) 저부에 노출되어 있는 실리콘 기판(400)을 선택적으로 식각하여, 실리콘 기판(400)이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀(420)을 형성한다. 따라서, 상기 홀(420)의 상부에는 상기 드레인 영역(404d)의 저부가 위치한다. 상기 식각 공정은 상기 실리콘 기판(400)과 실리콘 산화막 스페이서(418)간의 식각 선택비가 큰 조건으로 수행한다. 상기 식각 공정은 예컨대, 600 내지 800℃의 온도하에서, HCl 가스 또는 Cl2및 H2의 혼합 가스를 식각 가스로 사용하여 수행할 수 있다.
이 때, 상기 홀(420)은 수평 방향으로 상기 드레인 영역(404d)과 인접하는 게이트 구조물(402)의 일 단부 부근까지 확장되는 것이 바람직하다. 상기 홀(420)의 내부에는 후속 공정에 의해 공핍층의 확장을 방지하기 위한 실리콘 산화막이 형성된다. 때문에, 상기 홀(420)이 상기 게이트 전극의 하단 즉 채널 영역의 아래까지 확장되면 상기 홀(420) 내에 형성되는 실리콘 산화막의 영향으로 상기 게이트 전극에 전압을 가하더라도 채널 영역이 형성되기가 어렵다. 또한, 상기 홀(420)이 상기 드레인 영역(404d)의 하단부의 일부만을 커버하도록 확장되면, 상기 홀 내에 형성되는 실리콘 산화막에 의해 상기 드레인 영역(404d)과 p-웰 간에 공핍층이 확장되는 것을 방지하기가 어렵다.
도 7h를 참조하면, 상기 홀(420)의 내부에 실리콘 산화막(424)을 형성한다.상기 실리콘 산화막(424)은 일반적인 열 산화법에 의해 형성할 수 있다. 이 때, 상기 제2 콘택홀(416)의 측면 즉, 상기 드레인 영역(404d)의 측면에 형성되어 있는 실리콘 산화막 스페이서(418)는 상기 드레인 영역(404d)의 산화를 방지하는 역할을 한다. 이어서, 상기 게이트 구조물(402)들 사이 공간을 매몰하도록 CVD 방식에 의해 실리콘 산화막(425)을 형성한다.
도 7i를 참조하면, 상기 게이트 구조물(402)들 사이의 소오스 및 드레인 영역(404a, 404d)을 오픈시키기 위한 포토레지스트 패턴(426)을 형성한다. 상기 포토레지스트 패턴(426)을 식각 마스크로 사용하고, 상기 게이트 구조물(402)들 사이에 형성되어 있는 절연막(408, 425)을 식각하여, 상기 소오스 영역(404a)의 상부면 및 드레인 영역(404d)의 일측면을 노출하는 제3 콘택홀(428)을 형성한다. 이 때, 식각 공정은 게이트 구조물(402)들 사이에 형성된 절연막(408, 425)과 상기 질화막 스페이서(406) 간의 식각 선택비가 큰 조건하에서 수행하여 셀프 얼라인 방식으로 형성할 수 있다. 또한, 상기 식각 공정은 상기 절연막(408, 425)과 실리콘 기판(400)간의 식각 선택비가 큰 조건하에서 수행하여, 상기 제2 콘택홀(416)의 하단부 및 상기 홀(420) 내의 실리콘 산화막(424)이 일부 제거되는 동안에 상기 소오스 영역(404a)이 위치하는 실리콘 기판(100) 부위가 거의 식각되지 않도록 한다.
도 7j를 참조하면, 상기 제3 콘택홀(428)의 내부에 도전 물질을 채워 넣어, 상기 소오스 영역(404a) 및 드레인 영역(404b)과 접촉하는 패드 전극(430)을 형성한다. 상기 패드 전극(430)은 상기 소오스 영역(404a)의 상부면 및 드레인 영역(404b)의 측면과 각각 접촉한다.
도 7k를 참조하면, 이 후에 통상적인 방법으로 비트라인(432) 및 커패시터(434)를 형성하여 반도체 장치를 완성한다.
상술한 공정을 수행하여 형성되는 반도체 장치에서, MOS 트랜지스터는 드레인 영역의 하단부에 실리콘 산화막이 형성되어 있다. 즉, 상기 드레인 영역의 하단부와 p-웰이 상기 실리콘 산화막에 의해 블로킹되어 있다. 때문에, 상기 드레인 영역에 소정의 전압을 가해 주더라도 상기 실리콘 산화막에 의해 상기 드레인 영역의 하단부와 p-웰 간에는 공핍층이 형성되지 않는다. 다만, 상기 드레인 영역의 측면과 p-웰 간에만 공핍층이 형성된다. 그런데, 상기 공핍층은 상기 드레인 영역의 하단부로부터 p-웰의 저면으로 향하는 방향으로 가장 넓게 형성되므로, 상기 드레인 영역의 하단부에 실리콘 산화막을 형성함으로서 상기 공핍층의 확장을 최소화할 수 있다. 상기 소오스 영역에는 전압이 가해지지 않기 때문에 공핍층이 형성되는 영역이 상대적으로 작다. 그러므로, 상기 드레인 영역의 하단부에만 실리콘 산화막이 형성하더라도, 상기 공핍층의 확장에 따른 펀치-쓰루우와 같은 불량을 최소화할 수 있다.
또한, 상술한 공정을 수행하여 형성되는 MOS 트랜지스터는 드레인 영역이 소오스 영역에 비해 불순물의 농도가 높게 도핑되어 있다. 때문에, 상기 드레인 영역과 접촉하는 패드 전극과의 저항이 감소되어, 상기 MOS 트랜지스터의 성능 향상을 기대할 수 있다.
상술한 바와 같이 본 발명에 의하면, MOS 트랜지스터에서 드레인 영역에서의공핍층 확장에 따른 펀치-쓰루우와 같은 불량을 최소화할 수 있다. 또한, 상기 드레인 영역과 접촉하는 패드 전극과의 저항이 감소되어, 상기 MOS 트랜지스터의 성능 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (38)

  1. 제1 실리콘 막;
    상기 제1 실리콘막 상에, 부분적으로 형성된 실리콘 게르마늄막;
    상기 실리콘 게르마늄 상에 형성된 제2 실리콘막;
    상기 제2 실리콘 막 상에 게이트 절연층을 개재하여 형성된 게이트 전극;
    상기 게이트 전극의 일 측면부로부터 연장되는 제2 실리콘막 표면의 아래로 형성된 제1 농도의 불순물을 갖는 소오스 영역;
    상기 소오스 영역과 대향하고, 상기 게이트 전극의 타측면부로부터 연장되는 제2 실리콘막 표면 아래로 형성된 제2 농도의 불순물을 갖는 드레인 영역;
    상기 드레인 영역의 저면 아래에 해당되고, 상기 실리콘 게르마늄막의 측면과 접촉하는, 공핍층 형성 억제용 블로킹막 패턴을 구비하는 것을 특징으로 하는 MOS 트랜지스터.
  2. 제1항에 있어서, 상기 블로킹막 패턴은 실리콘 산화물로 형성된 것을 특징으로 하는 MOS 트랜지스터.
  3. 제1항에 있어서, 상기 제2 농도는 제1 농도보다 높은 것을 특징으로 하는 MOS 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극의 상단부로부터 하단부에 이르는 측벽에 스페이서가 형성된 것을 특징으로 하는 MOS 트랜지스터.
  5. 제1항에 있어서, 상기 블로킹막 패턴 및 드레인 영역의 측면과 접촉하는 패드 전극을 더 구비하는 것을 특징으로 하는 MOS 트랜지스터.
  6. 제1항에 있어서, 상기 제1 실리콘막은 실리콘 기판을 포함하는 것을 특징으로 하는 MOS 트랜지스터.
  7. i)실리콘 기판 상에 실리콘 게르마늄막, 실리콘막을 순차적으로 형성하는 단계;
    ii)상기 실리콘막 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성하는 단계;
    iii)상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계;
    iv)상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성하는 단계;
    v)상기 질화막 스페이서들 사이에 노출되어 있는 드레인 영역을 포함하는 실리콘막을 선택적으로 식각하여 상기 실리콘 게르마늄막을 노출시키는 단계;
    vi)상기 노출된 실리콘 게르마늄막을 선택적으로 식각하여, 상기 실리콘 게르마늄막이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성하는 단계; 및
    vii)상기 홀의 내부에 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  8. 제7항에 있어서, 상기 iv)단계를 수행한 이 후에, 상기 드레인 영역에만 선택적으로 불순물을 더 주입하는 단계를 더 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  9. 제8항에 있어서, 상기 불순물 이온 주입은 1KeV 내지 50KeV의 에너지로 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  10. 제7항에 있어서, 상기 i)단계의 실리콘 게르마늄막 및 실리콘막은 결정 성장법에 의해 형성하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  11. 제7항에 있어서, 상기 i)단계의 실리콘 게르마늄막은 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  12. 제7항에 있어서, 상기 i)단계의 실리콘막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  13. 제7항에 있어서, 상기 vi)단계의 식각 공정은 상기 실리콘 게르마늄막의 식각 속도가 상기 실리콘막의 식각 속도에 비해 5배 이상 빠르도록 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  14. 제7항에 있어서, 상기 vi)단계의 식각 공정은 습식 식각법 또는 건식 식각법에 의해 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  15. 제7항에 있어서, 상기 vi)단계에서 상기 홀은 드레인 영역과 인접하는 게이트 전극 구조물의 일단부 부근까지 확장하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  16. 제7항에 있어서, iv) 단계 및 v) 단계 사이에,
    상기 질화막 스페이서를 포함하는 게이트 구조물들을 매몰하는 절연막을 형성하는 단계;
    상기 소오스 영역의 상부면이 부분적으로 노출되도록 상기 소오스 영역의 상부에 형성되어 있는 절연막을 선택적으로 식각하는 단계;
    상기 드레인 영역의 상부면이 부분적으로 노출되도록 상기 드레인 영역의 상부에 형성되어 있는 절연막을 식각하는 단계; 및
    상기 노출된 드레인 영역의 상부면 아래로 불순물 이온을 주입하는 단계를 더 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  17. 제7항에 있어서, vii) 단계를 수행한 이 후에,
    상기 홀의 내부에 형성되어 있는 실리콘 산화막을 부분적으로 이방성 식각하여 드레인 영역의 일부를 노출시키는 단계; 및
    상기 게이트 전극 구조물들 사이의 공간을 채우도록 도전물질을 증착하여, 소오스 영역 및 드레인 영역과 접촉하는 패드 전극을 형성하는 단계를 더 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  18. i)실리콘 기판 상에 실리콘 게르마늄막, 실리콘막을 순차적으로 형성하는 단계;
    ii)상기 실리콘막 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성하는 단계;
    iii)상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계;
    iv)상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성하는 단계;
    v)상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성하는 단계;
    vi)상기 게이트 구조물에서, 소오스 영역 및 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 셀프 얼라인 방식으로 식각하여, 제1 콘택홀을 형성하는 단계;
    vii)상기 제1 콘택홀 저면에 노출되어 있는 실리콘막에서, 상기 드레인 영역을 포함하는 실리콘막을 선택적으로 식각하여, 상기 실리콘 게르마늄막을 노출하는 제2 콘택홀을 형성하는 단계;
    viii) 상기 노출된 실리콘 게르마늄막을 선택적으로 식각하여, 상기 실리콘 게르마늄막이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성하는 단계;
    ix)상기 홀의 내부에 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  19. 제18항에 있어서, 상기 vi)단계를 수행하는 도중에, 상기 드레인 영역에만 선택적으로 불순물을 더 주입하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  20. 제19항에 있어서, 상기 vi)단계는,
    상기 소오스 영역의 상부면이 부분적으로 노출되도록 상기 소오스 영역의 상부에 형성되어 있는 절연막을 식각하는 단계;
    상기 드레인 영역의 상부면이 부분적으로 노출되도록 상기 드레인 영역의 상부에 형성되어 있는 절연막을 식각하는 단계;
    상기 노출된 드레인 영역에만 선택적으로 불순물을 더 주입하는 것을 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  21. 제17항에 있어서, 상기 i)단계의 실리콘 게르마늄막 및 실리콘막은 결정 성장법에 의해 형성하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  22. 제18항에 있어서, 상기 viii)단계의 식각 공정은 상기 실리콘 게르마늄막의 식각 속도가 상기 실리콘막의 식각 속도에 비해 5배 이상 빠르도록 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  23. 제18항에 있어서, ix) 단계를 수행한 이 후에,
    상기 홀의 내부에 형성되어 있는 실리콘 산화막을 부분적으로 이방성 식각하여 드레인 영역의 일부를 노출시키는 단계; 및
    상기 게이트 전극 구조물들 사이의 공간을 채우도록 도전물질을 증착하여,소오스 영역 및 드레인 영역과 접촉하는 패드 전극용 셀프얼라인 콘택을 형성하는 단계를 더 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  24. i)실리콘 기판에 소자 분리 공정을 수행하여, 상기 실리콘 기판을 액티브 영역 및 필드 영역으로 구분하는 단계;
    ii)상기 액티브 영역이 필드 영역에 비해 단차가 낮아지도록 가공하는 단계;
    iii)상기 액티브 영역에 선택적으로 산화막을 형성하는 단계;
    iv)상기 산화막의 소정 부위를 식각하여, 식각 부위의 저면에 액티브 영역에 해당되는 실리콘 기판을 노출시키는 단계;
    v) 상기 노출된 실리콘 기판의 실리콘들을 시드로 하여 선택적으로 실리콘막을 결정 성장시켜, 상기 식각된 산화막 상부 전면에 실리콘막을 형성하는 단계;
    vi)상기 산화막이 식각된 부위의 상부에 위치하는 실리콘막의 상부면에, 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 구조의 게이트 전극 구조물들을 형성하는 단계;
    vii)상기 게이트 전극 구조물들을 마스크로 하여 실리콘막 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계;
    viii)상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성하는 단계;
    ix)상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성하는 단계;
    x)상기 게이트 구조물에서, 소오스 영역 및 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 셀프 얼라인 방식으로 식각하여, 콘택홀을 형성하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  25. 제24항에 있어서, 상기 i)단계는,
    실리콘 기판에 필드 영역에 해당되는 부위를 식각하여 트랜치를 형성하는 단계;
    상기 트랜치를 채우는 절연막을 형성하는 단계;
    상기 트랜치 내부에만 절연막이 남아있고, 나머지 영역에는 상기 기판이 노출되도록, 상기 절연막을 화학 기계적으로 연마하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  26. 제24항에 있어서, 상기 ii) 단계는, 상기 소자 분리 공정에 포함되는 화학 기계적 연마 공정을 수행할 때 상기 절연막이 상기 실리콘 기판에 비해 느린 속도로 연마되도록 함으로서, 상기 i) 단계에 포함되는 연마 공정을 수행하면서 동시에 수행할 수 있는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  27. 제24항에 있어서, 상기 ii) 단계는 상기 액티브 영역에 해당하는 실리콘 기판 부위를 소정 두께만큼 식각하여 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  28. 제27항에 있어서, 상기 식각 공정은 600 내지 800℃의 온도 하에서 HCl가스 또는 Cl2 및 H2의 혼합 가스를 식각 가스로 사용하여 상기 실리콘 기판을 식각하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  29. 제24항에 있어서, 상기 iii)단계에서 상기 액티브 영역 상에 형성되는 산화막은 상기 액티브 영역과 필드 영역의 단차의 30 내지 70%의 높이로 형성하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  30. 제24항에 있어서, 상기 iv)단계에서 상기 실리콘 기판이 노출되는 부위의 너비는 형성하고자하는 트랜지스터의 게이트 전극 길이의 80 내지 120%가 되도록 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  31. 제24항에 있어서, 상기 v)단계는 상기 형성된 실리콘막과 필드 영역이 동시에 표면에 노출되도록 상기 실리콘막을 연마하는 공정을 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  32. 제24항에 있어서, 상기 x)단계를 수행하는 도중에, 상기 드레인 영역에만 선택적으로 불순물을 더 주입하는 것을 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  33. 제32항에 있어서, 상기 x)단계는,
    상기 소오스 영역의 상부면이 부분적으로 노출하도록 상기 소오스 영역의 상부에 형성되어 있는 절연막을 식각하는 단계;
    상기 드레인 영역의 상부면이 부분적으로 노출하도록 상기 드레인 영역의 상부에 형성되어 있는 절연막을 식각하는 단계;
    상기 노출된 드레인 영역에만 선택적으로 불순물을 더 주입하는 것을 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  34. 제24항에 있어서, x) 단계를 수행한 이 후에,
    상기 제1 콘택홀의 저부에 노출되어 있는 실리콘막에서, 상기 드레인 영역에 해당되는 실리콘막을 선택적으로 이방성 식각하여 저면에, 산화막이 노출되는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀 내부에 도전물질을 채워넣어, 상기 소오스 영역 및 드레인 영역과 접촉하는 패드 전극용 셀프얼라인 콘택을 형성하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  35. i)실리콘 기판에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된구조의 게이트 전극 구조물들을 형성하는 단계;
    ii)상기 게이트 전극 구조물들을 마스크로하여 실리콘 기판 표면 아래로 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계;
    iii)상기 게이트 전극 구조물들의 측면에 질화막 스페이서를 형성하는 단계;
    iv)상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성하는 단계;
    v)상기 게이트 구조물에서, 드레인 영역의 상부면을 부분적으로 노출하도록 상기 층간 절연막을 셀프 얼라인 방식으로 식각하여, 제1 콘택홀을 형성하는 단계;
    vi)상기 제1 콘택홀 저면에 노출되어 있는 실리콘 기판에서, 상기 드레인 영역에 해당하는 부위의 실리콘 기판을 선택하여, 상기 드레인 영역의 저면부까지 이방성 식각하여 제2 콘택홀을 형성하는 단계;
    vii) 상기 제2 콘택홀을 형성하기 위해 이방성으로 식각된 부위의 측면에만 상기 실리콘 기판과 식각 선택비를 갖는 물질로 스페이서를 형성하는 단계;
    viii)상기 질화막 스페이서 상부에, 상기 게이트 전극 구조물들을 매몰하는 층간 절연막을 형성하는 단계;
    ix)상기 제2 콘택홀 저면에 노출된 실리콘 기판을 선택적으로 식각하여, 상기 실리콘이 노출된 부위로부터 수평 및 수직 방향으로 확장되는 홀을 형성하는 단계;
    x)상기 홀의 내부에 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  36. 제35항에 있어서, 상기 v)단계를 수행한 이 후에, 상기 드레인 영역에만 선택적으로 불순물을 더 주입하는 단계를 수행하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
  37. 제35항에 있어서, vii) 단계를 수행한 이 후에,
    상기 홀의 내부에 형성되어 있는 실리콘 산화막을 부분적으로 이방성 식각하여 드레인 영역의 일부를 노출시키는 단계; 및
    상기 게이트 전극 구조물들 사이의 공간을 채우도록 도전물질을 증착하여, 소오스 영역 및 드레인 영역과 접촉하는 패드 전극용 셀프얼라인 콘택을 형성하는 단계를 더 수행하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 장치의 형성 방법.
  38. 제35항에 있어서, vii) 단계에서, 상기 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
KR10-2002-0046159A 2002-08-05 2002-08-05 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. KR100437856B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0046159A KR100437856B1 (ko) 2002-08-05 2002-08-05 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
US10/394,338 US6963094B2 (en) 2002-08-05 2003-03-21 Metal oxide semiconductor transistors having a drain punch through blocking region and methods for fabricating metal oxide semiconductor transistors having a drain punch through blocking region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0046159A KR100437856B1 (ko) 2002-08-05 2002-08-05 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.

Publications (2)

Publication Number Publication Date
KR20040013300A KR20040013300A (ko) 2004-02-14
KR100437856B1 true KR100437856B1 (ko) 2004-06-30

Family

ID=31185802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0046159A KR100437856B1 (ko) 2002-08-05 2002-08-05 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.

Country Status (2)

Country Link
US (1) US6963094B2 (ko)
KR (1) KR100437856B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101622048B1 (ko) 2013-11-22 2016-05-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누설이 감소된 cmos 디바이스 및 그 형성 방법
KR102112164B1 (ko) 2019-05-03 2020-05-18 주식회사 세이인 보조문 자동 개폐장치

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645039B1 (ko) * 2003-12-15 2006-11-10 삼성전자주식회사 정전기 방전 보호 소자 및 그 제조방법
KR100607409B1 (ko) 2004-08-23 2006-08-02 삼성전자주식회사 기판 식각 방법 및 이를 이용한 반도체 장치 제조 방법
KR100663008B1 (ko) * 2005-07-21 2006-12-28 동부일렉트로닉스 주식회사 드레인 확장형 모스 트랜지스터 및 그 제조 방법
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US8003470B2 (en) 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
EP1972005A1 (en) * 2006-01-05 2008-09-24 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
US7338834B2 (en) * 2006-03-17 2008-03-04 Acorn Technologies, Inc. Strained silicon with elastic edge relaxation
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) * 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR20080046438A (ko) * 2006-11-22 2008-05-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8264041B2 (en) * 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) * 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
KR100909967B1 (ko) * 2007-06-08 2009-07-29 삼성전자주식회사 반도체 소자의 제조방법
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US8454653B2 (en) * 2008-02-20 2013-06-04 Covidien Lp Compound barb medical device and method
US7957206B2 (en) * 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7700416B1 (en) 2008-04-25 2010-04-20 Acorn Technologies, Inc. Tensile strained semiconductor on insulator using elastic edge relaxation and a sacrificial stressor layer
US7851325B1 (en) * 2008-09-12 2010-12-14 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation, a buried stressor layer and a sacrificial stressor layer
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8216893B2 (en) 2009-01-26 2012-07-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
KR20100087256A (ko) * 2009-01-26 2010-08-04 인터내셔널 비지네스 머신즈 코포레이션 개선된 트랜지스터 소자 및 제조 방법
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) * 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
KR101303275B1 (ko) * 2009-04-24 2013-09-03 후아웨이 테크놀러지 컴퍼니 리미티드 프레스 카피 서비스를 실행하기 위한 방법, 컬러링 플랫폼 및 시스템
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) * 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) * 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) * 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) * 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP2548227B1 (en) 2010-03-15 2021-07-14 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8361867B2 (en) 2010-03-19 2013-01-29 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US9059201B2 (en) 2010-04-28 2015-06-16 Acorn Technologies, Inc. Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation
US8361868B2 (en) 2010-04-28 2013-01-29 Acorn Technologies, Inc. Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8395213B2 (en) 2010-08-27 2013-03-12 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
US10833194B2 (en) 2010-08-27 2020-11-10 Acorn Semi, Llc SOI wafers and devices with buried stressor
US9406798B2 (en) 2010-08-27 2016-08-02 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US10147609B2 (en) * 2016-12-15 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor epitaxy bordering isolation structure
CN108565263B (zh) * 2018-05-30 2023-09-26 长鑫存储技术有限公司 半导体器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206467A (ja) * 1992-01-28 1993-08-13 Canon Inc 絶縁ゲート型電界効果トランジスタ、それを用いた半導体装置、及び製造方法
JPH0621450A (ja) * 1992-07-06 1994-01-28 Sony Corp Ｍｏｓトランジスタおよびその製造方法
JPH06275823A (ja) * 1993-03-18 1994-09-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR19990026126A (ko) * 1997-09-22 1999-04-15 윤종용 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법
KR20010028838A (ko) * 1999-09-27 2001-04-06 윤종용 ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142565A (ja) * 1993-11-16 1995-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR0137974B1 (ko) * 1994-01-19 1998-06-15 김주용 반도체 장치 및 그 제조방법
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
KR100212693B1 (ko) 1996-12-14 1999-08-02 권혁준 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법
JP3144330B2 (ja) * 1996-12-26 2001-03-12 日本電気株式会社 半導体装置
US5981354A (en) 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a flowable oxide to enhance planarization in a shallow trench isolation process
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6172402B1 (en) * 1998-06-04 2001-01-09 Advanced Micro Devices Integrated circuit having transistors that include insulative punchthrough regions and method of formation
US6274913B1 (en) * 1998-10-05 2001-08-14 Intel Corporation Shielded channel transistor structure with embedded source/drain junctions
KR20000045305A (ko) * 1998-12-30 2000-07-15 김영환 완전 공핍형 에스·오·아이 소자 및 그 제조방법
KR100341663B1 (ko) * 1999-09-27 2002-06-24 윤종용 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법
US6320236B1 (en) * 1999-10-06 2001-11-20 Advanced Micro Devices, Inc. Optimization of logic gates with criss-cross implants to form asymmetric channel regions
US6437404B1 (en) * 2000-08-10 2002-08-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator transistor with recessed source and drain
US6271087B1 (en) * 2000-10-10 2001-08-07 Advanced Micro Devices, Inc. Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects
US6319772B1 (en) * 2000-10-30 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
JP2003168802A (ja) * 2001-11-30 2003-06-13 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206467A (ja) * 1992-01-28 1993-08-13 Canon Inc 絶縁ゲート型電界効果トランジスタ、それを用いた半導体装置、及び製造方法
JPH0621450A (ja) * 1992-07-06 1994-01-28 Sony Corp Ｍｏｓトランジスタおよびその製造方法
JPH06275823A (ja) * 1993-03-18 1994-09-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR19990026126A (ko) * 1997-09-22 1999-04-15 윤종용 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법
KR20010028838A (ko) * 1999-09-27 2001-04-06 윤종용 ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101622048B1 (ko) 2013-11-22 2016-05-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누설이 감소된 cmos 디바이스 및 그 형성 방법
KR102112164B1 (ko) 2019-05-03 2020-05-18 주식회사 세이인 보조문 자동 개폐장치

Also Published As

Publication number Publication date
US20040021179A1 (en) 2004-02-05
KR20040013300A (ko) 2004-02-14
US6963094B2 (en) 2005-11-08

Similar Documents

Publication Publication Date Title
KR100437856B1 (ko) 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
US7288470B2 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
US5777370A (en) Trench isolation of field effect transistors
US7420258B2 (en) Semiconductor device having trench structures and method
US7858508B2 (en) Semiconductor device and method of manufacturing the same
US8304318B2 (en) Methods of fabricating MOS transistors having recesses with elevated source/drain regions
US6608354B2 (en) Semiconductor device and method of manufacturing the same
US20020142552A1 (en) Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
US7176526B2 (en) Semiconductor device, method for producing the same, and information processing apparatus
KR20000075409A (ko) 티(ｔ)형 소자분리막 형성방법, 이를 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 티(ｔ)형 소자분리막을 가지는 반도체 소자
US20050116304A1 (en) Semiconductor device and manufacturing method thereof
KR100473476B1 (ko) 반도체 장치 및 그 제조방법
US20030151097A1 (en) Structure of semiconductor device and method for manufacturing the same
US6483148B2 (en) Self-aligned elevated transistor
JPH118387A (ja) 半導体装置およびその製造方法
US6693018B2 (en) Method for fabricating DRAM cell transistor having trench isolation structure
JPH1174526A (ja) 半導体装置及びその製造方法
US6828209B1 (en) Methods for manufacturing a semiconductor device including a trench isolation region
US20010017387A1 (en) Method of fabricating buried source to shrink chip size in memory array
KR20060098191A (ko) 고전압 트랜지스터 제조 방법.
KR100811248B1 (ko) 반도체 소자의 제조 방법
GB2397693A (en) Semiconductor device and method of manufacture
JPH0661248A (ja) オーバーラップｌｄｄ型ｍｏｓトランジスタの形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee