KR100663008B1 - 드레인 확장형 모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

드레인 확장형 모스 트랜지스터 및 그 제조 방법이 개시된다. 본 발명에 따른 드레인 확장형 모스 트랜지스터는, 제1 도전형의 웰이 형성된 반도체 기판과, 상기 반도체 기판 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 절연막 및 상기 게이트 전극의 일측에서 상기 반도체 기판 내에 형성된 제2 도전형의 소스 영역과, 상기 게이트 절연막 및 상기 게이트 전극의 타측에서 상기 소스 영역과 대향되게 형성되고, 상기 반도체 기판에 소정의 깊이로 형성된 리세스 영역 내에 형성된 제2 도전형의 드레인 영역을 포함하여 구성된다. 따라서, 설계 규칙이 요구하는 항복 전압을 유지하면서 동시에 반도체 소자의 수평방향 집적도를 월등히 향상시킬 수 있는 드레인 확장형 모스 트랜지스터를 제공할 수 있다.
드레인 확장형 모스 트랜지스터

Description

드레인 확장형 모스 트랜지스터 및 그 제조 방법{Extended Drain MOS Transistor and Manufacturing Method Thereof}
도 1은 종래의 방법에 의해 제조된 드레인 확장형 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이다.
도 2는 본 발명에 따른 제조 방법에 의해 제조된 드레인 확장형 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 드레인 확장형 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 자세하게는, 확장된 드레인 영역이 형성된 모스 트랜지스터(MOS Transistor)의 제조 방법에 관한 것이다.
종래 트랜지스터 소자의 항복 전압(Breakdown Voltage)을 향상시키기 위하여 드레인 영역을 확장시킨 드레인 확장형 모스 전계 효과 트랜지스터(Extended Drain Metal Oxide Semiconductor Field Effect Transistor; 이하 '드레인 확장형 모스 트랜지스터')가 개발되어 왔다. 특히, 이러한 드레인 확장형 모스 트랜지스터는 고전압이 인가되는 환경에서 널리 이용되고 있다.
도 1을 참조하여, 종래의 드레인 확장형 모스 트랜지스터의 구조 및 제조 방법을 설명하면 다음과 같다. 도 1에는 설명의 편의상 NMOS(N-Channel MOS)를 예를 들어 도시하였다.
먼저, 실리콘 반도체 기판(10) 내에 제1 도전형의 불순물(예컨대, 붕소)을 주입하여 P 웰(12)을 형성한다. 그리고, 얕은 트랜치 소자분리막(Shallow Trench Isolation) 등을 형성하여 필드 영역 및 활성 영역을 정의한다. 트랜지스터가 형성되는 활성 영역에서, 기판(10) 위에 게이트 절연막 및 다결정 실리콘층을 차례로 형성한다. 그 후, 포토리소그래피 및 에칭 공정에 의해 게이트 전극이 형성될 영역만 패터닝함으로써, 도 1과 같은 형상의 게이트 절연막(14) 및 게이트 도전막(16)을 형성한다.
나아가, 게이트 도전막(16)을 마스크로 하여 P 웰(12)과 반대 도전형을 갖는 불순물(예컨대, 인 또는 비소)을 저농도 및 저에너지로 이온 주입하고, 이를 열처리함으로써 저농도 소스 영역(22a) 및 저농도 드레인 영역(24a)을 형성한다. 이와 같이, 저농도 소스 영역(22a) 및 저농도 드레인 영역(24a)를 형성함으로써, 채널의 연장을 확정 짓는 LDD(Lightly Doped Drain) 구조를 구성한다.
위와 같이 LDD 영역(22a, 24a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 절연막을 형성한 후 게이트 도전막(16)의 측벽 부분의 절연막만을 남기고 식각하여 제거한다. 이렇게 게이트 도전막(16)의 측벽 부분에 남겨진 절연막은 스페이서(Spacer; 18)로서, 후속하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다.
스페이서(18)를 형성한 후에는 게이트 도전막(16) 및 스페이서(18)를 마스크로 하여 P 웰(12)과 반대 도전형을 가진 불순물(I; 예컨대, 비소 또는 인)을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22, 24)을 형성한다. 이 때, 드레인 확장형 모스 트랜지스터를 구현하기 위하여, 도 1에서 도시된 바와 같이, 게이트 도전막(16)의 일부 및 드레인 영역에서의 기판의 일부를 덮는 포토레지스트 패턴(PR1)을 형성한다. 특히, 포토레지스트 패턴(PR1)은 적어도 드레인 영역 쪽에 형성된 스페이서(18)의 가장자리로부터 소정의 치수(g)만큼의 영역을 덮도록 형성된다. 따라서, 고농도의 드레인 영역(24)은 게이트 도전막(16)으로부터 적어도 치수(g)만큼 간격을 두고 이격되어 형성된다.
이와 같이, 종래의 드레인 확장형 모스 트랜지스터에서는, 설계 규칙(Design Rule)에서 요구하는 항복 전압을 얻기 위해, 고농도의 드레인 영역(24) 및 게이트 도전막(16)을 수평 방향으로 일정한 치수 이상 상호 이격시킨다. 그러나, 고농도의 드레인 영역(24) 및 게이트 도전막(16)이 상호 이격되는 간격만큼 반도체 소자의 수평방향 집적도가 현저히 저하될 수밖에 없다.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 설계 규칙이 요구하는 항복 전압을 유지하면서 동시에 반도체 소자의 수평방향 집적도를 월등히 향상시킬 수 있는 드레인 확장형 모스 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한 다.
아울러, 본 발명의 다른 목적은, 설계 규칙이 요구하는 항복 전압을 유지하면서 동시에 반도체 소자의 수평방향 집적도가 월등히 향상된 드레인 확장형 모스 트랜지스터를 제공하는 것이다.
본 발명에 따른 드레인 확장형 모스 트랜지스터는, 제1 도전형의 웰이 형성된 반도체 기판과, 상기 반도체 기판 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 절연막 및 상기 게이트 전극의 일측에서 상기 반도체 기판 내에 형성된 제2 도전형의 소스 영역과, 상기 게이트 절연막 및 상기 게이트 전극의 타측에서 상기 소스 영역과 대향되게 형성되고, 상기 반도체 기판에 소정의 깊이로 형성된 리세스 영역 내에 형성된 제2 도전형의 드레인 영역을 포함하여 구성된다.
본 발명에 따른 드레인 확장형 모스 트랜지스터는 게이트 전극의 양측벽에 서로 대향하게 형성된 한쌍의 스페이서를 더 포함할 수 있다. 또한, 한쌍의 스페이서 각각의 하부에, 상기 반도체 기판 내에 형성된 저농도 소스 영역 및 저농도 드레인 영역을 형성할 수도 있다. 나아가, 게이트 전극 위에, 게이트 보호막을 형성할 수도 있다.
또한, 본 발명에 따른 드레인 확장형 모스 트랜지스터의 제조 방법은, 제1 도전형의 웰이 형성된 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 (a) 단계와, 포토리소그래피 및 에칭 공정을 통하여 상기 게이트 절 연막 및 상기 게이트 도전막을 패터닝하여 게이트 스택을 형성하는 (b) 단계와, 상기 게이트 스택의 일측에 위치한 상기 반도체 기판의 일부 영역을 노출시키는 포토레지스트 패턴을 형성하는 (c) 단계와, 상기 포토레지스트 패턴에 의해 노출된 상기 반도체 기판의 상기 일부 영역을 소정의 깊이로 제거하여 리세스 영역을 형성하는 (d) 단계와, 상기 반도체 기판의 표면에 제2 도전형의 불순물을 이온 주입하여, 상기 게이트 스택의 일측에 위치한 상기 리세스 영역에는 제2 도전형의 드레인 영역을 형성하고, 상기 게이트 스택의 타측에 위치한 상기 반도체 기판의 표면에는 제2 도전형의 소스 영역을 형성하는 (e) 단계를 포함한다.
여기서, 본 발명에 따른 제조 방법에 의하면, 상기 (a) 단계에서 상기 게이트 도전막 위에 게이트 보호막을 더 형성하고, 상기 (b) 단계에서 상기 게이트 보호막을 상기 게이트 절연막 및 상기 게이트 도전막과 함께 패터닝하여 게이트 스택을 형성할 수 있다. 또한, 상기 (e) 단계는, 상기 게이트 스택의 양측에 제2 도전형의 불순물을 주입하여 저농도 소스 영역 및 저농도 드레인 영역을 형성하는 (e1) 단계와, 상기 게이트 스택의 양측에 서로 대향하는 한쌍의 스페이서를 형성하는 (e2) 단계와, 상기 한쌍의 스페이서 및 상기 게이트 스택의 양측에 제2 도전형의 불순물을 주입하여 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 (e3) 단계를 포함할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명에 따른 바람직한 실시예에 대하여 설명하기로 한다.
도 2를 참조하여, 본 발명에 따른 드레인 확장형 모스 트랜지스터의 구조를 설명한다. 도 2에서는 설명의 편의상 NMOS를 예시하였으나, 본 발명의 기술적 특징은 PMOS(P-Channel MOS)를 형성하는 경우에도 동일하게 적용될 수 있다.
먼저, 실리콘 반도체 기판(100) 내에는 제1 도전형의 불순물(예컨대, 붕소)이 주입된 P 웰(120)이 형성되어 있다. 그리고, 기판(100)의 표면에는 각각 게이트 절연막(140) 및 다결정 실리콘으로 이루어진 게이트 전극(160)이 소정의 폭으로 형성되어 있다. 아울러, 게이트 절연막(140) 및 게이트 전극(160)의 일측에서 P 웨(120) 내에 제2 도전형의 불순물(예컨대, 인 또는 비소)이 주입된 소스 영역(220)이 형성되어 있다. 또한, 게이트 절연막(140) 및 게이트 전극(160)의 타측에서는 상기 소스 영역과 대향하는 위치에 제2 도전형의 불순물이 주입된 드레인 영역(240)이 형성되어 있다. 나아가, 게이트 절연막의 양측벽에는 서로 대향하게 배치된 한쌍의 스페이서(180, 180a)가 형성되어 있다. 또한, 스페이서(180, 180a)의 하부에는 각각 저농도 소스/드레인 영역(220a, 240a)를 형성하여 LDD 구조를 구성할 수도 있다.
본 발명에 따른 드레인 확장형 모스 트랜지스터에서는, 드레인 영역(240)이 기판(100)을 소정의 깊이로 식각하여 형성한 리세스 영역(R)에 형성되어 있다. 리세스 영역(R)은 소스 영역(220)에서의 기판(100)의 표면과 비교할 때 소정의 깊이(D)만큼 식각되어 형성된다. 이와 같이 형성된 드레인 확장형 모스 트랜지스터에서도, 드레인 영역(240)의 경계 부위가 게이트 전극(160)과 일정한 거리만큼 이격되어 형성되므로 설계 규칙이 요구하는 항복 전압을 유지할 수 있게 된다. 더구나, 수평방향으로 볼 때, 드레인 영역(240)은 게이트 전극(160)과 최소의 간격으로 이격되어 있다. 따라서, 종래의 드레인 확장형 모스 트랜지스터와 비교하면, 수평방향으로의 집적도가 월등히 향상됨을 알 수 있다.
한편, 게이트 전극(160) 위에는 게이트 보호막이 추가로 형성될 수 있다. 게이트 전극으로서 다결정 실리콘을 사용하는 경우에, 게이트 보호막으로서 실리콘 산화막(162) 및 실리콘 질화막(164)을 형성하는 것이 바람직하다. 게이트 보호막(162, 164)의 기능에 대하여는, 본 발명에 따른 드레인 확장형 모스 트랜지스터의 제조 방법에 대한 이하의 설명에서 보다 자세히 기재할 것이다.
도 3a 내지 도 3d는 도 2에 도시한 드레인 확장형 모스 트랜지스터의 제조 방법을 설명하기 위한 도면들로서, 각 단계에서 형성된 각각의 구성요소가 도시된 트랜지스터 소자의 단면도들이다.
먼저, 도 3a에서 보듯이, 제1 도전형의 웰(120)이 형성된 실리콘 기판(100) 위에 게이트 절연막(140a) 및 다결정 실리콘층(160a)을 형성한다. 이 때, 다결정 실리콘층(160) 위에 게이트 보호막으로서 실리콘 산화막(162a) 및 실리콘 질화막(164a)을 더 형성할 수도 있다. 실리콘 질화막(164a)을 형성하는 이유는, 도 3c에서 보듯이, 드레인 영역이 형성될 기판(100)의 표면에 리세스 영역(R)을 형성할 때, 게이트 전극이 함께 식각되는 것을 방지하기 위한 것이다. 또한, 실리콘 산화막(162a)은 실리콘 질화막(164a)으로 인해 게이트 전극에 스트레스가 가해지는 것을 방지하기 위한 것이다.
다음으로, 도 3b에서 보듯이, 포토리소그래피 및 에칭 공정을 통하여 게이트 절연막(140a) 및 다결정 실리콘층(160a)을 패터닝한다. 그리하여, 게이트 절연막 (140) 및 게이트 도전막(160)으로 구성된 게이트 스택을 형성한다. 한편, 도 3a에서와 같이 게이트 보호막으로서 실리콘 산화막(162a) 및 실리콘 질화막(164a)을 형성한 경우에는, 이들 게이트 보호막도 함께 식각하는 것이 바람직하다. 포토리소그래피 및 에칭 공정은 일반적으로 사용되는 공정이므로 이에 대한 자세한 설명은 생략한다.
계속하여, 도 3c에서 보듯이, 드레인을 형성할 기판(100)의 일부 영역을 노출시키는 오프닝(Opening)을 가진 포토레지스트 패턴(PR2)을 형성한다. 즉, 포토레지스트 패턴(PR2)은 드레인이 형성될 영역을 제외한 나머지 영역을 모두 덮도록 형성된다. 포토레지스트 패턴(PR2)의 오프닝의 경계는, 포토리소그래피 공정의 오정렬 마진을 확보하기 위하여, 게이트 전극(160)의 상부에 중첩되도록 형성될 수 있다. 이 경우, 포토레지스트 패턴(PR2)이 게이트 전극(160)을 모두 덮고 있지 않으면, 후술하는 리세스(R)를 형성하기 위하여 기판(100) 표면의 실리콘을 식각할 때, 게이트 전극(160)이 동시에 식각될 수 있다. 이 때, 도 3a에서와 같이, 게이트 전극(160) 위에 실리콘 질화막(164)을 형성하면, 게이트 전극(160)의 손상을 방지할 수 있다.
다음으로, 포토레지스트 패턴(PR2)을 식각 마스크로 하여 기판(100)의 노출 영역을 소정의 깊이(D)만큼 제거한다. 그리하여, 드레인이 형성될 영역에 리세스 영역(R)을 형성한다. 이때, 식각 방법으로서 습식 식각법을 사용하면 게이트 전극(160)의 하부에 언더컷(Undercut)이 발생될 수 있다. 따라서, 리세스 영역(R)을 형성하기 위한 식각 방법으로는 건식 식각법을 이용하는 것이 바람직하다.
리세스 영역(R)을 형성한 후에 포토레지스트 패턴(PR2)을 제거한다. 그리고, 도 3d에서 보듯이, 열산화 공정을 통해서, 게이트 전극(160)의 양측벽 및 소스/드레인이 형성될 기판(100)의 표면에 각각 산화막(166) 및 산화막(122, 124)을 형성한다. 산화막(166)은 게이트 전극(160)의 하부 모서리 근방에서의 전계의 집중을 완화시키고, 산화막(122, 124)은 후속하는 이온 주입 공정에서 불순물의 주입으로 인해 기판(100)의 표면이 손상되는 것을 방지한다.
이 후에는 LDD 영역을 형성하기 위한 이온 주입 공정, 스페이서 형성 공정, 고농도 소스/드레인 영역을 형성하기 위한 이온 주입 공정 등을 진행하여 도 2에 도시한 구조를 가지는 드레인 확장형 모스 트랜지스터를 구현한다. 보다 자세히 설명하면, 게이트 전극(160)을 마스크로 하여 P 웰(120)과 반대 도전형을 갖는 불순물(예컨대, 인 또는 비소)을 저농도 및 저에너지로 이온 주입하고, 이를 열처리함으로써 저농도 소스 영역(220a) 및 저농도 드레인 영역(240a)을 형성한다. 그리하여, 채널의 연장을 확정짓는 LDD(Lightly Doped Drain) 구조를 형성한다. 또한, LDD 영역(220a, 240a)을 형성한 후에는, 기판(100)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 절연막을 형성한 다음에 게이트 전극(160)의 측벽 부분의 절연막만을 남기고 식각하여 제거한다. 그리하여, 게이트 전극(160)의 측벽 부분에 스페이서(180, 180a)를 형성한다.
그 후, 게이트 전극(160) 및 스페이서(180, 180a)를 마스크로 하여 P 웰(120)과 반대 도전형을 가진 불순물(I; 예컨대, 비소 또는 인)을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(220, 240)을 형성한다. 여기서, 드 레인 확산 영역(240)은 리세스 영역(R)에 형성된다. 따라서, 고농도의 드레인 영역(240)의 경계는 게이트 전극(160)으로부터 소정의 거리만큼 이격되어 형성된다. 리세스 영역(R)이 형성되는 깊이(D)를 적절하게 조절함으로써, 고농도 드레인 영역(240)의 경계와 게이트 전극(160) 사이의 거리를 제어할 수 있다. 이를 통해, 설계 규칙이 요구하는 항복 전압을 가진 드레인 확장형 모스 트랜지스터를 형성할 수 있다.
본 발명에 따르면, 설계 규칙이 요구하는 항복 전압을 유지하면서 동시에 반도체 소자의 수평방향 집적도를 월등히 향상시킬 수 있는 드레인 확장형 모스 트랜지스터를 제공할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. 제1 도전형의 웰이 형성된 반도체 기판과,
    상기 반도체 기판 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극의 양측벽에 서로 대향하게 형성된 한쌍의 스페이서와,
    상기 게이트 전극 위에 형성된 게이트 보호막과,
    상기 게이트 절연막 및 상기 게이트 전극의 일측에서 상기 반도체 기판 내에 형성된 제2 도전형의 소스 영역과,
    상기 게이트 절연막 및 상기 게이트 전극의 타측에서 상기 소스 영역과 대향되게 형성되고, 상기 반도체 기판에 소정의 깊이로 형성된 리세스 영역 내에 형성된 제2 도전형의 드레인 영역;을 포함하는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터.
  2. 삭제
  3. 제1항에서,
    상기 한쌍의 스페이서 각각의 하부에서 상기 반도체 기판 내에 형성된 저농도 소스 영역 및 저농도 드레인 영역을 더 포함하는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터.
  4. 삭제
  5. 제1항에서,
    상기 반도체 기판은 실리콘 기판이고, 상기 게이트 도전막은 다결정 실리콘이며, 상기 게이트 보호막은 상기 다결정 실리콘 위에 형성된 실리콘 산화막 및 상기 실리콘 산화막 위에 형성된 실리콘 질화막을 포함하는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터.
  6. 제1 도전형의 웰이 형성된 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하고, 상기 게이트 도전막 위에 게이트 보호막을 형성하는 (a) 단계와,
    포토리소그래피 및 에칭 공정을 통하여 상기 게이트 절연막, 상기 게이트 도전막 및 상기 게이트 보호막을 패터닝하여 게이트 스택을 형성하는 (b) 단계와,
    상기 게이트 스택의 일측에 위치한 상기 반도체 기판의 일부 영역을 노출시키는 포토레지스트 패턴을 형성하는 (c) 단계와,
    상기 포토레지스트 패턴에 의해 노출된 상기 반도체 기판의 상기 일부 영역을 소정의 깊이로 제거하여 리세스 영역을 형성하는 (d) 단계와,
    상기 반도체 기판의 표면에 제2 도전형의 불순물을 이온 주입하여, 상기 게이트 스택의 일측에 위치한 상기 리세스 영역에는 제2 도전형의 드레인 영역을 형성하고, 상기 게이트 스택의 타측에 위치한 상기 반도체 기판의 표면에는 제2 도전형의 소스 영역을 형성하는 (e) 단계를 포함하는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터의 제조 방법.
  7. 삭제
  8. 제6항에서,
    상기 반도체 기판은 실리콘 기판이고, 상기 게이트 도전막은 다결정 실리콘이며, 상기 게이트 보호막은 제1 실리콘 산화막 및 제1 실리콘 질화막을 포함하고, 상기 제1 실리콘 산화막은 상기 다결정 실리콘 위에 형성되고, 상기 제1 실리콘 질화막은 상기 제1 실리콘 산화막 위에 형성되는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터의 제조 방법.
  9. 제6항에서, 상기 (e) 단계는,
    상기 게이트 스택의 양측에 제2 도전형의 불순물을 주입하여 저농도 소스 영 역 및 저농도 드레인 영역을 형성하는 (e1) 단계와,
    상기 게이트 스택의 양측에 서로 대향하는 한쌍의 스페이서를 형성하는 (e2) 단계와,
    상기 한쌍의 스페이서 및 상기 게이트 스택의 양측에 제2 도전형의 불순물을 주입하여 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 (e3) 단계를 포함하는 것을 특징으로 하는 드레인 확장형 모스 트랜지스터의 제조 방법.
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