KR100940113B1 - 고전압 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명의 고전압 트랜지스터 제조방법은, 반도체 기판의 소정 깊이에 이온을 주입하는 단계와, 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 반도체 기판의 식각된 영역에 저농도의 이온을 주입한 후 고농도의 이온을 주입하여 소오스/드레인 영역 형성을 위한 이온주입층을 형성하는 단계와, 이온주입층이 분리되도록 상기 반도체 기판을 식각하는 단계와, 반도체 기판 상에 산화막을 형성하는 단계와, 산화막을 에치백(etch back)하는 단계, 및 산화막 상에 게이트도전층을 형성하는 단계를 포함한다.
고전압 트랜지스터, 산화막, 에치백
Description
도 1a 및 1b는 종래 기술에 의하여 형성된 LDMOS(lateral double diffused MOS transistor) 및 DDD(double doped drain) 구조의 고전압 트랜지스터를 각각 도시하는 단면도들이다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 101 : 이온 주입 영역
102 : 1 차산화막 104, 108, 110 : 포토레지스트
112 : 2차 산화막 114 : 폴리
116 : BPSG 118 : 컨택
120 : 배선
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 기존에 사용되고 있는 고전압 구조들에 있어 높은 내압을 유지하며, 단순한 공정으로 고전압 트랜지스터 면적을 최소화할 수 있을 뿐만 아니라 트렌치 공정을 사용함으로써 마이크론 단위 이하의 공정에서도 높은 내압을 유지할 수 있는 고전압 트랜지스터 제조방법에 관한 것이다.
도 1a 및 1b는 종래 기술에 의하여 형성된 LDMOS(lateral double diffused MOS transistor) 및 DDD(double doped drain) 구조의 고전압 트랜지스터를 각각 도시하는 단면도들이다.
LDMOS 구조나 DDD 구조는 모두 고전압에 대한 내압을 견디기 위하여 드레인(13, 23)이나 소오스(12, 22) 단의 정션의 내압을 증가시키기 위하여 정션의 도핑 농도를 낮게 하여 제어하는 것이 전형적으로 사용되고 있다.
사용되어지는 구조에 따라 LDMOS 또는 DDD 구조는 소오스/드레인 단의 정션 농도를 낮게하여 양방향을 제어할 수 있는 구조와 드레인(13, 23) 단의 도핑 농도만을 낮게하여 한 방향의 정션의 브레이크-다운(break-down) 전압을 높게 하는 구조를 채택할 수도 있다.
이러한 고전압에 대한 문제점은 정션의 내압을 증가시키더라도 채널 브레이크-다운 전압(펀치-쓰로우 전압; punch-through voltage)을 증가시키기 위하여 고 전압의 채널 길이를 증가시켜야 하며, 이로 인하여 고전압 트랜지스터의 면적이 증가하는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 기존에 사용되고 있는 고전압 구조들에 있어 높은 내압을 유지하며, 단순한 공정으로 고전압 트랜지스터 면적을 최소화할 수 있을 뿐만 아니라 트렌치 공정을 사용함으로써 마이크론 단위 이하의 공정에서도 높은 내압을 유지할 수 있는 고전압 트랜지스터 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판의 소정 깊이에 이온을 주입하는 단계와, 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 반도체 기판의 식각된 영역에 저농도의 이온을 주입한 후 고농도의 이온을 주입하여 소오스/드레인 영역 형성을 위한 이온주입층을 형성하는 단계와, 이온주입층이 분리되도록 상기 반도체 기판을 식각하는 단계와, 반도체 기판 상에 산화막을 형성하는 단계와, 산화막을 에치백(etch back)하는 단계, 및 산화막 상에 게이트도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 나타낸 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 고전압 펀치-쓰로우(punch-through)를 방지하기 위하여 1차 산화막(102)이 상부면에 형성된 실리콘 기판(100)의 일부 영역에 고전압을 구현하기 위한 깊은 이온 주입(deep implant)을 수행함으로써, 실리콘 기판(100)의 소정 깊이에 이온이 주입된 영역(101)을 형성한다. 이때, 가능하면 실리콘 기판의 표면으로부터 깊게 이온이 주입되도록 고에너지로 이온 주입을 수행하며, NMOS 고전압을 구현하기 위해서는 p형 도펀트를 PMOS 고전압을 구현하기 위해서는 n형 도펀트를 이온 주입한다.
이어서, 도 2b에 도시된 바와 같이, 제 1 포토레지스트(104)를 이용하여 패턴을 형성한 후 1차 산화막(102)과 실리콘 기판(100)을 이온이 주입된 영역(101)의 소정 부위까지 식각을 진행한다.
그리고 나서, 도 2c에 도시된 바와 같이, 고전압 소오스/드레인을 형성하기 위하여 이온 주입을 실시한다. 상기 이온 주입은 고전압 소오스/드레인 형성시 DDD 구조를 형성하기 위하여 도펀트의 에너지를 높게 그리고 이온 주입량(dose)을 적게 제어하여 이온 주입을 수행한다. 이온 주입의 이온 주입량 및 에너지가 정션의 내압을 결정하므로 가능하면 도핑 농도를 낮게 제어하여 이온을 주입한다.
고전압 NMOS의 형성시에는 n형 도펀트를 주입하고 고전압 PMOS의 형성시에는 p형 도펀트를 주입하여 이온주입을 실행한다. 또한, 이온 주입 후 포토레지스트(104)를 제거한 후 이온 주입 영역이 그레이드 정션(grade junction)을 형성하도록 대략 1000~1200℃ 정도의 고온에서 열처리를 수행한다. 도면 참조번호 105는 고전압 소오스/드레인을 나타낸다.
도 2d에 도시된 바와 같이, 고농도 소오스/드레인(106) 형성을 위한 고농도의 이온 주입을 수행한다.
다음 단계로, 도 2e에 도시된 바와 같이, 제 2 포토레지스트(110)를 형성한 후 2차로 실리콘 기판(100)을 식각한다. 이때 실리콘 기판(100)이 충분히 식각되어 소오스/드레인(105, 106) 정션 영역 아래로 충분히 식각되어 옆에 있는 정션과 격리되어야 한다.
도 2f에 도시된 바와 같이, 제2 포토레지스트를 제거한 후 2차 산화막(112)을 증착시킨다. 이 산화막은 후속 공정에서 게이트 산화막으로 작용하게 되며 2차 산화막(112)의 두께는 충분히 두껍게 형성한다. 또한, 2차 산화막(112) 증착 전 필요하면 고전압 Vt를 조절하기 위한 Vt 이온주입도 수행한다.
이어서, 도 2g에 도시된 바와 같이, 2차 산화막(112)을 에치백(etch back)으로 식각한다. 2차 산화막(112) 에치백 공정시 원하는 고전압을 얻기 위하여 에치백 정도를 조절하여 에치백을 수행한다. 2차 산화막(112) 에치백 공정시 영역-A 및 영역-B의 산화막 두께가 차이를 갖게 된다. 영역-B의 두께가 영역-A의 두께보다 두껍게 되어 고전압 인가시 드레인과 폴리가 중첩(overlap)되는 영역에의 고전압의 내압을 증가시킬 수 있도록 한다.
에치백 후 2차 산화막(112)의 막질을 증가시키기 위하여 산화를 습식으로 얇 게 추가적으로 증착한다.
다음에, 도 2h에 도시된 바와 같이, 게이트를 형성하기 위하여 폴리실리콘막(114)을 증착한 후 포토레지스트를 사용하여 패턴을 형성한 다음 폴리실리콘막(114)을 식각한다.
그리고 나서, 도 2i 및 2j에 도시된 바와 같이, BPSG를 증착하여 층간절연층(116)을 형성하고, 층간절연층(116) 및 산화막을 식각하여 컨택홀을 형성한다. 그리고 이 컨택홀에 컨택(118)을 형성한 다음 배선(120)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 도 2i에 도시된 영역-B는 2차 산화막(112)이 두껍게 남아있게 되어 고전압을 인가시 저항이 높아 고전압의 전위를 낮추는 역할을 하게 된다.
상기한 바와 같이 본 발명은 종래의 고전압 트랜지스터의 구조보다 고내압을 유지할 수 있는 트랜지스터 구조를 갖는 효과가 있다.
또한, 공정이 단순하고 용이하며 종래의 고전압 트랜지스터 구조에 비하여 트렌치된 영역을 소오스/드레인으로 사용함으로써 트랜지스터의 면적을 최소화할 수 있는 장점이 있다.
더욱이, 트렌치를 이용함으로써 마이크론 이하의 소자(0.25 ㎛, 0.18 ㎛등)에 적용하기 용이한 구조를 제공하는 효과가 있다.
Claims (3)
- 반도체 기판의 소정 깊이에 이온을 주입하는 단계;상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계;상기 반도체 기판의 식각된 영역에 저농도의 이온을 주입한 후 고농도의 이온을 주입하여 소오스/드레인 영역 형성을 위한 이온주입층을 형성하는 단계;상기 이온주입층이 분리되도록 상기 반도체 기판을 식각하는 단계;상기 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막을 에치백(etch back)하는 단계; 및상기 산화막 상에 게이트도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 에치백하는 단계에서,상기 트렌치의 하부 모서리와 상부 모서리에서의 산화막의 두께를 다르게 제어하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
- 제 2항에 있어서, 상기 산화막을 에치백하는 단계에서,상기 트렌치의 하부 모서리에서의 산화막의 두께가 상기 트렌치의 상부 모서리에서의 산화막의 두께보다 두껍게 되도록 제어하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
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