KR101044778B1 - 비대칭 고전압 트랜지스터 및 그 제조방법 - Google Patents

비대칭 고전압 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR101044778B1
KR101044778B1 KR1020040018959A KR20040018959A KR101044778B1 KR 101044778 B1 KR101044778 B1 KR 101044778B1 KR 1020040018959 A KR1020040018959 A KR 1020040018959A KR 20040018959 A KR20040018959 A KR 20040018959A KR 101044778 B1 KR101044778 B1 KR 101044778B1
Authority
KR
South Korea
Prior art keywords
gate
region
oxide film
drain
semiconductor substrate
Prior art date
Application number
KR1020040018959A
Other languages
English (en)
Other versions
KR20050093487A (ko
Inventor
이다순
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040018959A priority Critical patent/KR101044778B1/ko
Publication of KR20050093487A publication Critical patent/KR20050093487A/ko
Application granted granted Critical
Publication of KR101044778B1 publication Critical patent/KR101044778B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 고내압하에서 동작할 수 있고, 채널길이를 최소화할 수 있어 트랜지스터의 면적을 최소화할 수 있을 뿐아니라 커런트 퍼포먼스(current performance)를 최대화할 수 있는 비대칭 고전압 트랜지스터 및 그 제조방법에 관한 것으로, 상기 비대칭 고전압 트랜지스터는 소정의 하부 구조가 형성된 반도체 기판 위에 적층되는 게이트 산화막과, 상기 게이트 산화막 위에 적층되는 게이트 전극을 포함하되, 상기 게이트 산화막은 일단 측의 소정 영역에서 타단 측의 나머지 영역보다 두껍게 형성되는 게이트; 상기 게이트 산화막이 두껍게 형성되지 않은 타단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되는 소오스 영역; 상기 게이트 산화막이 두껍게 형성된 일단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되되, 그 상부면이 상기 소오스 영역의 상부면보다 소정 높이만큼 낮게 형성되는 드레인 영역; 상기 소오스 영역과 드레인 영역 사이에 위치하도록 상기 게이트 하부의 반도체 기판내에 형성되되, 상기 게이트의 하부 방향으로 소정 거리만큼 이격되어 형성되는 펀치쓰루 방지막을 포함하여 구성된다.
고전압, 비대칭 트랜지스터, 펀치쓰루 방지막, DDD 구조

Description

비대칭 고전압 트랜지스터 및 그 제조방법{ASYMMETRY HIGH VOLTAGE TRANSISTOR AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래기술에 의한 비대칭 고전압 트랜지스터를 형성하기 위하여 사용되는 일반적인 양방향 고전압 DDD(Double Doped Drain) 구조를 보여주는 그림이다.
도 2a 내지 도 2p는 본 발명에 의한 비대칭 고전압 트랜지스터의 제조방법을 보여주는 공정단면도이다.
-도면의 주요 부분에 대한 부호의 설명-
200 : 실리콘 기판 260 : 제 2 게이트 산화막
220 : 펀치쓰루 방지막 270 : 폴리 실리콘
240,240': 드레인 정션 280,280': 소오스 정션
250 : 제 1 게이트 산화막 290 : 산화막
본 발명은 비대칭 고전압 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터의 면적을 최소화할 수 있으며, 고내압 하에서도 동작할 수 있는 비대칭 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 항복전압(Breakdown Voltage)을 갖는 구조를 필요로 하게 된다. 즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치쓰루 전압과 상기 드레인 및 소오스와 웰 또는 기판 사이의 항복전압이 상기 고전압 보다 커야 한다.
일반적인 비대칭 고전압 트랜지스터는 항복 전압을 향상시키기 위해서 소오스/드레인 형성시에 고농도로 도핑된 영역과 저농도로 도핑된 영역(드리프트 영역)을 형성하는 이른바 DDD(Doubled Doped Drain) 구조를 사용한다. 이와 같은 DDD 구조에서는 고전압에 대한 내압을 견디게 하기 위하여, 드레인이나 소오스단의 정션의 내압을 증가시킬 수 있도록 정션의 도핑 농도를 낮게 하여 제어하는 방법이 전형적으로 사용되고 있다. 상기와 같은 DDD 구조 중에서도 소오스/드레인단의 정션 농도를 낮게 하여 양방향을 제어할 수 있는 구조와 드레인 단의 도핑 농도 만을 낮게 하여 한 방향의 정션의 항복전압을 높게 하는 구조가 있으며, 그와 같은 구조는 사용목적에 따라 다르게 채택될 수 있다.
상기한 바와 같이 비대칭 고전압 트랜지스터에 사용되는 DDD 구조에서는 일반적으로 고전압에 대한 내압을 견디게 하기 위하여 드레인 단의 정션을 그레이드 정션으로 형성함으로써 정션 내압을 확보하여 정션의 항복전압를 증가시켜 고내압 소자를 형성하게 된다. 이를 위해, 실리콘 기판과 바로 만나는 정션의 농도를 낮게 콘트롤하기 위하여 먼저 도즈량을 적게, 에너지를 높게 하여 이온주입을 진행하여 농도가 낮고 깊이가 깊은 정션을 형성한다. 이후 고농도 도핑된 영역 형성시에 도펀트 농도를 높게, 에너지를 낮게 하여 정션 깊이가 얕게 형성되도록 이온주입을 수행함으로써, 고전압 소자를 형성한다.
그러나, 상기와 같은 종래 기술에 의한 비대칭 고전압 트랜지스터에 의하면, 항복전압을 높이기 위해서는 소오스/드레인의 정션 면적을 넓혀야 한다는 문제점이 있었다. 또한, 게이트 폴리실리콘과 고농도 도핑 영역의 면적 마진을 충분히 확보하기 위해서는 게이트 산화막을 두껍게 형성해야 하므로, 커런트 퍼포먼스가 떨어진다는 문제점이 있었다.
이하에서, 종래 기술에 의한 비대칭 고전압 트랜지스터의 문제점을 도면을 참조하여 더욱 상세히 설명하도록 한다.
도 1은 종래기술에 의한 비대칭 고전압 트랜지스터를 형성하기 위해 사용되는 일반적인 양방향 고전압 DDD(Double Doped Drain) 구조를 보여주는 그림이다.
종래기술에 의한 비대칭 고전압 트랜지스터에서는 도 1에서 볼 수 있는 바와 같이, 드레인 단에 인가되는 고내압을 견디게 하기 위하여 게이트 산화막(30)을 두껍게 형성하여야 한다. 그런데, 소오스단의 채널영역에서도 게이트 산화막이 두껍게 형성되면, 커런트가 적게 흐르게 되어, 결국 커런트 퍼포먼스가 감소하게 된다 는 단점이 있다. 상기와 같은 단점은 일반적으로 컨트롤러 드라이버 칩(예컨대, VDF 컨트롤러 디바이스)에 내장되는 경우가 많아서, 커런트 퍼포먼스가 중요한 비대칭 고전압 트랜지스터의 경우에 특히 문제가 된다.
또한, 상기와 같이 고전압 소자의 커런트가 적게 흐를 경우, 회로적으로 원하는 커런트를 확보하기 위하여 트랜지스터의 폭을 넓혀야 하므로, 고전압 소자의 면적이 증가하여 전반적인 칩 면적이 증가되는 원인이 된다.
이에 더하여, 높은 정션 내압과 게이트 산화막(30) 사이의 내압을 증가시키기 위하여 저농도 도핑된 영역(20)과 콘택 부위의 고농도 도핑 영역(20')과의 거리(Diffused Space; 25)를 넓게 하여 고전압의 내압을 확보하도록 해야 하므로, 역시 고전압 소자의 면적이 증가하게 된다는 문제점이 있다.
이에 나아가, 비록 정션의 내압을 증가시킬 수 있다 하더라도 펀치쓰루 전압을 증가시키기 위해서는 고전압 트랜지스터의 채널 길이를 증가시켜야 하므로, 이로 인해 또한 트랜지스터의 면적이 증가한다는 문제점을 가지고 있었다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 채널길이를 증가시키지 않고도 고내압을 유지하면서 항복전압을 높일수 있는 고전압 트랜지스터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소정의 하부 구조가 형성된 반도체 기판 위에 적층되는 게이트 산화막과, 상기 게이트 산화막 위에 적층되는 게이트 전극을 포함하되, 상기 게이트 산화막은 일단 측의 소정 영역에서 타단 측의 나머지 영역보다 두껍게 형성되는 게이트; 상기 게이트 산화막이 두껍게 형성되지 않은 타단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되는 소오스 영역; 상기 게이트 산화막이 두껍게 형성된 일단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되되, 그 상부면이 상기 소오스 영역의 상부면보다 소정 높이만큼 낮게 형성되는 드레인 영역; 상기 소오스 영역과 드레인 영역 사이에 위치하도록 상기 게이트 하부의 반도체 기판내에 형성되되, 상기 게이트의 하부 방향으로 소정 거리만큼 이격되어 형성되는 펀치쓰루 방지막을 포함하는 비대칭 고전압 트랜지스터를 제공한다.
또한, 본 발명은 반도체 기판을 소정 깊이로 식각하고 산화막을 증착한후 상기 산화막을 에치백하여 펀치쓰루 방지막을 형성하는 1 단계; 상기 1 단계의 결과물 전면에 소정 두께의 실리콘을 형성한 후 그 위에 버퍼산화막을 형성하고 문턱전압 조절 이온주입하는 2 단계; 상기 2 단계의 결과물에서 드레인 정션 형성 영역에 저농도 도핑 영역을 형성하는 3 단계; 상기 3 단계의 결과물 전면에 제 1 게이트 산화막을 형성하고, 상기 제 1 게이트 산화막에서 드레인단 측 영역 이외의 부분을 제거한 후, 그 위에 제 2 게이트 산화막을 형성하는 4 단계; 상기 제 2 게이트 산화막 상에 게이트 전극을 형성하는 5 단계; 상기 5 단계의 결과물에서 소오스 정션 형성 영역에 저농도 도핑 영역을 형성하는 6 단계; 상기 6 단계의 결과물에 산화막 을 증착한 후, 상기 산화막 및 제 1, 제 2 게이트 산화막을 식각하는 7 단계; 상기 드레인 정션의 상부 및 게이트의 드레인단 측 상부를 식각하는 8 단계; 상기 소오스/드레인 정션에 고농도 도핑 영역을 형성하는 9 단계를 포함하는 비대칭 고전압 트랜지스터의 제조방법을 제공한다.
이로써, 비대칭 고전압 트랜지스터가 고내압 하에서도 동작이 가능하게 되고, 또한 비대칭 고전압 트랜지스터의 채널 길이를 최소화할 수 있게 될 뿐아니라, 커런트 퍼포먼스를 최대화할 수 있게 되는 것이다.
이하에서 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하도록 한다.
도 2a 내지 도2p는 본 발명에 의한 비대칭 고전압 트랜지스터의 제조방법을 보여주는 공정단면도이다. 이하에서는 고전압 NMOS를 구현하는 경우를 중심으로 설명하며, 고전압 PMOS를 구현하는 경우에는 반도체 기판을 N-type 실리콘 기판으로 하고, 이후의 소오스/드레인 도핑시 P-type 도펀트를 이온주입하여 구현한다.
우선, 도 2a에 도시된 바와 같이, 저도핑된 P-type 실리콘 기판(200) 상에 감광막(210)을 사용하여 패턴을 형성한 후, 펀치쓰루 방지막을 형성할 부위에 대하여 실리콘 기판을 식각한다. 이 때 저농도로 도핑된 실리콘 기판(200)을 사용함으로써 정션의 항복전압을 증가시킬 수 있게 된다.
이어서, 도 2b에서와 같이 소정 깊이로 식각된 실리콘 기판 상에 산화막(220)을 증착한 후, 도 2c에서처럼 산화막 식각(Etch-Back)을 진행한다. 이로써 고전압 펀치-쓰루 방지막(220)을 트랜지스터 채널과 격리할 수 있게 되는 것 이다. 이와 같은 펀치쓰루 방지 산화막(220)은 드레인 단에 고전압 인가시 채널 영역에서 일어나는 펀치쓰루 현상을 방지하는 역할을 하게 되므로, 결국 이로 인해 고내압을 증가시킬 수 있게 되는 것이다. 또한, 펀치쓰루 방지막(220)이 있는 경우에는 채널길이가 짧더라도 항복전압을 높게 유지할 수 있게 되므로, 채널 길이를 최소화할 수 있게 되어, 결국 트랜지스터의 면적을 최소화할 수 있게 된다.
이후, 도 2d에 도시된 바와 같이, 고전압 채널을 형성하기 위하여 실리콘 기판(200)상에 저 도핑 P-type 실리콘(200')을 성장시킨다. 이 때의 P-type 실리콘(200')은 상기에서의 실리콘 기판(200)과 동일한 정도로 도핑된 것을 사용한다. 또한 실리콘 기판(200)과 성장시키는 실리콘(200') 사이에 산화막(220)이 없도록 하기 위해 실리콘(200')의 증착에 앞서 세정 공정을 추가적으로 진행한다.
그리고나서, 도 2e에 도시된 바와 같이, 상기에서 성장시킨 p-type 실리콘 (200')위에 임플란트 버퍼 산화막(230)을 성장시킨 후 문턱 전압을 조절하기 위한 이온주입 공정을 수행한다. 여기서, 문턱 전압 조절용 이온주입이 된 영역은 그림에서 200''로 표시된다.
이어서 도 2f와 같이 고전압 드레인 단의 DDD 정션을 형성하기 위하여 감광막(210)으로 패턴을 형성한 후 N-type 도펀트를 사용하여 이온주입을 수행하여, 드레인단의 N-정션(240)을 형성한다 . 이때, 이온주입의 도핑 농도는 낮게하고, 에너지는 높게 하여 정션의 항복전압을 확보하도록 한다.
다음에 도 2g와 같이 이온 주입된 N-type 도펀트를 어닐링(열처리)하여 정션(240) 의 깊이가 깊게 형성되도록 한다. 즉, 도 2g에서 볼 수 있는 것과 같이,점선으로 표시된 부분은 어닐링 전의 정션의 프로파일을 나타내고, 실선으로 표시된 부분은 어닐링 후의 정션의 프로파일을 나타내고 있다.
그리고나서, 도 2h에 도시된 바와 같이 드레인의 저농도 도핑영역(240)이 형성된 실리콘 기판 상에 제 1 게이트 산화막(250)을 증착시킨 후 감광막(210)을 사용하여 패턴을 형성하게 된다. 이 때 형성된 제 1 게이트 산화막(250)은 고전압 드레인 단의 내압을 견디게 하기 위한 산화막으로 사용된다.
다음에 도 2i에서 처럼, 상기에서 형성된 패턴대로 제 1 게이트 산화막(250) 식각을 진행한 후, 추가로 제 2 게이트 산화막(260)을 성장시킨다. 상기에서 본 바와 같이, 고전압의 게이트 산화막은 소오스 단의 채널 영역과 드레인단의 채널 영역에서 산화막 두께가 다르게 형성되게 된다. 즉, 드레인 단의 채널 영역 산화막을 높게 하여 드레인 단에 걸리는 내압 특성을 증가시키며, 내압이 인가된 이후 채널 영역의 산화막 두께가 낮아 높은 커런트 퍼포먼스를 얻는 것이 가능하게 된다.
이어서, 도 2j에서 볼 수 있는 바와 같이, 상기 제 2 게이트 산화막(260)이 증착된 실리콘 기판 전면에 게이트 폴리 실리콘(270)을 증착한다.
이후, 도 2k에서 처럼, 게이트 폴리 실리콘(270)을 식각하여 게이트 전극을 형성한다.
그리고나서, 고전압 트랜지스터의 소오스 단의 저농도 도핑 영역(280)을 형성하기 위하여 도 2l과 같이, 감광막(210)으로 패턴을 형성한 후 N-type 이온주입 공정을 수행한다.
그리고 추가 산화막(290)을 증착시킨 후 상기 산화막(290)에 대한 식각을 수행한다. 이 때 식각은 측벽 식각을 수행하는 것과 같이 진행하며, 식각후에, 도 2m에서처럼 폴리실리콘(270)의 측벽에 산화막이 남게 된다. 또한 폴리실리콘(270) 상부에도 산화막이 남도록 식각을 수행한다.
그 다음에 도 2n처럼 감광막(210)으로 패턴을 형성한 후 실리콘 식각을 수행한다. 이때 드레인 단의 실리콘이 식각되며, 동시에 폴리실리콘의 드레인 쪽 상부도 함께 식각된다.
이어서, 도 2o와 같이, 소오스/드레인 단에 N-type 이온을 주입하여 고농도로 도핑된 영역인 N+ 정션(240', 280')을 추가로 형성한다. 즉, 본 발명에서는, 드레인 단의 실리콘 식각후 N+ 정션을 형성함으로써 도핑이 낮은 정션으로 인하여 드레인 단의 저항이 증가되므로 고내압을 증가시킬 수 있다.
그리고 이후 후속 공정 및 BPSG 산화막(300)을 형성하고 콘택을 형성한 후 배선(310)을 형성하면, 도 2p에서와 같은 구조를 가진 비대칭 고전압 트랜지스터가 완성되게 된다. 본 발명은 도 2p에서와 같은 구조에 의하여, 고내압하에서 동작할 수 있고, 채널길이를 증가시키지 않고도 항복전압을 높일 수 있으며, 커런트 퍼포먼스 또한 향상시킬 수 있게 되는 것이다.
본 발명의 비대칭 고전압 트랜지스터 및 그 제조방법에 의하면, 채널 사이에 펀치쓰루 방지막을 형성함으로써 드레인 단에 고전압 인가시 채널 영역에서 일어나는 펀치쓰루 현상을 개선할 수 있어 고내압을 증가시킬 수 있다. 따라서, 채널길이가 짧은 경우에도 고내압을 유지할 수 있으므로, 결국 채널 길이의 최소화에 의하여 트랜지스터의 면적을 최소화할 수 있게 된다.
또한, 본 발명에 의하면, 드레인 단의 실리콘 식각후에 고농도 도핑영역을 형성함으로써 도핑이 낮은 정션으로 인하여 드레인 단의 저항이 증가되므로 고내압을 증가시킬 수 있다.
이에 더하여, 본 발명에 의하면, 드레인 단의 채널 영역 게이트 산화막을 높게 하여 드레인 단에 걸리는 내압 특성을 증가시키며, 내압이 인가된 이후에는 채널 영역의 게이트 산화막 두께가 낮아 높은 커런트 퍼포먼스(current performance)를 얻을 수 있게 된다.
결국 본 발명에 의하면, 비대칭 고전압 트랜지스터가 고내압 하에서도 동작이 가능하게 된다. 또한, 트랜지스터의 채널 길이를 최소화함으로써 면적을 최소화할 수 있게 될 뿐아니라, 커런트 퍼포먼스를 최대화할 수 있게 되는 것이다.

Claims (9)

  1. 소정의 하부 구조가 형성된 반도체 기판 위에 적층되는 게이트 산화막과, 상기 게이트 산화막 위에 적층되는 게이트 전극을 포함하되, 상기 게이트 산화막은 일단 측의 소정 영역에서 타단 측의 나머지 영역보다 두껍게 형성되는 게이트;
    상기 게이트 산화막이 두껍게 형성되지 않은 타단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되는 소오스 영역;
    상기 게이트 산화막이 두껍게 형성된 일단 측에서 상기 게이트에 인접하는 반도체 기판 내에 형성되되, 그 상부면이 상기 소오스 영역의 상부면보다 소정 높이만큼 낮게 형성되는 드레인 영역;
    상기 소오스 영역과 드레인 영역 사이에 위치하도록 상기 게이트 하부의 반도체 기판내에 형성되되, 상기 게이트의 하부 방향으로 소정 거리만큼 이격되어 형성되는 펀치쓰루 방지막을 포함하는 비대칭 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 드레인 영역은 저농도 도핑 영역이 고농도 도핑 영역을 둘러싸는 DDD 구조로 형성되는 비대칭 고전압 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극의 양 측벽 및 소오스 영역 측의 게이트 전극 상부의 소정 영역에는 산화막이 형성되는 비대칭 고전압 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 펀치쓰루 방지막은 산화막으로 형성되는 비대칭 고전압 트랜지스터.
  5. 반도체 기판을 소정 깊이로 식각하고 산화막을 증착한후 상기 산화막을 에치백하여 펀치쓰루 방지막을 형성하는 1 단계;
    상기 1 단계의 결과물 전면에 소정 두께의 실리콘을 형성한 후 그 위에 버퍼산화막을 형성하고 문턱전압 조절 이온주입하는 2 단계;
    상기 2 단계의 결과물에서 드레인 정션 형성 영역에 저농도 도핑 영역을 형성하는 3 단계;
    상기 3 단계의 결과물 전면에 제 1 게이트 산화막을 형성하고, 상기 제 1 게이트 산화막에서 드레인단 측 영역 이외의 부분을 제거한 후, 그 위에 제 2 게이트 산화막을 형성하는 4 단계;
    상기 제 2 게이트 산화막 상에 게이트 전극을 형성하는 5 단계;
    상기 5 단계의 결과물에서 소오스 정션 형성 영역에 저농도 도핑 영역을 형성하는 6 단계;
    상기 6 단계의 결과물에 산화막을 증착한 후, 상기 산화막 및 제 1, 제 2 게이트 산화막을 식각하는 7 단계;
    상기 드레인 정션의 상부 및 게이트의 드레인단 측 상부를 식각하는 8 단계;
    상기 소오스 정션 형성 영역과 상기 드레인 정션 형성 영역에 고농도 도핑 영역을 형성하는 9 단계를 포함하는 비대칭 고전압 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 펀치쓰루 방지막은 채널 영역과 격리되어 형성되는 것을 특징으로 하는 비대칭 고전압 트랜지스터의 제조방법.
  7. 제 5 항에 있어서,
    상기 1단계의 결과물 전면에 성장시키는 실리콘은 반도체 기판과 동일한 정도로 도핑된 것임을 특징으로 하는 비대칭 고전압 트랜지스터의 제조방법.
  8. 제 5 항에 있어서,
    상기 2 단계에서 반도체 기판 상에 실리콘을 증착하기 전에 클리닝 공정을 더 포함하는 것을 특징으로 하는 비대칭 고전압 트랜지스터의 제조방법.
  9. 제 5 항에 있어서,
    상기 7 단계에서 산화막이 식각된 이후에, 게이트 전극 측벽 및 게이트 전극 상부에 산화막이 남게 되는 것을 특징으로 하는 비대칭 고전압 트랜지스터의 제조방법.
KR1020040018959A 2004-03-19 2004-03-19 비대칭 고전압 트랜지스터 및 그 제조방법 KR101044778B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040018959A KR101044778B1 (ko) 2004-03-19 2004-03-19 비대칭 고전압 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040018959A KR101044778B1 (ko) 2004-03-19 2004-03-19 비대칭 고전압 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050093487A KR20050093487A (ko) 2005-09-23
KR101044778B1 true KR101044778B1 (ko) 2011-06-27

Family

ID=37274591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040018959A KR101044778B1 (ko) 2004-03-19 2004-03-19 비대칭 고전압 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101044778B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770539B1 (ko) * 2006-08-11 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100851216B1 (ko) * 2007-06-12 2008-08-07 주식회사 동부하이텍 파워소자의 게이트 옥사이드 형성구조

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222727A (ja) * 1994-11-30 1996-08-30 At & T Corp 高電圧横方向デバイスのための効率的面積利用設計
JPH08264788A (ja) * 1995-03-13 1996-10-11 Samsung Electron Co Ltd 高耐圧トランジスタ及びその製造方法
JP2004055999A (ja) 2002-07-23 2004-02-19 Seiko Epson Corp 半導体装置及びその製造方法
KR100493018B1 (ko) 2002-06-12 2005-06-07 삼성전자주식회사 반도체 장치의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222727A (ja) * 1994-11-30 1996-08-30 At & T Corp 高電圧横方向デバイスのための効率的面積利用設計
JPH08264788A (ja) * 1995-03-13 1996-10-11 Samsung Electron Co Ltd 高耐圧トランジスタ及びその製造方法
KR100493018B1 (ko) 2002-06-12 2005-06-07 삼성전자주식회사 반도체 장치의 제조방법
JP2004055999A (ja) 2002-07-23 2004-02-19 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20050093487A (ko) 2005-09-23

Similar Documents

Publication Publication Date Title
US7045857B2 (en) Termination for trench MIS device having implanted drain-drift region
US20180374949A1 (en) Method for fabricating ldmos with self-aligned body
JP4388017B2 (ja) 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス
US7033876B2 (en) Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US7161208B2 (en) Trench mosfet with field relief feature
USRE32800E (en) Method of making mosfet by multiple implantations followed by a diffusion step
US10784337B2 (en) MOSFET and a method for manufacturing the same
US11152504B2 (en) Methods of fabricating field-effect transistors
US20070034895A1 (en) Folded-gate MOS transistor
US8748980B2 (en) U-shape RESURF MOSFET devices and associated methods of manufacturing
US7517759B2 (en) Method of fabricating metal oxide semiconductor device
CN110767551A (zh) Ldmos器件及其制作方法及调节其电性参数的方法
US7279367B1 (en) Method of manufacturing a thyristor semiconductor device
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
JP2009004493A (ja) 半導体装置及びその製造方法
US7767536B2 (en) Semiconductor device and fabricating method thereof
KR100488099B1 (ko) 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법
KR101044778B1 (ko) 비대칭 고전압 트랜지스터 및 그 제조방법
KR100343469B1 (ko) 트랜지스터 제조방법
EP3998638A1 (en) Laterally diffused metal oxide semiconductor device and manufacturing method therefor
KR100940113B1 (ko) 고전압 트랜지스터 제조방법
KR20010064328A (ko) 인버스 ｔ형 ｌｄｄ 구조의 모스 트랜지스터의 제조방법
JPH01123474A (ja) 絶縁ゲート型半導体装置
KR100308783B1 (ko) 반도체소자제조방법
KR100538147B1 (ko) 이온화 충돌 소자 및 그 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 9