JPH08222727A - 高電圧横方向デバイスのための効率的面積利用設計 - Google Patents
高電圧横方向デバイスのための効率的面積利用設計Info
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- JPH08222727A JPH08222727A JP7311472A JP31147295A JPH08222727A JP H08222727 A JPH08222727 A JP H08222727A JP 7311472 A JP7311472 A JP 7311472A JP 31147295 A JP31147295 A JP 31147295A JP H08222727 A JPH08222727 A JP H08222727A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000015556 catabolic process Effects 0.000 claims abstract description 29
- 230000007704 transition Effects 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 claims description 14
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004141 dimensional analysis Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/8611—Planar PN junction diodes
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Abstract
(57)【要約】
【課題】 本発明は高電圧横方向デバイスのための効率
的面積利用設計を提供する。 【解決手段】 明らかにされている横方向半導体デバイ
スは、第１の伝導形の半導体基体、第１の伝導形と相対
する第２の伝導形を有し、半導体基体の表面上に形成さ
れたドリフト領域を有する。ドリフト領域中に形成され
たドレイン領域は、曲線部のあらかじめ決められた表面
半径と、第１の表面幅を含む表面領域を有する端部、幅
が第１の幅から第２の表面幅まで傾斜する遷移部分及び
第２の上昇部幅を有する中間部分を含む。ソース領域は
ドリフト領域中に、ドレイン領域から離れて形成され
る。
的面積利用設計を提供する。 【解決手段】 明らかにされている横方向半導体デバイ
スは、第１の伝導形の半導体基体、第１の伝導形と相対
する第２の伝導形を有し、半導体基体の表面上に形成さ
れたドリフト領域を有する。ドリフト領域中に形成され
たドレイン領域は、曲線部のあらかじめ決められた表面
半径と、第１の表面幅を含む表面領域を有する端部、幅
が第１の幅から第２の表面幅まで傾斜する遷移部分及び
第２の上昇部幅を有する中間部分を含む。ソース領域は
ドリフト領域中に、ドレイン領域から離れて形成され
る。
Description
【発明の詳細な説明】
【０００１】
【本発明の分野】本発明は横方向半導体デバイス、より
具体的には面積構成が減少した高電圧横方向デバイスに
係る。
具体的には面積構成が減少した高電圧横方向デバイスに
係る。
【０００２】
【関連技術の説明】非常に薄いエピタキシャル層又は注
入層を用いた高電圧横方向デバイスは、広く知られてい
る。これらの横方向デバイスにおいて、表面近くで電界
分布の変化が起こる。ＲＥＳＵＲＦ（減少した表面電
界）技術が、これらのデバイスを作製するために、開発
されてきた。基本的な構造は一般的に、上に低濃度ドー
プＮ形エピタキシャル層を有する高オーム性Ｐ形半導体
基板を含む。その上に、ゲート及びソース／ドレイン領
域が形成される。ダイオード、ＩＧＢＥＴ、ＭＯＳトラ
ンジスタ及びサイリスタといった横方向デバイスが、こ
の技術を用いて形成できる。
入層を用いた高電圧横方向デバイスは、広く知られてい
る。これらの横方向デバイスにおいて、表面近くで電界
分布の変化が起こる。ＲＥＳＵＲＦ（減少した表面電
界）技術が、これらのデバイスを作製するために、開発
されてきた。基本的な構造は一般的に、上に低濃度ドー
プＮ形エピタキシャル層を有する高オーム性Ｐ形半導体
基板を含む。その上に、ゲート及びソース／ドレイン領
域が形成される。ダイオード、ＩＧＢＥＴ、ＭＯＳトラ
ンジスタ及びサイリスタといった横方向デバイスが、こ
の技術を用いて形成できる。
【０００３】高電圧横方向デバイスの重要な特性には、
降伏電圧、オン状態の抵抗及びデバイスの全面積が含ま
れる。これらの特性を最適化するには、設計パラメー
タ、特にドーピング濃度、ドレイン／高電圧領域とソー
ス／低電圧領域間のドリフト長又は横方向間隔及びＮ+
及びＰ+ 領域の形状又は曲率半径に対する注意が必要で
ある。
降伏電圧、オン状態の抵抗及びデバイスの全面積が含ま
れる。これらの特性を最適化するには、設計パラメー
タ、特にドーピング濃度、ドレイン／高電圧領域とソー
ス／低電圧領域間のドリフト長又は横方向間隔及びＮ+
及びＰ+ 領域の形状又は曲率半径に対する注意が必要で
ある。
【０００４】高電圧横方向デバイスは、通常３００ボル
ト以上を扱えることが必要とされる。従来の二次元解析
では、具体的なデバイスに対して降伏電圧を実現するの
に必要な基板ドーピング及びドリフト長を考える。しば
しば、これらの横方向デバイスには、表面における曲線
部のあらかじめ決められた上昇部半径で終端する細長い
Ｎ+ ドレイン領域又はソース領域が形成される。しか
し、電界に対するＮ+ ドレイン領域のこの曲率の三次元
的な効果は、二次元解析ではしばしば考えられておら
ず、エイチ・ワイルマズ（H.Yilmaz）、“３−Ｄ効果を
最小にするための横方向高電圧ＩＣデバイスのモデリン
グ及び最適化”エレクトロケミカル・ソサイエティ・プ
ロシーディング・オン・ハイボルテージ・アンド・スマ
ートパワー・デバイス（Electrochemical Society Proc
eedings on High Voltage and SmartPower Devices）、
第８７−１３巻、によれば、依然として、この曲率はデ
バイスの降伏電圧を制限する要因になりうる。Ｎ+ ドレ
イン／コレクタ電極の曲線部は、Ｎ−Ｎ+接合における
電界を増す。従って、二次元シミュレーションにより最
適化された横方向デバイスの実際の降伏電圧は、Ｎ−Ｎ
+接合曲線部により低下する。イー・ジェイ・ヴィルデ
ィ（E. J. Wildi） ら、“注入ＲＥＳＵＲＦデバイスの
モデリング及びプロセス実行”テクニカル・ダイジェス
ト１９８２ＩＥＤＭ、２６８−２７１頁によると、降伏
電圧はデバイスの他の部分より、小さな曲線部半径を有
するＮ+ 領域の先端において、試験デバイスで最初に起
こる。ワイルマヅ（Yilmaz）の三次元電荷制御モデル
は、曲線効果は（１）曲線部のＮ+ドレイン半径を増す
か（２）曲線部が存在するＮ−Ｎ+ 接合の端部における
Ｎ+ドレインとソース間のドリフト距離を増すことによ
り、降伏電圧を増すことによって、低下することを示唆
している。最初の方法、すなわちＮ+ 半径を増すこと
は、Ｎ+ ドレイン領域全体の基体の幅を増す効果をもつ
とともに、もし広くなったＮ+ ドレイン周囲に最適化さ
れたドリフト長を保つなら、デバイス全体の面積を増す
効果をもつ。第２の方法、すなわち端部におけるドリフ
ト距離を増しながら、デバイス全体の最適化されたドリ
フト距離を保つことは、長くなったドリフト領域がデバ
イスのオン状態の抵抗を著しく増加させるため、不利で
ある。
ト以上を扱えることが必要とされる。従来の二次元解析
では、具体的なデバイスに対して降伏電圧を実現するの
に必要な基板ドーピング及びドリフト長を考える。しば
しば、これらの横方向デバイスには、表面における曲線
部のあらかじめ決められた上昇部半径で終端する細長い
Ｎ+ ドレイン領域又はソース領域が形成される。しか
し、電界に対するＮ+ ドレイン領域のこの曲率の三次元
的な効果は、二次元解析ではしばしば考えられておら
ず、エイチ・ワイルマズ（H.Yilmaz）、“３−Ｄ効果を
最小にするための横方向高電圧ＩＣデバイスのモデリン
グ及び最適化”エレクトロケミカル・ソサイエティ・プ
ロシーディング・オン・ハイボルテージ・アンド・スマ
ートパワー・デバイス（Electrochemical Society Proc
eedings on High Voltage and SmartPower Devices）、
第８７−１３巻、によれば、依然として、この曲率はデ
バイスの降伏電圧を制限する要因になりうる。Ｎ+ ドレ
イン／コレクタ電極の曲線部は、Ｎ−Ｎ+接合における
電界を増す。従って、二次元シミュレーションにより最
適化された横方向デバイスの実際の降伏電圧は、Ｎ−Ｎ
+接合曲線部により低下する。イー・ジェイ・ヴィルデ
ィ（E. J. Wildi） ら、“注入ＲＥＳＵＲＦデバイスの
モデリング及びプロセス実行”テクニカル・ダイジェス
ト１９８２ＩＥＤＭ、２６８−２７１頁によると、降伏
電圧はデバイスの他の部分より、小さな曲線部半径を有
するＮ+ 領域の先端において、試験デバイスで最初に起
こる。ワイルマヅ（Yilmaz）の三次元電荷制御モデル
は、曲線効果は（１）曲線部のＮ+ドレイン半径を増す
か（２）曲線部が存在するＮ−Ｎ+ 接合の端部における
Ｎ+ドレインとソース間のドリフト距離を増すことによ
り、降伏電圧を増すことによって、低下することを示唆
している。最初の方法、すなわちＮ+ 半径を増すこと
は、Ｎ+ ドレイン領域全体の基体の幅を増す効果をもつ
とともに、もし広くなったＮ+ ドレイン周囲に最適化さ
れたドリフト長を保つなら、デバイス全体の面積を増す
効果をもつ。第２の方法、すなわち端部におけるドリフ
ト距離を増しながら、デバイス全体の最適化されたドリ
フト距離を保つことは、長くなったドリフト領域がデバ
イスのオン状態の抵抗を著しく増加させるため、不利で
ある。
【０００５】従って、用いる面積が小さく、なおデバイ
スの降伏電圧及びオン状態の抵抗を保つ高電圧横方向デ
バイスの必要性がある。
スの降伏電圧及びオン状態の抵抗を保つ高電圧横方向デ
バイスの必要性がある。
【０００６】
【本発明の要約】最小表面積を置き換える横方向半導体
デバイスが、明らかにされている。デバイスは第１の伝
導形の半導体基体を含む。第１の伝導形と相対する第２
の伝導形を有するドリフト領域が、半導体基体の表面上
に形成される。ドリフト領域中に形成されたドレイン領
域は、あらかじめ決められた曲線部半径と第１の横方向
を有する端部を含む表面領域を有する。ドレイン領域は
また、遷移部分を含み、その中で上昇部分の幅は、第１
の幅から第２の横方向幅まで傾斜をもち、第２の幅を有
する中間部分が含まれる。ソース領域は、ドリフト領域
中に、ドレイン領域から離れて形成される。
デバイスが、明らかにされている。デバイスは第１の伝
導形の半導体基体を含む。第１の伝導形と相対する第２
の伝導形を有するドリフト領域が、半導体基体の表面上
に形成される。ドリフト領域中に形成されたドレイン領
域は、あらかじめ決められた曲線部半径と第１の横方向
を有する端部を含む表面領域を有する。ドレイン領域は
また、遷移部分を含み、その中で上昇部分の幅は、第１
の幅から第２の横方向幅まで傾斜をもち、第２の幅を有
する中間部分が含まれる。ソース領域は、ドリフト領域
中に、ドレイン領域から離れて形成される。
【０００７】ドレイン領域の曲線部のあらかじめ決めら
れた上昇部の半径は、ドレイン領域がデバイスのあらか
じめ決められた最小降伏電圧を維持するよう、選択でき
る。ソース領域はデバイスの能動領域を最大にするた
め、ドレイン領域から均一に離してよい。
れた上昇部の半径は、ドレイン領域がデバイスのあらか
じめ決められた最小降伏電圧を維持するよう、選択でき
る。ソース領域はデバイスの能動領域を最大にするた
め、ドレイン領域から均一に離してよい。
【０００８】
【好ましい実施例の詳細な記述】以下の図面及び説明
は、横方向二重拡散絶縁ゲート電界効果トランジスタ
（ＬＤＭＯＳトランジスタともよぶ）に関してである。
しかし、デバイスの設計は横方向ダイオード、サイリス
タ、ＩＧＦＥＴ及びＭＯＳトランジスタにも適用でき
る。“ソース”及び“ドレイン”という用語は、以下で
述べる好ましい実施例中の領域をさすために用いられ
る。しかし、“ソース”についての説明は“陰極”又は
“エミッタ”にあてはまる。同様に、“ドレイン”につ
いての説明は、用途によって、“陽極”又は“コレクタ
タ”にあてはまる。
は、横方向二重拡散絶縁ゲート電界効果トランジスタ
（ＬＤＭＯＳトランジスタともよぶ）に関してである。
しかし、デバイスの設計は横方向ダイオード、サイリス
タ、ＩＧＦＥＴ及びＭＯＳトランジスタにも適用でき
る。“ソース”及び“ドレイン”という用語は、以下で
述べる好ましい実施例中の領域をさすために用いられ
る。しかし、“ソース”についての説明は“陰極”又は
“エミッタ”にあてはまる。同様に、“ドレイン”につ
いての説明は、用途によって、“陽極”又は“コレクタ
タ”にあてはまる。
【０００９】図１を参照すると、ＬＤＭＯＳトランジス
タが一般的に１０と印されている。Ｐ形半導体基板は１
２と印されている。低濃度ドープＮ形ドリフト領域１４
は、基板１２上のエピタキシャル層でよい。あるいは、
ドリフト領域１４は出発時の基板１２中に、所望のドー
ズに直接注入できる。
タが一般的に１０と印されている。Ｐ形半導体基板は１
２と印されている。低濃度ドープＮ形ドリフト領域１４
は、基板１２上のエピタキシャル層でよい。あるいは、
ドリフト領域１４は出発時の基板１２中に、所望のドー
ズに直接注入できる。
【００１０】ゲート酸化物層２２は酸素又は酸素流雰囲
気中で、半導体１０の表面上に成長させる。その後、多
結晶シリコン（ポリ）の層を、半導体ウエハの表面上に
堆積させ、パターン形成し、エッチし、導電性ポリゲー
ト２４を形成する。酸化物層又はフォトレジスト層は、
異なる伝導形の２つの注入用のマスクとして用いてもよ
い。第１に、ホウ素のようなＰ形ドーパントを、領域１
４中に注入し、Ｐ領域１６を生成させる。同じ又は同様
のマスクを用いて、第２の注入が行われる。この場合、
リン又は砒素のようなＮ形ドーパントが用いられる。こ
れにより、Ｐ領域１６より浅いＮ形領域１８が生成す
る。Ｐ領域１６はＰ半導体基板のバックグランド・ドー
パント濃度より高いドーパント濃度を、持つであろう。
Ｐ及びＮ注入種は拡散工程を通して追し込まれ、Ｎ形ソ
ース領域１８を囲むＰ形基体１６を有する絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）を、生成させる。基
体１６の最上部は、ソース領域又は陰極１８とドリフト
領域１４間に作製される電界効果トランジスタのチャネ
ル領域として働くであろう。たとえば、Ｎ+ ドレイン注
入をリンで行い、続いてドライブ−イン拡散工程を行
う。これはソース１８についても、同じ工程となる。こ
の注入により、ドレイン領域又は陽極２０が生成し、ソ
ース領域１８中のドーパント濃度でよい。あるいは、陽
極領域はＰ+形でよい。ポリゲート２４はチャネル基体
１６上及びドリフト領域１４の一部上に、ソース領域１
８の横方向のふちの近くの点から延びる。ドリフト距離
２９は一般に、基体１６とドレイン領域２０間の距離を
さす。
気中で、半導体１０の表面上に成長させる。その後、多
結晶シリコン（ポリ）の層を、半導体ウエハの表面上に
堆積させ、パターン形成し、エッチし、導電性ポリゲー
ト２４を形成する。酸化物層又はフォトレジスト層は、
異なる伝導形の２つの注入用のマスクとして用いてもよ
い。第１に、ホウ素のようなＰ形ドーパントを、領域１
４中に注入し、Ｐ領域１６を生成させる。同じ又は同様
のマスクを用いて、第２の注入が行われる。この場合、
リン又は砒素のようなＮ形ドーパントが用いられる。こ
れにより、Ｐ領域１６より浅いＮ形領域１８が生成す
る。Ｐ領域１６はＰ半導体基板のバックグランド・ドー
パント濃度より高いドーパント濃度を、持つであろう。
Ｐ及びＮ注入種は拡散工程を通して追し込まれ、Ｎ形ソ
ース領域１８を囲むＰ形基体１６を有する絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）を、生成させる。基
体１６の最上部は、ソース領域又は陰極１８とドリフト
領域１４間に作製される電界効果トランジスタのチャネ
ル領域として働くであろう。たとえば、Ｎ+ ドレイン注
入をリンで行い、続いてドライブ−イン拡散工程を行
う。これはソース１８についても、同じ工程となる。こ
の注入により、ドレイン領域又は陽極２０が生成し、ソ
ース領域１８中のドーパント濃度でよい。あるいは、陽
極領域はＰ+形でよい。ポリゲート２４はチャネル基体
１６上及びドリフト領域１４の一部上に、ソース領域１
８の横方向のふちの近くの点から延びる。ドリフト距離
２９は一般に、基体１６とドレイン領域２０間の距離を
さす。
【００１１】デバイスを完成させるため、ボロホスホシ
リケート・ガラス（ＢＰＳＧ）のような誘電体材料の層
を、接触フォトレジスト層とともに、堆積させてよい。
適切な接触は、表面ソース領域１８及びドレイン領域２
０の少なくとも一部を露出するよう、エッチされる。接
触２６及び２８を作成するため、アルミニウムを用い
て、メタライゼーションを形成する。
リケート・ガラス（ＢＰＳＧ）のような誘電体材料の層
を、接触フォトレジスト層とともに、堆積させてよい。
適切な接触は、表面ソース領域１８及びドレイン領域２
０の少なくとも一部を露出するよう、エッチされる。接
触２６及び２８を作成するため、アルミニウムを用い
て、メタライゼーションを形成する。
【００１２】図２は一般的に１０と印されたＬＤＭＯＳ
トランジスタの上面図である。ＬＤＭＯＳトランジスタ
１０は、任意のいくつかの形をとってよい。示された構
造は電流輸送特性が必要とするように、一連の細長い構
造を生成させるため、方向３０に平行に、無限に細長く
てよい。ＬＤＭＯＳトランジスタ構造は必要な回数くり
返してよい。複数のソース及びドレインを有すると、ド
レイン領域２０はソース領域１８と入れ代ることができ
る。
トランジスタの上面図である。ＬＤＭＯＳトランジスタ
１０は、任意のいくつかの形をとってよい。示された構
造は電流輸送特性が必要とするように、一連の細長い構
造を生成させるため、方向３０に平行に、無限に細長く
てよい。ＬＤＭＯＳトランジスタ構造は必要な回数くり
返してよい。複数のソース及びドレインを有すると、ド
レイン領域２０はソース領域１８と入れ代ることができ
る。
【００１３】シリコンは約３．０×１０5 Ｖ／ｃｍの降
伏電圧特性を有し、この電圧でキャリヤが生成し、それ
らは結晶格子と衝突し、電子−正孔対を“自由”にす
る。電界は運動エネルギーを与え、自由キャリヤを加速
し、更にキャリヤ生成を起こす。従って、ソース２０及
びドレイン１８間の横方向ドリフト領域１４の指定は、
設計上考えるべき重要な点である。あらかじめ決められ
たドーピング濃度の場合、より高い降伏電圧が必要なデ
バイスには、より長いドリフト距離２９が必要である。
Ｎ+ ドレイン領域２０の端部３２は、デバイスの他の部
分を著しく越える電界を有するであろう。これは直角の
角度又は曲がりの小さな半径を有する高電圧ドレイン領
域２０から、低電圧ドリフト領域１４及びソース１８ま
で延びる鋭い電位勾配のために生じる。端部３２におけ
る電界は３．０×１０5 Ｖ／ｃｍの臨界電界強度を越え
るから、端部形状はデバイス全体の降伏電圧に対し、重
要になる。
伏電圧特性を有し、この電圧でキャリヤが生成し、それ
らは結晶格子と衝突し、電子−正孔対を“自由”にす
る。電界は運動エネルギーを与え、自由キャリヤを加速
し、更にキャリヤ生成を起こす。従って、ソース２０及
びドレイン１８間の横方向ドリフト領域１４の指定は、
設計上考えるべき重要な点である。あらかじめ決められ
たドーピング濃度の場合、より高い降伏電圧が必要なデ
バイスには、より長いドリフト距離２９が必要である。
Ｎ+ ドレイン領域２０の端部３２は、デバイスの他の部
分を著しく越える電界を有するであろう。これは直角の
角度又は曲がりの小さな半径を有する高電圧ドレイン領
域２０から、低電圧ドリフト領域１４及びソース１８ま
で延びる鋭い電位勾配のために生じる。端部３２におけ
る電界は３．０×１０5 Ｖ／ｃｍの臨界電界強度を越え
るから、端部形状はデバイス全体の降伏電圧に対し、重
要になる。
【００１４】ＬＤＭＯＳトランジスタ１０の表面配置が
明らかにされており、この場合、Ｎ+ ドレイン領域２０
は端部３２においてほぼ半円又は弧状部分を示す曲線部
３４の上昇部の最小半径になっている。曲線部３４の最
小半径は、デバイス１０の高い降伏電圧を保つため、十
分大きい必要がある。高い電圧横方向デバイスの場合、
望ましい最小降伏電圧は、４００ボルトであろう。端部
３２はまた、第１の最大幅を示すであろう。遷移部分３
６において、ドレイン領域２０の横方向の幅は、第１の
部分から第２の最小幅まで、徐々に傾斜する。ドレイン
２０の中間部分３８は第２の横方向幅を保つ。トランジ
スタ部分３６の曲線部は実験的に決めてもよいが、曲線
部の半径は端部３２の曲線部３４の最小半径より大きい
ままである必要がある。
明らかにされており、この場合、Ｎ+ ドレイン領域２０
は端部３２においてほぼ半円又は弧状部分を示す曲線部
３４の上昇部の最小半径になっている。曲線部３４の最
小半径は、デバイス１０の高い降伏電圧を保つため、十
分大きい必要がある。高い電圧横方向デバイスの場合、
望ましい最小降伏電圧は、４００ボルトであろう。端部
３２はまた、第１の最大幅を示すであろう。遷移部分３
６において、ドレイン領域２０の横方向の幅は、第１の
部分から第２の最小幅まで、徐々に傾斜する。ドレイン
２０の中間部分３８は第２の横方向幅を保つ。トランジ
スタ部分３６の曲線部は実験的に決めてもよいが、曲線
部の半径は端部３２の曲線部３４の最小半径より大きい
ままである必要がある。
【００１５】ドリフト領域１４の長さ２９は、エス・コ
ラック（S. Colak）により“パワーＬＤＭＯＳＴの静特
性に対するドリフト領域パラメータの効果”、トランス
アクション・アイ・イーイーイー・エレクトロン・デバ
イス（Trans. IEEE ElectronDevices）、ＥＤ−２８
巻、１２号、１９８１年１２月、１４５５−１４６６頁
に述べられているような解析方法を用いて決めてよい。
コラック（Ｃｏｌａｋ）の数値モデルに従うと、ドリフ
ト領域１４の厚さを、ある点まで減少させると、より均
一な電位傾斜が生じることにより、降伏電圧特性が改善
される。更に、与えられた降伏電圧の場合、ドリフト領
域厚とドーパント濃度の連続的な組合せがある。過度に
厚いドリフト領域は、オン状態の抵抗低下が制限される
ため、望ましくなく、一方過度に薄い層では、同じ降伏
電圧を確保するため、非常に高いドーピングが必要にな
る。ドリフト領域厚及び基板ドーピングを含む与えられ
た一組のパラメータの場合、ドリフト領域長２９が増す
と、降伏電圧はドリフト領域１４と基板１２の接合にお
ける降伏特性により決る一定値まで、増加する。より長
いドリフト距離２９では、より高い降伏電圧が容易にな
るが、ソース端子２６とドレイン端子２８間の間隔が増
すことにより、より高い抵抗も生じる。ドレイン２０の
端部３２に隣接して、より長いドリフト長２９ができる
ため、電流が移動すべき距離が増し、それによってデバ
イス１０のオン状態の抵抗に、大きな影響が生じる。例
によっては、この長さ２９がドリフト領域１４の部分
に、影響が及ばないようになる可能性がある。従って、
ドリフト領域１４の長さ２９は、能動ドリフト領域１４
とデバイス１０の低オン状態抵抗を保つため、ソース１
８、端部３２、遷移部分３６及びドレイン２０の中間部
分３８間で、一様に保つべきである。遷移部分３６及び
中間部分３８において、ドレイン２０の幅が減少する結
果、ドリフト領域１４及びソース１８はより接近し、そ
れによって中間部分でデバイス１０の幅４２が減少す
る。これにより、領域４４及び４６の面積だけ、デバイ
ス全体の面積が減少する。
ラック（S. Colak）により“パワーＬＤＭＯＳＴの静特
性に対するドリフト領域パラメータの効果”、トランス
アクション・アイ・イーイーイー・エレクトロン・デバ
イス（Trans. IEEE ElectronDevices）、ＥＤ−２８
巻、１２号、１９８１年１２月、１４５５−１４６６頁
に述べられているような解析方法を用いて決めてよい。
コラック（Ｃｏｌａｋ）の数値モデルに従うと、ドリフ
ト領域１４の厚さを、ある点まで減少させると、より均
一な電位傾斜が生じることにより、降伏電圧特性が改善
される。更に、与えられた降伏電圧の場合、ドリフト領
域厚とドーパント濃度の連続的な組合せがある。過度に
厚いドリフト領域は、オン状態の抵抗低下が制限される
ため、望ましくなく、一方過度に薄い層では、同じ降伏
電圧を確保するため、非常に高いドーピングが必要にな
る。ドリフト領域厚及び基板ドーピングを含む与えられ
た一組のパラメータの場合、ドリフト領域長２９が増す
と、降伏電圧はドリフト領域１４と基板１２の接合にお
ける降伏特性により決る一定値まで、増加する。より長
いドリフト距離２９では、より高い降伏電圧が容易にな
るが、ソース端子２６とドレイン端子２８間の間隔が増
すことにより、より高い抵抗も生じる。ドレイン２０の
端部３２に隣接して、より長いドリフト長２９ができる
ため、電流が移動すべき距離が増し、それによってデバ
イス１０のオン状態の抵抗に、大きな影響が生じる。例
によっては、この長さ２９がドリフト領域１４の部分
に、影響が及ばないようになる可能性がある。従って、
ドリフト領域１４の長さ２９は、能動ドリフト領域１４
とデバイス１０の低オン状態抵抗を保つため、ソース１
８、端部３２、遷移部分３６及びドレイン２０の中間部
分３８間で、一様に保つべきである。遷移部分３６及び
中間部分３８において、ドレイン２０の幅が減少する結
果、ドリフト領域１４及びソース１８はより接近し、そ
れによって中間部分でデバイス１０の幅４２が減少す
る。これにより、領域４４及び４６の面積だけ、デバイ
ス全体の面積が減少する。
【００１６】図３からわかるように、設計の特徴はま
た、一般に１００と印された別の実施例のようなより大
規模な集積デバイスにも適用できる。ソース１１８及び
ドレイン１２０領域は、デバイス内で入れ代っている。
ドレイン１２０には、デバイス１００の降伏又は電圧値
に適した曲線部１３４の最小半径を有する円状端部１３
２、デバイス全体の面積を減らすためのより狭い中間部
分１３８が形成されている。ソース１１８にはまた、よ
り狭い中間部分１４８とともに、デバイス１００の降伏
電圧のための曲線部１４４の最小半径を有する端部１４
２を形成してよい。ソース１１８及びドレイン１２０間
のドリフト領域１１４は、オン状態の抵抗を保つため、
デバイス１００内で一様なドリフト長１２９を有する。
た、一般に１００と印された別の実施例のようなより大
規模な集積デバイスにも適用できる。ソース１１８及び
ドレイン１２０領域は、デバイス内で入れ代っている。
ドレイン１２０には、デバイス１００の降伏又は電圧値
に適した曲線部１３４の最小半径を有する円状端部１３
２、デバイス全体の面積を減らすためのより狭い中間部
分１３８が形成されている。ソース１１８にはまた、よ
り狭い中間部分１４８とともに、デバイス１００の降伏
電圧のための曲線部１４４の最小半径を有する端部１４
２を形成してよい。ソース１１８及びドレイン１２０間
のドリフト領域１１４は、オン状態の抵抗を保つため、
デバイス１００内で一様なドリフト長１２９を有する。
【００１７】横方向半導体の別の実施例が、図４−図５
中で一般的に２００と示されている。デバイスは単純な
ダイオードとして作製してよい。図４を参照すると、ダ
イオード２００にはエピタキシャル又は基板２１２中へ
の注入により形成されたＮ−ドリフト領域２１４が、形
成されている。たとえば、高電圧ドレイン領域２２０
は、ドリフト領域より高いドーパント濃度を有するＮ+
伝導形を生成させるため、ドリフト領域２１４にリンを
注入してもよい。ソース領域２１８にはホウ素のような
Ｐ形ドーパントを注入してもよい。ドリフト長２２９が
ソース２１８及びドレイン２２０間にできる。ドレイン
接触２２８及びソース接触２２６とともに、酸化物層２
２２がダイオード２００の表面上に形成される。
中で一般的に２００と示されている。デバイスは単純な
ダイオードとして作製してよい。図４を参照すると、ダ
イオード２００にはエピタキシャル又は基板２１２中へ
の注入により形成されたＮ−ドリフト領域２１４が、形
成されている。たとえば、高電圧ドレイン領域２２０
は、ドリフト領域より高いドーパント濃度を有するＮ+
伝導形を生成させるため、ドリフト領域２１４にリンを
注入してもよい。ソース領域２１８にはホウ素のような
Ｐ形ドーパントを注入してもよい。ドリフト長２２９が
ソース２１８及びドレイン２２０間にできる。ドレイン
接触２２８及びソース接触２２６とともに、酸化物層２
２２がダイオード２００の表面上に形成される。
【００１８】図５は半導体デバイス２００の別の実施例
の上面図である。ドレイン領域２２０には、デバイス２
００の降伏電圧に適した曲線部２３４の半径を有する端
部２３２が形成されている。遷移部分２３６は第１の幅
から第２の幅へ傾斜している。中間部分２３８は第２の
幅を有する。ドリフト領域２１４がドレイン領域２２０
を囲み、デバイスを通して、一様なドリフト長２２９を
保っている。この形状により、デバイスの面積は領域２
４４及び２４６分だけ減少する。ＮＭＯＳトランジス
タ、ＩＧＦＥＴデバイス及びサイリスタも、上述の原理
を用いて作製できる。デバイス内の領域の伝導形は、当
業者には周知の方式で、電圧の極性を適切に変えれば、
逆にできる。
の上面図である。ドレイン領域２２０には、デバイス２
００の降伏電圧に適した曲線部２３４の半径を有する端
部２３２が形成されている。遷移部分２３６は第１の幅
から第２の幅へ傾斜している。中間部分２３８は第２の
幅を有する。ドリフト領域２１４がドレイン領域２２０
を囲み、デバイスを通して、一様なドリフト長２２９を
保っている。この形状により、デバイスの面積は領域２
４４及び２４６分だけ減少する。ＮＭＯＳトランジス
タ、ＩＧＦＥＴデバイス及びサイリスタも、上述の原理
を用いて作製できる。デバイス内の領域の伝導形は、当
業者には周知の方式で、電圧の極性を適切に変えれば、
逆にできる。
【００１９】本発明に関して、好ましい実施例をあげて
述べてきたが、当業者には、特許請求の範囲により規定
されるような本発明の精神又は視野を離れることなく、
変更及び修正ができることは、容易に明らかであろう。
述べてきたが、当業者には、特許請求の範囲により規定
されるような本発明の精神又は視野を離れることなく、
変更及び修正ができることは、容易に明らかであろう。
【図１】横方向半導体デバイスの断面図である。
【図２】横方向半導体デバイスの上面図である。
【図３】横方向半導体デバイスの別の実施例の上面図で
ある。
ある。
【図４】横方向半導体デバイスの第２の実施例の断面図
である。
である。
【図５】横方向半導体デバイスの第２の実施例の上面図
である。
である。
１０ ＬＤＭＯＳトランジスタ、半導体、デバイス １２ 半導体基板、基板 １４ ドリフト領域 １６ 領域、基体 １８ Ｎ形領域、ソース領域、ソース、陰極 ２０ ドレイン領域 ２２ ゲート酸化物層 ２４ ポリゲート ２６ Ｐ領域、接触 ２８ 接触 ２９ ドリフト距離、長さ、ドリフト領域長、ドリ
フト長 ３０ 方向 ３２ 端部 ３４ 曲線部 ３６ トランジスタ部分 ３８ 中間部分 ４２ 幅 ４４，４６ 領域 １００ 集積デバイス １１４ ドリフト領域 １１８ ソース １２０ ドレイン １２９ ドリフト長 １３２ 端部 １３４ 曲線部 １３８ 中間部分 １４２ 端部 １４４ 曲線部 １４８ 中間部分 ２００ ダイオード ２１２ 基板 ２１４ ドリフト領域 ２１８ ソース ２２０ ドレイン領域、ドレイン ２２２ 酸化物層 ２２６ ソース接触 ２２８ ドレイン接触 ２２９ ドリフト長 ２３２ 端部 ２３４ 曲線部 ２３６ 遷移部分 ２３８ 中間部分 ２４４，２４６ 領域
フト長 ３０ 方向 ３２ 端部 ３４ 曲線部 ３６ トランジスタ部分 ３８ 中間部分 ４２ 幅 ４４，４６ 領域 １００ 集積デバイス １１４ ドリフト領域 １１８ ソース １２０ ドレイン １２９ ドリフト長 １３２ 端部 １３４ 曲線部 １３８ 中間部分 １４２ 端部 １４４ 曲線部 １４８ 中間部分 ２００ ダイオード ２１２ 基板 ２１４ ドリフト領域 ２１８ ソース ２２０ ドレイン領域、ドレイン ２２２ 酸化物層 ２２６ ソース接触 ２２８ ドレイン接触 ２２９ ドリフト長 ２３２ 端部 ２３４ 曲線部 ２３６ 遷移部分 ２３８ 中間部分 ２４４，２４６ 領域
Claims (24)
- 【請求項１】 第１の伝導形の半導体基体；第１の伝導
形と相対する第２の伝導形を有し、半導体基体の表面上
に形成されたドリフト領域；ドリフト領域中に形成さ
れ、あらかじめ決められた曲線部の表面半径と第１の表
面幅を有する端部を含む表面領域、上昇部の幅が第１の
幅から第２の幅へ傾斜する遷移部分及び第２の幅を有す
る中間部分をもつドレイン領域；及びドリフト領域中
に、ドレイン領域から離れて形成されたソース領域を含
む横方向半導体デバイス。 - 【請求項２】 第１の表面幅は第２の表面幅より大きい
請求項１記載のデバイス。 - 【請求項３】 ドレイン領域の曲線部のあらかじめ決め
られた表面半径は、ドレイン領域がデバイスのあらかじ
め決められた最小降伏電圧を維持するよう選択される請
求項１記載の横方向半導体デバイス。 - 【請求項４】 デバイスの降伏電圧は３００ボルト以上
である請求項３記載の横方向半導体デバイス。 - 【請求項５】 ソース領域はドレイン領域から一様に離
れている請求項１記載の横方向半導体デバイス。 - 【請求項６】 ドレイン領域は第２の伝導形を有し、ド
リフト領域より高いドーパント濃度を有する請求項１記
載の横方向半導体デバイス。 - 【請求項７】 ソースは第２の伝導形を有し、ドリフト
領域より高いドーパント濃度を有する請求項６記載の横
方向半導体デバイス。 - 【請求項８】 第１の伝導形と半導体基体より高いドー
パント濃度を有するチャネル基体が更に含まれ、チャネ
ル基体は本質的にソース領域を囲む請求項７記載の横方
向半導体デバイス。 - 【請求項９】 半導体基体はＰ形、ドリフト領域はＮ
形、ソース及びドレイン領域はＮ+ 形、チャネル基体は
Ｐ形である請求項８記載の横方向半導体デバイス。 - 【請求項１０】 ソース領域は第１の伝導形で、半導体
基体より高いドーパント濃度を有する請求項６記載の横
方向半導体デバイス。 - 【請求項１１】 半導体基体はＰ形、ドリフト領域はＮ
形、陽極領域はＰ+形、ソース領域はＰ形である請求項
１０記載の横方向半導体デバイス。 - 【請求項１２】 ソース領域は曲線部のあらかじめ決め
られた表面半径と第１の表面幅を有する端部、表面幅が
第１の幅から第２の幅まで傾斜する遷移部分及び第２の
幅を有する中間部分を含む表面領域を有する請求項１記
載の横方向半導体デバイス。 - 【請求項１３】 ソース及びドレイン領域は別の形状を
有するドリフト領域中に形成される請求項１２記載の横
方向半導体デバイス。 - 【請求項１４】 第１の伝導形の半導体基体；半導体基
体の表面上に形成された第２の伝導形のドリフト領域、 ドリフト領域内でドレイン接合を形成し、ドレイン領域
は少なくとも１点で第１の横方向表面幅を有する端部、
第１の幅から第２の横方向表面幅まで傾斜する遷移部分
及び第２の幅を有する中間部分を有する第２の伝導形の
ドレイン領域；ドリフト領域内でソース接合を形成する
第２の伝導形のソース領域；及び本質的にソース領域を
囲む第１の伝導形のチャネル基体を含む横方向ＭＯＳ構
造において、 ドレイン接合はその端部において、曲線部のあらかじめ
決められた最小半径を有し、ドレイン接合は遷移部分中
で、曲線部の比較的大きな半径を有することを特徴とす
る横方向ＭＯＳ構造。 - 【請求項１５】 第１の横方向表面幅は、第２の横方向
表面幅より大きい請求項１４記載の横方向ＭＯＳ構造。 - 【請求項１６】 ドレイン接合の曲線部のあらかじめ決
められた最小半径は、ドレイン領域が構造のあらかじめ
決められた降伏電圧を維持するよう選択される請求項１
４記載の横方向ＭＯＳ構造。 - 【請求項１７】 構造の降伏電圧は３００ボルト以上で
ある請求項１６記載の横方向ＭＯＳ構造。 - 【請求項１８】 ドレイン領域はソース領域から、一様
に離れている請求項１４記載の横方向ＭＯＳ構造。 - 【請求項１９】 ドレイン及びソース領域は、ドリフト
領域より高いドーパント濃度を有し、チャネル基体は半
導体基体より、高いドーパント濃度を有する請求項１４
記載の横方向ＭＯＳ構造。 - 【請求項２０】 半導体基体はＰ形、ドリフト領域はＮ
形、ソース及びドレイン領域はＮ+ 形、チャネル基体は
Ｐ形である請求項１９記載の横方向ＭＯＳ構造。 - 【請求項２１】 第１の伝導形の半導体基体；半導体基
体の表面上に形成された第２の伝導形のドリフト領域；
ドリフト領域内でドレイン接合を形成し、ドレイン領域
は少なくとも１点において、最大横方向表面幅を有する
端部、最大幅から最小横方向表面幅まで傾斜する遷移部
分及び最小幅を有する中間部分を有する第２の伝導形の
ドレイン領域；及びドリフト領域内でソース接合を形成
する第１の伝導形のソース領域を含むダイオード構造に
おいて、 ドレイン接合はその端部において、曲線部のあらかじめ
決められた最小半径を有し、ドレイン接合は遷移部分中
で、曲線部の比較的大きな半径を有することを特徴とす
るダイオード構造。 - 【請求項２２】 ドレイン接合の曲線部のあらかじめ決
められた最小半径は、ドレイン領域が構造のあらかじめ
決められた降伏電圧を維持するよう選択される請求項２
１記載のダイオード構造。 - 【請求項２３】 構造の降伏電圧は３００ボルト以上で
ある請求項２２記載のダイオード構造。 - 【請求項２４】 ソース領域はドレイン領域から、一様
に離れている請求項２１記載のダイオード構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/346,706 US5534721A (en) | 1994-11-30 | 1994-11-30 | Area-efficient layout for high voltage lateral devices |
| US08/346706 | 1994-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222727A true JPH08222727A (ja) | 1996-08-30 |
Family
ID=23360681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311472A Withdrawn JPH08222727A (ja) | 1994-11-30 | 1995-11-30 | 高電圧横方向デバイスのための効率的面積利用設計 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5534721A (ja) |
| JP (1) | JPH08222727A (ja) |
| TW (1) | TW285762B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型ｍｏｓｆｅｔ |
| JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
| KR101044778B1 (ko) * | 2004-03-19 | 2011-06-27 | 매그나칩 반도체 유한회사 | 비대칭 고전압 트랜지스터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0772241B1 (en) | 1995-10-30 | 2004-06-09 | STMicroelectronics S.r.l. | High density MOS technology power device |
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| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
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| US8592905B2 (en) | 2011-06-26 | 2013-11-26 | United Microelectronics Corp. | High-voltage semiconductor device |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
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1994
- 1994-11-30 US US08/346,706 patent/US5534721A/en not_active Expired - Lifetime
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1995
- 1995-02-11 TW TW084101218A patent/TW285762B/zh not_active IP Right Cessation
- 1995-11-30 JP JP7311472A patent/JPH08222727A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US5534721A (en) | 1996-07-09 |
| TW285762B (ja) | 1996-09-11 |
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