KR100902848B1 - 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 - Google Patents
고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 49
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 57
- 239000011810 insulating material Substances 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000000206 photolithography Methods 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- -1 silicon oxy nitride Chemical class 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 42
- 230000005684 electric field Effects 0.000 abstract description 26
- 230000000694 effects Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000000116 mitigating effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 69
- 238000009826 distribution Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법이 개시된다.
본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터는 실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역; 상기 실리콘의 상부에 형성되고, 상기 캐소드 영역과 접하며 게이트 절연물질 및 게이트 도전체로 형성된 게이트; 상기 실리콘의 후면층에 형성되는 필드 스탑용 N 불순물 영역; 상기 필드 스탑용 N 불순물 영역의 하부에 형성된 애노드 영역인 P 컬렉터; 및 상기 필드 스탑용 N 불순물 영역의 상부에 형성되며, 상기 실리콘에 N 타입으로 도핑되어 상기 캐소드 영역 및 상기 애노드 영역 사이의 캐리어를 전달하는 N 드리프트 영역을 포함하고, 상기 N 드리프트 영역에 P 플로팅 층이 삽입된 것을 특징으로 한다.
본 발명에 의하면, 고전압이 인가될 경우에 그 전계가 주로 걸리는 N 드리프트 영역에 전계를 완화시키기 위한 P 플로팅 층을 삽입함으로써 온 스테이트에서의 저항의 특성의 열화 없이 항복 전압을 개선할 수 있으며, 간단한 구조로 고전압용 절연 게이트 양극성 트랜지스터를 제공함으로써 생산 비용을 절감할 수 있는 효과가 있다.
Description
본 발명은 절연 게이트 양극성 트랜지스터에 관한 것으로서, 특히, 항복전압의 특성을 향상시키면서 온 스테이트 전압의 특성을 변화시키지 않는 구조를 가지는 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor:IGBT)는 소수 캐리어의 주입으로 모스 전계 효과 트랜지스터인 MOSFET 보다 동작 저항을 작게 할 수 있는 3단자 양극성 MOS 복합 반도체 소자로, 고내압이면서 비교적 고속의 파워 트랜지스터이다.
절연 게이트 양극성 트랜지스터는 인버터와 모터 구동과 같은 고전압, 고전류 응용분야에 널리 사용되고 있다. 이 분야의 소자들의 전기적 특성의 목표는 스위치 오프시의 저지 전압을 나타내는 항복전압의 향상, 스위칭 온(switching on) 시의 전압 강하량을 나타내는 전압강하의 감소, 스위치 온 오프시의 스위칭 시간의 향상 등이 있다.
그 중에서, 특히 초고압 시스템에 적용시에는 항복전압에 대한 내성 및 신뢰성이 중요한 요구 조건이며, 이를 위한 특성 개선 연구가 활발히 진행중이다. 현재 절연 게이트 양극성 트랜지스터로 상용화된 초고압 소자는 주로 1200V 내지 1500V 급의 전압 내성이 있으며, 이를 2000V 급 이상까지 증가시키려는 연구가 시도되고 있다.
절연 게이트 양극성 트랜지스터는 게이트에 전압을 가하여 채널을 형성하고, 여기에 N 에미터(emitter)의 전자와 P 컬렉터(collector)의 홀을 흐르게 하여 소자의 온 오프를 제어하는 반도체 소자이다.
즉, 일종의 스위칭 소자로서 게이트 정압으로 턴 온, 턴 오프를 제어하며, 특히 오프 상태에서 견딜 수 있는 최대 컬렉터 전압을 항복전압이라고 정의한다. 항복전압은 주로 P 베이스(base)에 집중되는 최대 전계에 의해 결정되며, 이때 전계를 적분한 면적분이 항복전압이 된다.
도 1은 종래의 수직형 필드 스탑 논펀치 스루(Field Stop Non Punch Through:FS NPT) 절연 게이트 양극성 트랜지스터를 도시한 것이다.
도 1을 참조하면, 종래형 수직형 필드 스탑 논펀치 스루형 절연 게이트 양극성 트랜지스터는 애노드 영역을 일체형의 P 애노드(anode)인 P 컬렉터로 구성하고, 캐소드 영역은 실리콘의 전면층에 불순물이 주입되어 생성되는데, 이는 드리프트 영역에 P 베이스가 도핑되고, P 베이스에 고동도로 도핑된 N 타입의 불순물 확산 영역이 형성된 구조를 하고 있다.
도 2는 상기 도 1의 절연 게이트 양극성 트랜지스터의 항복전압의 특성을 도시한 것이다.
도 2를 참조하면, 종래의 수직형 필드 스탑 논펀치 스루형 절연 게이트 양극성 트랜지스터는 주로 최대 전계가 P 베이스와 N 드리프트 영역에 형성되며 절연 게이트 양극성 트랜지스터의 후면층로부터 처음으로 만나는 P 베이스와 N 드리프트 영역이 만나는 지점에서 브레이크 다운(Breakdown)이 형성되는 것을 알 수 있다, 이때 형성되는 전계를 적분한 값, 즉 도 2에서의 전계가 형성하는 면적이 최대 항복 전압이 된다.
따라서, 통상의 수직형 구조를 가지는 절연 게이트 양극성 트랜지스터는 최대 항복 전압을 증가시키기 위하여, N 드리프트 영역을 늘리거나 도핑 농도를 낮추어서 항복 전압의 특성을 올리는 방법을 사용하였으나, 이는 N 드리프트 영역의 증가에 따른 저항의 증가로 인하여 온 스테이트 전압(On state Voltage)을 높여 전력소모를 증가시키는 문제가 있고, 미국 특허공개공보 제20040080015호에 개시된 발명은 베어링 에피택시얼 그로스(burying epitaxil growth)를이용하여 항복전압을 높이고 있으나, 이렇게 할 경우 새로운 마스크가 필요하며, 임플란트(implant) 공정을 같이 진행하여 공정상 매우 복잡하며, 에피택시 층의 형성이 용이하지 않다는 문제점이 있다.
그리고, 논문 "A Novel PT-IGBT with a P-/P+ buffer Layer. (Maaasayasu ISHIKO. ISPSD, 2003, p341∼344)"에서는 항복전압을 증가시키기 위한 후면 공정으로 N+ 버퍼층 상부에 P 타입의 불순물을 임플란트시킨 P 플로팅 층을 삽입하여 항복전압을 증가 켰으나, 이는 P 플로팅 층의 영역의 두께 조절이 용이하지 않으며, 항복전압의 증가 폭이 적어서 항복전압 증가 폭의 효율이 적다는 문제점이 있다.
따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 간단한 구조로 항복전압을 증가시키면서도 온 스테이트 전압의 특성을 변화시키지 않는 고전압용 절연 게이트 양극성 트랜지스터를 제공하는 것이다.
그리고, 본 발명이 해결하고자 하는 두 번째 과제는 상기 고전압용 절연 게이트 양극성 트랜지스터의 제조방법을 제공하는 것이다.
상기 첫 번째 과제를 해결하기 위하여 본 발명은,
실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역; 상기 실리콘의 상부에 형성되고, 상기 캐소드 영역에 접하며 게이트 절연물질 및 게이트 도전체로 형성된 게이트; 상기 실리콘의 후면층에 형성되는 필드 스탑용 N 불순물 영역; 상기 필드 스탑용 N 불순물 영역의 하부에 형성된 애노드 영역인 P 컬렉터; 및 상기 필드 스탑용 N 불순물 영역의 상부에 형성되며, 상기 실리콘에 N 타입으로 도핑되어 상기 캐소드 영역 및 상기 애노드 영역 사이의 캐리어를 전달하는 N 드리프트 영역을 포함하고, 상기 N 드리프트 영역에 P 플로팅 층이 삽입된 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터를 제공한다.
한편, 상기 P 플로팅 층은 에피택시(epitaxy) 성장으로 형성될 수 있다.
아울러, 상기 캐소드 영역은 상기 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 에미터 영역이 형성된 형태일 수 있다.
그리고, 상기 P 플로팅 층의 두께는 10 내지 50㎛이며, 상기 N 드리프트 영역은 상기 P 베이스로부터 상기 실리콘의 후면층을 향하여 적어도 10㎛의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성될 수 있다.
한편, 상기 게이트 절연물질은 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
그리고, 상기 게이트 도전체는 폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 한다.
아울러, 상기 게이트는 평판형 또는 트랜치형 중 어느 하나의 형상으로 이루어지는 것을 특징으로 할 수 있다.
또한, 상기 P 플로팅 층은 평판형 형상으로 이루어질 수 있다.
상기 두 번째 과제를 해결하기 위하여 본 발명은,
N 타입의 실리콘 웨이퍼를 이용하여 캐리어 전달을 위한 제 1 N 드리프트 영역을 형성하는 단계; 상기 제 1 N 드리프트 영역의 상부에 P 에피 실리콘에 의해 P 플로팅 층을 형성하는 단계; 상기 형성된 P 플로팅 층의 상부에 N 에피 실리콘에 의해 제 2 N 드리프트 영역을 형성하는 단계; 상기 제 2 N 드리프트 영역의 전면에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 상기 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 제 2 N 드리프트 영역의 전면층에 불순물을 주입하여 캐소드 영역을 형성하는 단계; 및 상기 제 1 N 드리프트 영역의 후면층에 N 타입의 불순물을 주입하여 필드 스탑용 N 불순물 영역을 형성하고, 상기 형성된 필드 스탑용 N 불순물 영역의 후면층에 P 타입의 불순물을 주입하여 P 컬렉터를 형성하는 단계를 포함하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법을 제공한다.
한편, 상기 캐소드 영역은 상기 제 2 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역이 형성되는 것을 특징으로 한다.
그리고, 상기 P 플로팅 층의 두께는 10 내지 50㎛이며, 상기 P 플로팅 층은 상기 P 베이스로부터 상기 제 2 N 드리프트 영역의 후면층을 향하여 적어도 10㎛의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성될 수 있다.
아울러, 상기 게이트 절연물질은 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
또한, 상기 게이트 도전체는 폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명에 의하면, 고전압이 인가될 경우에 그 전계가 주로 걸리는 N 드리프트 영역에 전계를 완화시키기 위한 P 플로팅 층을 삽입함으로써 온 스테이트에서의 저항의 고유 특성의 열화 없이 항복 전압을 개선할 수 있으며, 간단한 구조로 고전압용 절연 게이트 양극성 트랜지스터를 제공함으로써 생산 비용을 절감할 수 있는 효과가 있다.
도 1은 종래의 수직형 필드 스탑 논펀치 스루형(Field Stop Non Punch Through:FS NPT) 절연 게이트 양극성 트랜지스터를 도시한 것이다.
도 2는 상기 도 1의 절연 게이트 양극성 트랜지스터의 항복전압의 특성을 도시한 것이다.
도 3은 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 구조도를 도시한 것이다.
도 4는 도 3의 구조에 따른 전계 분포를 도시한 것이다.
도 5는 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 제조방법의 흐름도를 도시한 것이다.
도 6은 도 5의 상세 흐름도이다.
도 7 내지 도 16를 참조하여 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 제조방법을 수행하는 과정의 일 예를 도시한 것이다.
도 17은 본 발명 및 종래의 절연 게이트 양극성 트랜지스터의 항복 전압의 특성을 나타낸 그래프이다.
도 18a는 종래의 절연 게이트 양극성 트랜지스터의 전계 분포를 도시한 그래프이다.
도 18b는 본 발명에 따른 절연 게이트 양극성 트랜지스터의 전계 분포를 도시한 그래프이다.
도 19는 발명 및 종래의 절연 게이트 양극성 트랜지스터의 스위칭 타임을 도시한 그래프이다.
도 20은 본 발명 및 종래의 절연 게이트 양극성 트랜지스터의 저항 특성을 도시한 그래프이다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명하기로 한다.
그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형할 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공된다.
도 3은 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 구조도를 도시한 것이다.
도 3의 고전압용 절연 게이트 양극성 트랜지스터는 고전압이 인가될 때 그 전계가 주로 걸리는 N 드리프트 영역에 전계를 완화시키기 위한 P 플로팅 층을 삽입한 구조로 되어 있다.
도 3의 고전압용 절연 게이트 양극성 트랜지스터는 온 스테이트 전압에 영향을 주지 않으면서 항복 전압을 높이기 위하여 P 플로팅 층을 에피택시(epitaxy)로 성장시키고, 이후에 다시 N 에피를 성장시킨 구조이다.
그리고, N 에피 실리콘에 불순물을 주입하는데, 이 때의 불순물은 적용하는 절연 게이트 양극성 트랜지스터의 용도에 따라 붕소(boron), 인(phosphorus) 및 비소(arsenic) 등을 적용할 수 있다.
이로 인하여 P 베이스에 전계가 인가되었을 경우 P 플로팅 층에 전계를 더 많이 흡수하여 항복전압을 높이는 특성을 가질 수 있다.
우선, 캐소드 영역(310)은 실리콘의 전면층에 불순물을 주입하여 생성된다. 도 3에서 상기 캐소드 영역(310)의 상부에 컨택(contact)이 형성되고, 캐소드 영역은 N 드리프트 영역(320)에 P 베이스(base)(311)가 도핑될 수 있으며, P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역(312)이 형성된 형태를 가질 수 있다.
그리고, 게이트(330)는 실리콘의 전면층에서 캐소드 영역(310)에 접하며, 게이트 절연물질(332) 및 게이트 도전체(331)로 형성된다. 이 때, 상기 게이트는 평판형 또는 트렌치 형 중 어느 하나의 형태로 이루어질 수 있다.
여기서, 상기 게이트 절연물질은 상기 게이트 절연물질은 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
그리고, 게이트 도전체는 폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
애노드 영역은 상기 실리콘의 후면층에 형성되는 필드 스탑용 N 불순물 영역(340)의 하부에 형성되며, 상기 필드 스탑용 N 불순물 영역의 하부에 P 컬렉터(350)로 이루어질 수 있다.
그리고, 도 3에서 볼 수 있는 바와 같이, P 타입으로 도핑된 P 컬렉터(350) 하부에 컨택(360)이 형성된다.
그리고, 드리프트 영역은 캐소드 영역 및 애노드 영역 사이의 캐리어를 전달한다. 이는 저농도로 도핑된 N 타입의 영역일 수 있다.
본 발명에서는 항복 전압을 증가시키기 위하여 상기 필드 스탑용 N 불순물 영역(340)의 상부에 P 플로팅 층(370)을 삽입하여 전계의 왜곡을 인위적으로 발생시켜 최대 항복전압을 증가시킨다.
여기서, 상기 P 플로팅 층(370)은 N형 웨이퍼 위에 P 에피를 성장시켜서 형성할 수 있으며, 상기 P 플로팅 층은 평판형 형상으로 이루어질 수 있다.
도 4는 도 3의 구조에 따른 전계 분포를 도시한 것이다.
수직형 필드 스탑 논펀치 스루(Field Stop Non Punch Through:FS NPT)형 절연 게이트 양극성 트랜지스터에서는 주로 최대 전계가 P 베이스와 N 드리프트 영역에 걸리게 되느데, 이때 전계를 적분한 값, 즉 도 4에서 전계의 전체 면적이 최대 항복 전압이 된다.
이를 기반으로 볼 때 도 4를 참조하면, 상기 도 2와 비교하여 P 플로팅 층에 전계를 더 많이 흡수하여 최대 항복전압이 향상됨을 확인할 수 있다.
또한, 본 발명에 있어서 P 플로팅 층에 있어서, P 플로팅 층의 두께는 10 내지 50㎛이며, 상기 P 플로팅 층은 상기 P 베이스로부터 상기 실리콘의 후면층을 향하여 적어도 10㎛의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성될 수 있다.
이는, P 플로팅 층의 두께가 10㎛ 미만일 경우, 항복전압 향상의 효과가 없고, 50㎛ 초과일 경우, 컬렉터로부터의 홀 주입 효율이 떨어져 소자가 동작하지 않게 된다.
또한, 상기 P 플로팅 층이 상기 P 베이스로부터 상기 실리콘의 후면층을 향하여 10㎛의 이격 미만이면 항복전압의 향상의 효과가 적고, 필드 스탑용 N 불순물 영역 위로 10㎛ 미만이어도 항복전압의 향상의 효과가 적다.
도 5는 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 제조방법의 흐름도를 도시한 것이다.
도 5를 참조하면, 먼저, 낮은 비저항을 가진 N 타입의 실리콘 웨이퍼를 이용하여 캐리어 전달을 위한 제 1 N 드리프트 영역을 형성한다(510 과정). 이 과정(510 과정)에서, 제 1 N 드리프트 영역은 낮은 비저항을 가진 N 타입의 웨이퍼로 형성될 수 있다.
그 다음, 상기 제 1 N 드리프트 영역의 상부에 P 에피 실리콘에 의해 P 플로팅 층을 형성한다(520 과정).
본 발명에 따른 P 플로팅 층은 전계의 왜곡을 인위적으로 발생시켜, 이로 인하여 최대 항복전압을 증가시키는 역할을 하게 된다.
그리고, 상기 P 플로팅 층의 두께는 10 내지 50㎛이며, 상기 P 플로팅 층은 P 베이스로부터 상기 제 2 N 드리프트 영역의 후면층을 향하여 적어도 10㎛의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성되는 것을 특징으로 할 수 있다. 아울러 상기 P 플로팅 층은 평판형 구조로 형성될 수 있다.
그 다음, 상기 형성된 P 플로팅 층의 상부에 N 에피 실리콘에 의해 제 2 N 드리프트 영역을 형성한다(530 과정). 마찬가지로 상기 N 에피 실리콘에 의해 형성된 제 2 N 드리프트 영역은 상기 캐소드 영역 및 애노드 영역 사이의 캐리어를 전달하는 역할을 한다.
그 다음, 상기 제 2 N 드리프트 영역의 전면에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 상기 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성한다(540 과정).
이 때, 상기 게이트 절연물질은 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
그리고, 상기 게이트 도전체는 폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
한편, 상기 게이트는 평판형 또는 트렌치 형으로 형성될 수 있으며, 게이트를 트렌치 형으로 제조하는 경우, 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하기 이전에 사진식각 공정을 이용하여 실리콘의 전면층에 트렌치를 형성할 수 있다.
그 다음, 상기 게이트 패턴이 형성된 제 2 N 드리프트 영역의 전면층에 불순물을 주입하여 캐소드 영역을 형성한다(550 과정).
캐소드 영역은 제 2 N 드리프트 영역의 전면층에 불순물을 주입하여 생성된다. 그리고, 캐소드 영역의 상부에 컨택(contact)이 형성된다. 이때, 캐소드 영역은 제 2 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역이 형성된 형태일 수 있다.
캐소드 영역이 형성되면, 캐소드 영역의 상부 및 게이트 상부에 층간 절연물을 퇴적시키는 과정을 수행한다.
그 다음, 마지막으로 상기 실리콘의 후면층에 N 타입의 불순물을 주입하여 필드 스탑용 N 불순물 영역을 형성하고, 상기 형성된 필드 스탑용 N 불순물 영역의 후면층에 P 타입의 불순물을 주입함으로써 P 컬렉터를 형성하여(560 과정) 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터를 제조하게 된다.
도 6은 도 5의 상세 흐름도이다.
실리콘에 불순물을 주입하여 캐리어 전달을 위한 제 1 N 드리프트 영역을 형성하고, 상기 제 1 N 드리프트 영역의 상부에 P 에피 실리콘에 의해 P 플로팅 층을 형성하여, 상기 형성된 P 플로팅 층의 상부에 N 에피 실리콘에 의해 제 2 N 드리프트 영역을 형성한다.
그런 후, 상기 제 2 N 드리프트 영역의 전면에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 상기 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성한다(610 과정).
이때, 상기 게이트 절연물질은 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
그리고, 상기 게이트 도전체는 폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
한편, 상기 게이트는 평판형 또는 트렌치 형으로 형성될 수 있으며, 게이트를 트렌치 형으로 제조하는 경우, 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하기 이전에 사진 식각 공정을 이용하여 실리콘의 전면층에 트렌치를 형성할 수 있다.
그 다음, 게이트 패턴이 형성되면, 그 다음, 상기 게이트 패턴이 형성된 제 2 N 드리프트 영역의 전면층에 불순물을 주입하여 캐소드 영역을 형성한다(620 과정).
캐소드 영역은 제 2 N 드피프트 영역의 전면층에 불순물을 주입하여 생성된다. 그리고, 캐소드 영역의 상부에 컨택(contact)이 형성된다. 이때, 캐소드 영역은 제 2 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역이 형성된 형태일 수 있다.
캐소드 영역이 형성되면, 캐소드 영역의 상부 및 게이트 상부에 층간 절연물을 퇴적시키는 과정을 수행한다(630 과정).
그 다음, 제 1 N 드리프트 영역 실리콘의 후면층에 N 타입의 불순물을 주입하여 필드 스탑용 N 불순물 영역을 형성한다(640 과정).
마지막으로, 상기 형성된 필드 스탑용 N 불순물 영역에 P 타입의 불순물을 주입하여 P 컬렉터를 형성한다(650 과정).
이하에서는 도 7 내지 도 16를 참조하여 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터의 제조과정을 상술한다.
먼저, 도 7와 같이 N 타입으로 저농도로 도핑된 실리콘 웨이퍼의 상부에 P 타입의 에피 실리콘에 의해 P 플로팅 층을 형성한다.
그 다음, 도 8과 같이 P 타입의 에피 실리콘에 의해 형성된 P 플로팅 층의 상부에 N 에피층을 형성한다.
여기서, N 에피층에 실리콘의 적절한 전도도를 유지하기 위하여 불순물을 주입하는데, 상기 불순물은 적용되는 고전압용 절연 게이트 양극성 트랜지스터의 용도에 따라서 붕소(Boron), 인(Phosphorus), 비소(arsenic) 등을 적용할 수 있다.
그 다음, 도 9과 같이 사진 현상 공정을 이용하여 트랜지스터의 채널이 형성될 영역에 P 타입의 불순물을 주입한다. 그 이후에, 도 10에 도시된 바와 같이 게이트 절연 물질(1010.1110.1210,1310,1410,1510,1610) 및 게이트 도전체(1020,1120,1220,1320,1420,1520,1620)를 형성한다. 다음, 도 11과 같이 사진 식각 공정을 이용하여 게이트(게이트 패턴)를 형성하고, 도 12와 같이 게이트의 문턱전압 조절 및 래치업 방지형 P형 불순물(1230)을 주입한다. 그런 후, 도 13에서 도시된 바와 같이 사진 식각 공정을 이용하여 N형 불순물을 주입하여 에미터 영역(캐소드 영역)(1340)을 형성한다.
그런 다음, 도 14에서 도시된 바와 같이, 층간 절연물(1450)을 형성한다.
그 다음, 실리콘의 후면층 구조를 형성하는 공정을 수행한다. 도 15와 같이 필드 스탑용 N 불순물 영역(1560)을 형성하기 위하여 N 타입의 불순물을 주입한다.
그 이후, 도 16과 같이 P 컬렉터 영역을 형성하기 위하여 P 타입 불순물(1670)을 주입한다.
그 다음은 다시 실리콘의 전면을 가공하는 단계로, 이후에 컨택을 형성하는 공정, 배선을 형성하는 공정 등 후속 공정이 수행되나, 이는 통상적인 반도체 공정에 해당하므로, 공지된 기술에 대한 상술은 생략하기로 한다.
상술한 도 7 내지 도 16에 따른 에피택시 성장을 통한 P 플로팅 층을 형성하는 부분공정의 실시예를 나타낸 것으로 상술한 바와 같은 공정 외에도 다양한 공정으로 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터를 제조할 수 있다.
아울러, 에피로 P 플로팅을 형성하여 전계를 흡수시키는 것을 목적으로 하는 구조로 공정을 수행하는 경우, 본 발명에 따른 권리와 일치함은 당연하다.
또한, 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터를 제조하기 위한 공정 순서로, 실리콘 위에 P 에피 실리콘을 형성하는 공정, P 에피 실리콘에 적절한 불순물 주입을 진행하는 공정, P 에피 실리콘 위에 N 에피 실리콘을 형성하는 공정, N 에피 실리콘에 적절한 불순물 주입을 진행하는 공정, 사진 형상 및 불순물 주입을 하여 P 불순물 영역을 만드는 공정, 열처리를 진행하는 공정, 사진 형상 및 불순물 주입을 하여 N 불순물 영역을 만드는 공정, 열처리를 진행하는 공정, 층간 절연물을 퇴적하는 공정, 하부 실리콘에 필드 스탑용 N 불순물 영역을 만드는 공정, 하부 실리콘에 컬렉터용 P 불순물 영역을 만드는 공정, 상부 실리콘에 사진 식각 공정을 이용하여 컨택을 형성하는 공정, 도전체를 형성하는 공정, 사진 식각 공정을 이용하여 배선을 형성하는 공정을 포함할 수 있다.
도 17은 본 발명 및 종래의 절연 게이트 양극성 트랜지스터의 항복 전압의 특성을 나타낸 그래프이다.
도 17에서는 게이트가 오프 상태일 경우 전류-전압 특성 즉, 항복 전압의 특성을 나타낸다.
본 발명에 따른 항복전압에 관한 전기적 특성을 비교 분석하기 위하여 적용된 소자의 도핑량을 하기 표 1에 나타내었다. 본 발명에 따른 고전압용 절연 게이트 양극성 트랜지스터에서의 P 플로팅 층의 두께는 10㎛로 고정하였고, 위치는 P 베이스 위치로부터 아래로 10㎛에 고정시켜 항복전압의 특성을 평가하였다.
상기 표 1 및 도 3에 따른 본 발명의 고전압용 절연 게이트 양극성 트랜지스터(1710)의 항복 전압이 발생하는 시점은 2023V 이고, 종래의 도 1에 따른 구조를 가지는 절연 게이트 양극성 트랜지스터(1720)의 항복 전압이 발생하는 시점은 1929V로 종래의 일반적인 구조보다 100V 이상의 항복전압을 향상시킬 수 있음을 알 수 있다.
상기 도 17에 따른 항복 전압의 상승 원인을 알아보기 위해 도 18a 및 도 18b에 도시한 바와 같이 소자의 전계 분포를 확인하였다. 도 18a에 도시된 종래의 절연 게이트 양극성 트랜지스터와는 달리, 도 18b에 도시된 본 발명에 따른 절연 게이트 양극성 트랜지스터는 도 3에서 도시한 브레이크 다운이 발생한 후 P 플로팅 층에 의한 인위적인 전계의 왜곡에 의해 전계의 면적분, 즉 최대 항복 전압이 증가한 것을 알 수 있다.
본 발명에 따른 절연 게이트 양극성 트랜지스터에 따라 항복 전압의 향상은 가능하지만, 이로 인하여 전기적 특성, 즉, 스위칭 특성이나 온 스테이트에서의 저항의 특성에 열화가 발생하는 지를 분석하기 위하여 도 19 및 도 20에 이 결과를 도시하였다.
도 19는 발명 및 종래의 절연 게이트 양극성 트랜지스터의 스위칭 타임을 도시한 그래프이다.
도 19에서 볼 수 있는 바와 같이 종래의 절연 게이트 양극성 트랜지스터의 스위칭 타임은 24ns로 확인되었고, 본 발명에 따른 절연 게이트 양극성 트랜지스터의 스위칭 타임 역시 24ns로 스위칭 특성의 열화가 발생하지 않음을 알 수 있다.
도 20은 본 발명 및 종래의 절연 게이트 양극성 트랜지스터의 저항 특성을 도시한 그래프이다.
도 20을 참조하면, 게이트에 15V의 전압을 인가하여 턴 온 시킨후, 전류-전압의 특성 곡선을 살펴보면, 전류가 100 A/cm2이 흐르는 전압(Vcesat)을 보면 본 발명에 따른 절연 게이트 양극성 트랜지스터(2010) 및 종래의 절연 게이트 양극성 트랜지스터(2020) 모두 2.04V로 저항 특성에 있어 차이가 없음을 알 수 있다.
즉, 상기 도 18 및 도 20을 기반으로 본 발명의 고전압용 절연 게이트 양극성 트랜지스터의 경우, 종래의 절연 게이트 양극성 트랜지스터보다 항복전압이 5% 개선되어 2000V 급에 적용 가능한 특성을 확보할 수 있고, 턴 오프 스위칭 시간과 저항의 특성은 종래의 특성은 유의 차가 없음을 알 수 있다.
본 발명은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터(정보 처리 기능을 갖는 장치를 모두 포함한다)가 읽을 수 있는 코드로서 구현하는 것이 가능하다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 테이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 장치의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 장치에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사항에 의해 정해져야 할 것이다.
Claims (13)
- N 타입의 실리콘 웨이퍼로 형성된 제1 N 드리프트 영역;상기 제1 N 드리프트 영역의 일면 상에 P 에피택시(epitaxy) 성장시켜 평판형으로 구성된 P 플로팅 층;상기 P 플로팅 층과 상기 제1 N 드리프트 영역이 접해 있는 면의 반대면에 있는 상기 P 플로팅 층위에 N 에피택시 성장시켜 형성된 제2 N 드리프트 영역;상기 P 플로팅 층과 상기 제2 N 드리프트 영역이 접해 있는 면의 반대면에 있는 상기 제2 N 드리프트 영역 위에 불순물을 주입하여 생성된 캐소드 영역;상기 P 플로팅 층과 상기 제2 N 드리프트 영역이 접해 있는 면의 반대면에 있는 상기 제2 N 드리프트 영역 위에 평판형으로 형성되고, 상기 캐소드 영역과 접하며 게이트 절연물질 및 게이트 도전체로 형성된 게이트;상기 제1 N 드리프트 영역의 일면의 반대면에 형성되는 필드 스탑용 N 불순물 영역; 및상기 제1 N 드리프트 영역과 상기 필드 스탑용 N 불순물 영역이 접해 있는 면의 반대면에 있는 상기 필드 스탑용 N 불순물 영역 위에 형성된 애노드 영역인 P 컬렉터를 포함하는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 캐소드 영역은 상기 제2 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역이 형성된 형태인 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터.
- 제 3 항에 있어서,상기 P 플로팅 층의 두께는 10 내지 50㎛이며,상기 P 플로팅 층은 상기 P 베이스로부터 적어도 10㎛ 이상의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성되는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연물질은실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터.
- 제 1 항에 있어서,상기 게이트 도전체는폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터.
- 삭제
- 삭제
- N 타입의 실리콘 웨이퍼를 이용하여 캐리어 전달을 위한 제 1 N 드리프트 영역을 형성하는 단계;상기 제 1 N 드리프트 영역의 상부에 P 에피 실리콘에 의해 평판형 형상의 P 플로팅 층을 형성하는 단계;상기 P 플로팅 층의 상부에 N 에피 실리콘에 의해 제 2 N 드리프트 영역을 형성하는 단계;상기 제 2 N 드리프트 영역의 상부에 게이트 절연물질 및 게이트 도전체를 이용하여 평판형 게이트를 형성하고, 상기 평판형 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 제 2 N 드리프트 영역의 상부에 불순물을 주입하여 캐소드 영역을 형성하는 단계; 및상기 제 1 N 드리프트 영역의 하부에 N 타입의 불순물을 주입하여 필드 스탑용 N 불순물 영역을 형성하고, 상기 형성된 필드 스탑용 N 불순물 영역의 하부에 P 타입의 불순물을 주입하여 P 컬렉터를 형성하는 단계를 포함하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 캐소드 영역은 상기 제 2 N 드리프트 영역에 P 베이스가 도핑되고, 상기 P 베이스에 고농도로 도핑된 N 타입의 불순물 확산 영역이 형성된 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 P 플로팅 층의 두께는 10 내지 50㎛이며,상기 P 플로팅 층은 상기 P 베이스로부터 적어도 10㎛의 이격을 두며, 상기 필드 스탑용 N 불순물 영역 위로 10㎛ 이상의 이격을 두고 형성되는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 게이트 절연물질은실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 게이트 도전체는폴리실리콘, 텅스텐, 알루미늄 및 이들의 혼합물로 이루어진 군 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 고전압용 절연 게이트 양극성 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070089689A KR100902848B1 (ko) | 2007-09-04 | 2007-09-04 | 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070089689A KR100902848B1 (ko) | 2007-09-04 | 2007-09-04 | 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090024596A KR20090024596A (ko) | 2009-03-09 |
| KR100902848B1 true KR100902848B1 (ko) | 2009-06-16 |
Family
ID=40693428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070089689A KR100902848B1 (ko) | 2007-09-04 | 2007-09-04 | 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100902848B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856353A (zh) * | 2011-06-27 | 2013-01-02 | 中国科学院微电子研究所 | 微穿通型igbt器件及其制作方法 |
| US9048210B2 (en) | 2012-02-07 | 2015-06-02 | Samsung Electronics Co., Ltd. | Transistors and methods of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102842502B (zh) * | 2011-06-22 | 2015-05-13 | 中国科学院微电子研究所 | 绝缘栅双极晶体管及其制作方法 |
| KR20140038750A (ko) | 2012-09-21 | 2014-03-31 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN103594503A (zh) * | 2013-11-19 | 2014-02-19 | 西安永电电气有限责任公司 | 具有浮结结构的igbt |
| US9373710B2 (en) * | 2014-05-15 | 2016-06-21 | Infineon Technologies Ag | Insulated gate bipolar transistor |
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-
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| Publication number | Publication date |
|---|---|
| KR20090024596A (ko) | 2009-03-09 |
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