KR20190100990A - 필드 스탑 igbt - Google Patents

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KR20190100990A
KR20190100990A KR1020180020571A KR20180020571A KR20190100990A KR 20190100990 A KR20190100990 A KR 20190100990A KR 1020180020571 A KR1020180020571 A KR 1020180020571A KR 20180020571 A KR20180020571 A KR 20180020571A KR 20190100990 A KR20190100990 A KR 20190100990A
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conductive
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layer
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KR1020180020571A
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Inventor
강이구
구상모
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극동대학교 산학협력단
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H01L29/7393—
    • H01L29/7832—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H10D30/615—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel comprising a MOS gate electrode and at least one non-MOS gate electrode

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Abstract

본 발명은 전력 반도체에 관한 것이다. 본 발명의 일측면에 따르면, 필드 스탑을 위한 버퍼층이 형성된 전력 반도체가 제공된다. 전력 반도체는, 제1 도전형 불순물로 도핑된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 상면에 형성되며, 제2 도전형 불순물로 도핑된 제2 도전형 베이스, 상기 제2 도전형 베이스의 내부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 에미터 영역, 상기 제2 도전형 베이스에 인접하게 형성된 게이트, 및 상기 제1 도전형 드리프트층의 하부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 버퍼층을 포함하되, 상기 제1 도전형 버퍼층의 두께는 0.5 um이고 비저항은 0.03 Ωcm일 수 있다.

Description

필드 스탑 IGBT{Field stop insulated gate bipolar transistor}
본 발명은 전력 반도체에 관한 것이다.
전력 반도체 소자는 고전압 및 대전류를 정류하거나 스위칭하는 소자이다. 현재 상용화된 전력 반도체 소자로는, 예를 들어, 바이폴라 정션 트랜지스터(Bipolr junction transistor), 싸이리스터(Thyristor), 게이트 턴 오프 싸이리스터(gate turn off thyristor), DIAC(diode for alternating current), 파워 모스펫(metal oxide silicon field effect transistor), IGBT(Insulated gate bipolar transistor) 등이 있다.
다양한 전력 반도체 소자 중에서도, IGBT는 현재 개발된 전력용 소자 중 고전압 및 대전류에 적합한 것으로 알려져 있다. 이는, IGBT가, 모스펫의 특성, 즉, 탁월한 스위칭 특성 및 바이폴라 정션 트랜지스터의 특성들, 즉, 높은 전류 구동 능력, 낮은 순방향 전압강하와 우수한 순방향 전도 특성을 모두 가지고 있기 때문이다.
IGBT는, 적용된 시스템에서의 전력 소모를 감소시키기 위해서, 높은 항복전압BV 유지, 스위칭시 턴 오프 특성 저하 방지, 및 온 상태 전력 소모 감소의 방향으로 개발되고 있다. 그러나, 고전압 영역에서 IGBT 사용시 높은 항복전압 특성을 만족하기 위해서, N drift 영역의 농도를 낮추고 깊이를 증가시키면, 항복전압은 유지되지만 온 상태 전압강하가 증가하는 트레이드 오프(trade-off) 관계가 성립된다. 이로 인해서, 전력 반도체 소자 분야에서는, 설계 파라미터의 최적화 및 새로운 전력 반도체 구조 개발을 통해 온 상태 전압강하를 감소시키면서 항복전압을 증가시키는 연구가 진행되었다. IGBT 전력 반도체 소자의 전기적 특성을 향상시킨 NPT(Non-punch through) IGBT 및 FS(Field stop) IGBT가 제안되었다. NPT IGBT는 웨이퍼의 후면을 씨닝(thining)하여 두께를 약 150 μm 이하로 감소시킨 후 후면공정으로 P+ collector를 도핑하여 형성되며, FS IGBT는 웨이퍼의 후면에 N buffer를 도핑하여 형성된다.
전기적 특성이 향상된 전력 반도체를 제공하고자 한다.
본 발명의 일측면에 따르면, 필드 스탑을 위한 버퍼층이 형성된 전력 반도체가 제공된다. 전력 반도체는, 제1 도전형 불순물로 도핑된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 상면에 형성되며, 제2 도전형 불순물로 도핑된 제2 도전형 베이스, 상기 제2 도전형 베이스의 내부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 에미터 영역, 상기 제2 도전형 베이스에 인접하게 형성된 게이트, 및 상기 제1 도전형 드리프트층의 하부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 버퍼층을 포함하되, 상기 제1 도전형 버퍼층의 두께는 0.5 um이고 비저항은 0.03 Ωcm일 수 있다.
일 실시예로, 상기 게이트는, 상기 제1 도전형 드리프트층, 제2 도전형 베이스 및 상기 제1 도전형 에미터 영역의 상부에 형성되며, 상기 제1 도전형 드리프트층의 두께는 110 um일 수 있다.
일 실시예로, 상기 게이트는, 상기 제1 도전형 드리프트층의 상부에 형성된 트렌치 내부에 형성되어 상기 제1 도전형 에미터 영역 상기 제2 도전형 베이스의 측면에 접하며, 제1 도전형 드리프트층의 두께는 180 um일 수 있다. 여기서, 게이트의 깊이는 3um이고 폭은 10um일 수 있다.
본 발명의 실시예에 따른 필드 스탑 IGBT는 동일한 규격의 NPT IGBT보다 동일한 항복 전압을 유지하면서 온 상태 전압 강하를 감소시킬 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 플래나 게이트 필드 스탑 IGBT 전력 반도체 소자를 예시적으로 도시한 단면도이다.
도 2는 제1 도전형 드리프트층의 두께와 비저항에 따른 전기적 특성을 나타낸 그래프이다.
도 3은 제1 도전형 버퍼의 두께와 비저항에 따른 전기적 특성을 나타낸 그래프이다.
도 4는 최적화된 공정 파라미터로 구현된 플래나 게이트 필드 스탑 IGBT의 전계 분포를 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 트렌치 게이트 필드 스탑 IGBT 소자를 예시적으로 도시한 단면도이다.
도 6은 게이트의 깊이 및 폭에 따른 전기적 특성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하지만, 본 발명의 기술적 사상이 전력용 MOSFET 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 1은 본 발명의 일 실시예에 따른 플래나 게이트 필드 스탑 IGBT 소자를 예시적으로 도시한 단면도이다.
도 1을 참조하면, 플래나(Planar) 게이트 IGBT 소자의 상부 구조는, 제1 도전형 드리프트층(100)의 상면에 형성된 제2 도전형 베이스(110), 제2 도전형 베이스(110)의 내부에 형성된 제1 도전형 에미터 영역(115), 제1 도전형 드리프트층(100)의 상부에 형성된 게이트 절연막(125), 게이트 절연막(125)의 상부에 형성된 게이트(120), 및 제2 도전형 베이스(110) 및 게이트(120)의 상부에 형성된 에미터(180)를 포함한다. 여기서, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다. 한편, 플래나 게이트 IGBT의 하부 구조는, 제1 도전형 드리프트층(100)의 하면에 형성된 제1 도전형 버퍼층(150), 제1 도전형 버퍼층(150)의 하면에 형성된 제2 도전형 컬렉터층(160), 및 제2 도전형 컬렉터층(160)의 하면에 형성된 컬렉터(170)를 포함한다. 셀 피치는 약 15 um일 수 있다.
실리콘 웨이퍼상에 제1 도전형 드리프트층(100)이 형성된다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되어 형성된다. 예를 들어, 제1 도전형 드리프트층(100)의 비저항이 60 Ωcm으로 고정된 조건하에서, 목표로 하는 항복 전압을 1,200 V로 설정한 경우, 제1 도전형 드리프트층(100)의 두께 n_drift depth는 약 100 um 내지 약 160um일 수 있으며, 항복 전압을 1200 V로 설정한 경우, 약 110 um일 수 있다. 한편, 필드 스탑 IGBT는 NPT IGBT에 비해 제1 도전형 드리프트층(100)의 두께가 상대적으로 얇다. NPT IGBT는, 턴 오프시 제1 도전형 드리프트 영역 전체에 공핍층이 형성되면서 펀치 쓰루 상태가 발생하지 않도록 하기 위해서, 두께가 충분히 두껍게 형성된 제1 도전형 드리프트층을 포함한다. 따라서, NPT IGBT의 제1 도전형 드리프트층의 두께는 항복 상태시 최대 공핍층 확장 두께보다 크다. 유사하게, 플래나 게이트 FS IGBT의 제1 도전형 드리프트층(100)의 두께는, 항복 상태가 발생하기 전에 펀치 쓰루 상태가 발생하지 않도록 하기 위해서, 최대 공핍층 확장 두께보다 약 22 um 클 수 있다.
한편, JFET(Junction field effect transistor) 영역은 제1 도전형 드리프트층(100) 내부에 형성되며, 예를 들어, 게이트(120)의 하부에 제2 도전형 베이스(100) 사이에 약 4.0 um의 두께로 형성된다. JFET 영역을 도핑하기 위한 제1 도전형 불순물의 도스는, 예를 들어, 약 1.0e11 cm-2 내지 약 1.0e12 cm-2이며, 이온 주입 에너지는 약 100KeV일 수 있다.
제2 도전형 베이스(110)는 제1 도전형 드리프트층(100)의 상부에 형성된다. 제2 도전형 베이스(110)는 제1 도전형 드리프트층(100)의 상면에서 내부로 연장되게 형성되며, 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 예를 들어, 제2 도전형 베이스(110)의 두께는 약 2.5 um일 수 있다. 제2 도전형 베이스(110)는 상대적으로 낮은 농도로 제2 도전형 불순물을 제1 도전형 드리프트층(100)의 상부에 이온 주입하여 형성될 수 있다. 제2 도전형 불순물의 도스에 따라 필드 스탑 IGBT의 문턱 전압 Vth가 결정된다. 제2 도전형 베이스(110)의 도스는, 예를 들어, 약 5e13 cm-2 내지 약 8e13 cm-2 일 수 있으며, 문턱 전압 Vth를 약 5.5 V로 설정한 경우, 약 8.0e13 cm-2 일 수 있다. 이온 주입 에너지는 약 80KeV일 수 있다.
약 5.5 V의 문턱 전압 Vth은, JFET 영역의 제1 도전형 불순물의 도스량과 제2 도전형 베이스의 제2 도전형 불순물의 도스량에 의해 결정될 수 있다. 제1 도전형 불순물의 도스량은 제2 도전형 불순물의 도스량에 비해 상대적으로 작기 때문에, 제2 도전형 불순물의 도스량이 문턱 전압 Vth을 결정하는 우세한 공정 파라미터일 수 있다. 제1 도전형 불순물의 도스량이 높으면, JFET 영역의 저항이 낮아지므로, 턴 온 상태 저항이 낮아진다. 한편, 제1 도전형 불순물의 도스량이 높을수록 제2 도전형 베이스와 JFET 영역 사이 PN 접합에 작용하는 전계가 증가하므로, 항복 전압이 감소될 수 있다.
제1 도전형 에미터 영역(115)은 제2 도전형 베이스(110) 내에 형성된다. 제1 도전형 에미터 영역(115)은 상대적으로 높은 농도로 제1 도전형 불순물을 제2 도전형 베이스(110)의 상면에 이온 주입하여 형성될 수 있다. 이온 주입에 의해서, 제1 도전형 에미터 영역(115)은, 제2 도전형 베이스(110)의 상면으로부터 내부를 향해 연장되게 형성되며, 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 여기서, 게이트(120)의 하부에 위치한 제1 도전형 에미터 영역(115)의 측면은, 게이트(120)의 하부에 위치한 제2 도전형 베이스의 측면을 넘어서 제1 도전형 드리프트층(100)까지 연장되지 않는다. 즉, 게이트(120) 하부에 위치한 제2 도전형 베이스(110)에서, 제1 도전형 에미터(115)와의 접합 영역부터 제1 도전형 드리프트층(100)과의 접합 영역사이는, 전하가 이동하는 채널로 작용한다.
게이트(120)는 제1 도전형 드리프트층(100)의 상면에 수평하게 형성되며, 예를 들어, 폴리 실리콘으로 형성될 수 있다. 게이트 절연막(125)은, 게이트(120)를 제1 도전형 드리프트층(100), 제2 도전형 베이스(110), 제1 도전형 에미터 영역(115), 및 에미터(180)로부터 절연시킨다. 게이트(120)의 양단은 측면 방향으로 연장되어 그 일단은 제1 도전형 에미터 영역(115)에 인접할 수 있다. 인접한 두 개의 제2 도전형 베이스(110)의 적어도 일부와 접하도록 연장되며, 그 상부에 게이트(120)이 형성된다. 한편, 게이트 절연막(125)은 제1 도전형 에미터 영역(115)의 적어도 일부와 접하도록 더 연장될 수 있다. 게이트(120)의 폭 gate width는 약 10um일 수 있다.
콜렉터(170) 및 에미터(180)는, 전도성 물질, 예를 들어, 금속 또는 합금으로 형성된다. 콜렉터(170)는 제2 도전형 콜렉터층(160)의 하부에 형성되며, 에미터(180)는 제2 도전형 베이스(110) 및 게이트 산화막(125) 상부에 형성된다.
제1 도전형 버퍼층(150)은 제1 도전형 드리프트층(100)의 하부에 형성된다. 제1 도전형 버퍼층(150)은, 제1 도전형 불순물을 후면 공정을 통해 도핑하여 형성될 수 있다. 제1 도전형 불순물의 도스는 약 1.0e14 cm-2 내지 약 1.5e14 cm-2 이며, 항복 전압을 1200 V로 설정한 경우, 약 1.4e14 cm-2일 수 있다. 이온 주입 에너지는 약 200KeV일 수 있다. 한편, 제1 도전형 버퍼층(150)의 두께는 약 0.1um 내지 약 2.5um이며, 항복 전압을 1200 V로 설정한 경우, 약 0.5 um일 수 있다. 또한, 제1 도전형 버퍼층(150)의 비저항은 약 0.03 Ωcm일 수 있다.
제2 도전형 컬렉터층(160)은 제1 도전형 버퍼층(150)의 하부에 형성된다. 제2 도전형 컬렉터층(160)은, 제2 도전형 불술문을 후면 공정을 통해 도핑하여 형성될 수 있다. 제2 도전형 불순물의 도스는 약 1.0e15 cm-2 내지 약 1.0e17 cm-2 이며, 항복 전압을 1200 V로 설정한 경우, 약 1.0e15 cm-2일 수 있다. 이온 주입 에너지는 약 60KeV일 수 있다. 두께는 약 0.5um일 수 있다.
도 2는 제1 도전형 드리프트층의 두께와 비저항에 따른 전기적 특성을 나타낸 그래프이고, 도 3은 제1 도전형 버퍼의 두께와 비저항에 따른 전기적 특성을 나타낸 그래프이며, 도 4는 최적화된 공정 파라미터로 구현된 플래나 게이트 필드 스탑 IGBT의 전계 분포를 나타낸 그래프이다.
도 1의 좌측은 플래나 게이트 필드 스탑 IGBT가 항복 상태시 전계 분포를 개략적으로 나타낸 그래프이다. 플래나 게이트 필드 스탑 IGBT는, 전계 분포가 삼각형이 아닌 사각형으로 형성되기 때문에, 제1 도전형 드리프트층(100)이 NPT IGBT에 비해 상대적으로 얇더라도, 충분한 항복전압 특성을 가질 수 있다. 즉, 제1 도전형 드리프트층(100)의 두께를 줄어들더라도 항복 전압은 실질적으로 동일한 수준으로 유지될 수 있으므로, 온 상태 전압강하는 감소하게 된다.
플래나 게이트 필드 스탑 IGBT의 중요한 공정 파라미터는, 제1 도전형 드리프트층(100)의 농도와 두께이다. 전계 분포가 사각형이 되기 위해서는, 제1 도전형 버퍼층(150)의 농도를 충분히 높여 제1 도전형 버퍼층(150)과 제1 도전형 드리프트층(100) 사이에 높은 전계가 걸려야 한다. 그러나, 제1 도전형 버퍼층(150)의 농도가 적정치 이상으로 높게 되면, 제2 도전형 컬렉터층(160)이 공급하는 정공의 주입 효율이 감소해서 온 상태 전압강하가 증가할 수 있다. 같은 맥락에서, 제1 도전형 버퍼층(150)의 두께 역시 적정치 이상으로 두꺼우면, 정공의 주입 효율을 감소시킨다. 따라서, 제1 도전형 버퍼층(150)의 두께와 농도의 최적치를 찾는 것이 매우 중요하다.
제1 도전형 버퍼층(150)의 농도와 두께를 조절하면서 설계를 진행하였다. 제1 도전형 버퍼층(150)의 농도가 높거나 두께가 너무 두꺼울 때, 항복전압은 증가하지만 온 상태 전압강하가 급격히 증가하는 특성을 보인다. 이 경우는 제2 도전형 컬렉터층(160)이 공급하는 정공의 주입 효율이 매우 작아지고 전도도 변조 효과가 감소하게 되면서 온 상태 전압강하가 매우 커지게 된다. 온 상태 전압 강하를 줄이면서 항복전압도 증가시키기 위해서 제1 도전형 버퍼층(150)의 농도와 두께의 최적점을 찾기 위한 시뮬레이션을 진행하였고 그 결과가 도 2 및 3에 도시되어 있다.
도 2의 (a)는 제1 도전형 드리프트층(100)의 두께에 따른 항복 전압의 변화를 나타내며, 도 2의 (b)는 제1 도전형 드리프트층(100)의 두께에 따른 온 상태 전압 강하를 나타낸다. 도 2의 (a)에서, 제1 도전형 드리프트층(100)의 두께가 110 um일 때, 제1 도전형 버퍼층(150)의 비저항에 관계 없이, 1400V 이상의 항복 전압 특성이 구현될 수 있음을 알 수 있다. 또한, 도 2의 (b)에서 제1 도전형 드리프트층(100)의 두께가 110 um이고 제1 도전형 버퍼층(150)의 비저항이 0.03Ωcm일 때 약 1.47 V의 온 상태 전압 강하 특성이 구현될 수 있음을 알 수 있다.
도 3의 (a)는 제1 도전형 버퍼층(150)의 두께와 비저항에 따른 항복 전압의 변화를 나타내며, 도 3의 (b)는 제1 도전형 버퍼층(150)의 두께와 비저항에 따른 턴 온 상태 전압 강하를 나타낸다. 도 3의 (a)에서, 제1 도전형 버퍼층(150)의 두께가 약 0.5 um일 때, 1450V이상의 항복 전압 특성이 구현됨을 알 수 있다. 도 3의 (b)에서, 제1 도전형 버퍼층(150)의 두께가 약 0.5 um일 때, 온 상태 전압 강하가 다소 증가하지만, 제1 도전형 버퍼층(150)의 비저항을 조절하면 전압 강하를 감소시킬 수 있음을 알 수 있다.
도 4는, 필드 스탑을 위한 제1 도전형 버퍼층(150)이 형성되지 않은 NPT IGBT와 필드 스탑을 위한 제1 도전형 버퍼층(150)이 형성된 도 1의 플래나 게이트 필드 스탑 IGBT의 오프 상태시 전계 분포를 나타낸다.
도 5는 본 발명의 다른 실시예에 따른 트렌치 게이트 필드 스탑 IGBT 소자를 예시적으로 도시한 단면도이다.
도 5를 참조하면, 트렌치 게이트 필드 스탑 IGBT 소자의 상부 구조는, 제1 도전형 드리프트층(200)의 상면에 형성된 제2 도전형 베이스(210), 제2 도전형 베이스(210)의 내부에 형성된 제1 도전형 에미터 영역(215), 두 개의 제2 도전형 베이스(210) 사이에 형성된 게이트(220), 및 제2 도전형 베이스(210)와 게이트(220)의 상부에 형성된 에미터(280)를 포함한다. 한편, 트렌치 게이트 필드 스탑 IGBT의 하부 구조는, 제1 도전형 드리프트층(200)의 하면에 형성된 제1 도전형 버퍼층(250), 제1 도전형 버퍼층(250)의 하면에 형성된 제2 도전형 컬렉터층(260), 및 제2 도전형 컬렉터층(260)의 하면에 형성된 컬렉터(270)를 포함한다. 셀 피치는 약 15 um일 수 있다.
실리콘 웨이퍼상에 제1 도전형 드리프트층(200)이 형성된다. 제1 도전형 드리프트층(200)은 제1 도전형 불순물로 도핑되어 형성된다. 예를 들어, 제1 도전형 드리프트층(200)의 비저항이 60 Ωcm으로 고정된 조건하에서, 목표로 하는 항복 전압을 1,200 V로 설정한 경우, 제1 도전형 드리프트층(200)의 두께 n_drift depth는 약 100 um 내지 약 200um일 수 있으며, 항복 전압을 1200 V로 설정한 경우, 약 180 um일 수 있다.
한편, JFET 영역은 제1 도전형 드리프트층(200) 내부에 형성되며, 예를 들어, 게이트(220)의 하부에 약 4.0 um의 두께로 형성된다. JFET 영역을 도핑하기 위한 제1 도전형 불순물의 도스는, 예를 들어, 약 1.0e11 cm-2 내지 약 1.0e12 cm-2이며, 이온 주입 에너지는 약 100KeV일 수 있다.
제2 도전형 베이스(210)는 제1 도전형 드리프트층(200)의 상부에 형성된다. 제2 도전형 베이스(210)는 제1 도전형 드리프트층(200)의 상면에서 내부로 연장되게 형성되며, 측면 방향으로 게이트(220)의 일측에 접하게 연장된다. 예를 들어, 제2 도전형 베이스(210)의 두께는 약 2.5 um일 수 있다. 제2 도전형 베이스(210)의 도스는, 예를 들어, 약 5e13 cm-2 내지 약 8e13 cm-2 일 수 있으며, 문턱 전압 Vth를 약 5.0 V로 설정한 경우, 약 8.0e13 cm-2 일 수 있다. 이온 주입 에너지는 약 80KeV일 수 있다.
제1 도전형 에미터 영역(215)은 제2 도전형 베이스(210) 내에 형성된다. 제1 도전형 에미터 영역(215)은 상대적으로 높은 농도로 제1 도전형 불순물을 제2 도전형 베이스(210)의 상면에 이온 주입하여 형성될 수 있다. 이온 주입에 의해서, 제1 도전형 에미터 영역(215)은, 제2 도전형 베이스(210)의 상면으로부터 내부를 향해 연장되게 형성되고, 게이트(220) 측면으로 연장되며, 게이트 절연막(225)에 의해 게이트(220)와 절연된다.
게이트(220)는, 제1 도전형 드리프트층(200)의 상면에 형성된 트렌치 내부에 형성된다. 트렌치는 제1 도전형 드리프트층(200)의 상면으로부터 내부를 향해 연장되게 형성되며, 게이트 산화막(225)이 바닥면과 측면에 각각 형성된다. 트렌치의 깊이는 약 3um이며, 폭은 약 10um일 수 있다. 게이트 절연막(225)은, 게이트(220)를 제1 도전형 드리프트층(200), 제2 도전형 베이스(210), 제1 도전형 에미터 영역(215), 및 에미터(280)로부터 절연시킨다. 게이트(220)의 양단은 측면 방향으로 연장되어 그 일단은 제1 도전형 에미터 영역(215)의 측면 및 제2 도전형 베이스(210)의 측면에 인접할 수 있다.
콜렉터(270) 및 에미터(280)는, 전도성 물질, 예를 들어, 금속 또는 합금으로 형성된다. 콜렉터(270)는 제2 도전형 콜렉터층(260)의 하부에 형성되며, 에미터(280)는 제2 도전형 베이스(210) 및 게이트 산화막(225) 상부에 형성된다.
제1 도전형 버퍼층(250)은 제1 도전형 드리프트층(200)의 하부에 형성된다. 제1 도전형 버퍼층(250)은, 제1 도전형 불순물을 후면 공정을 통해 도핑하여 형성될 수 있다. 제1 도전형 불순물의 도스는 약 1.0e14 cm-2 내지 약 1.5e14 cm-2 이며, 항복 전압을 1200 V로 설정한 경우, 약 1.4e14 cm-2일 수 있다. 이온 주입 에너지는 약 200KeV일 수 있다. 한편, 제1 도전형 버퍼층(250)의 두께는 약 0.1um 내지 약 2.5um이며, 항복 전압을 1200 V로 설정한 경우, 약 0.5 um일 수 있다. 또한, , 제1 도전형 버퍼층(250)의 비저항은 약 0.03 Ωcm일 수 있다.
제2 도전형 컬렉터층(260)은 제1 도전형 버퍼층(250)의 하부에 형성된다. 제2 도전형 컬렉터층(260)은, 제2 도전형 불술문을 후면 공정을 통해 도핑하여 형성될 수 있다. 제2 도전형 불순물의 도스는 약 1.0e15 cm-2 내지 약 1.0e17 cm-2 이며, 항복 전압을 1200 V로 설정한 경우, 약 1.0e15 cm-2일 수 있다. 이온 주입 에너지는 약 60KeV일 수 있다. 두께는 약 0.5um일 수 있다.
도 6은 게이트의 깊이 및 폭에 따른 전기적 특성을 나타낸 그래프이다.
도 6의 (a)는 게이트의 깊이와 폭에 따른 항복 전압 특성을 나타낸다. 게이트의 깊이가 약 3 um일 때, 게이트의 폭에 상관 없이 항복 전압이 1450 내지 1460V를 나타냄을 알 수 있다. 한편, 도 6의 (b)는 게이트의 깊이와 폭에 따른 온 상태 전압 강하 특성을 나타내며, 게이트의 깊이가 약 3 um이고 게이트의 폭이 10 um일 때 약 1.4 V의 온 상태 전압 강하를 나타냄을 알 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. 제1 도전형 불순물로 도핑된 제1 도전형 드리프트층;
    상기 제1 도전형 드리프트층의 상면에 형성되며, 제2 도전형 불순물로 도핑된 제2 도전형 베이스;
    상기 제2 도전형 베이스의 내부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 에미터 영역;
    상기 제2 도전형 베이스에 인접하게 형성된 게이트; 및
    상기 제1 도전형 드리프트층의 하부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 버퍼층을 포함하되,
    상기 제1 도전형 버퍼층의 두께는 0.5 um이고 비저항은 0.03 Ωcm인 전력 반도체.
  2. 청구항 1에 있어서, 상기 게이트는, 상기 제1 도전형 드리프트층, 제2 도전형 베이스 및 상기 제1 도전형 에미터 영역의 상부에 형성되며, 상기 제1 도전형 드리프트층의 두께는 110 um인 전력 반도체.
  3. 청구항 1에 있어서, 상기 게이트는, 상기 제1 도전형 드리프트층의 상부에 형성된 트렌치 내부에 형성되어 상기 제1 도전형 에미터 영역 상기 제2 도전형 베이스의 측면에 접하며, 제1 도전형 드리프트층의 두께는 180 um인 전력 반도체.
  4. 청구항 3에 있어서, 상기 게이트의 깊이는 3um이고 폭은 10um인 전력 반도체.
  5. 청구항 1에 있어서, 상기 제1 도전형은 n형이며, 상기 제2 도전형은 p형인 전력 반도체.
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