KR20110134486A - 실리콘 카바이드 바이폴라 접합 트랜지스터 - Google Patents

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Abstract

본 발명은 이미터 및 베이스 콘택들(1, 2) 사이의 표면 영역에 벌크 실리콘 카바이드의 포텐셜에 대하여 네거티브 표면 전기 포텐셜이 주어지는 실리콘 카바이드 바이폴라 접합 트랜지스터(SiC BJT)에 관한 것이다.

Description

실리콘 카바이드 바이폴라 접합 트랜지스터{Silicon carbide bipolar junction transistor}
본 발명은 높은 전류 이득(current gain)을 얻기 위한 실리콘 카바이드 바이폴라 접합 트랜지스터에 관련된 것이다.
파워 트랜지스터들(power transistors)은 파워 전자 시스템들 내에서 스위치들로 사용된다. 상기 스위치들은 온 상태(on-state)에서 높은 전류를 전달하고, 오프 상태(off-state)에서 높은 전압을 차단하는(blocking) 것을 교대로 수행한다. 파워 스위치들의 두 가지 가장 중요한 이점들은 순방향 도전(forward conduction) 상태에서의 낮은 파워 손실(power loss) 및 온-오프 사이의 스위칭 과정에서의 낮은 파워 손실이다. 낮은 파워 손실은 에너지 절약을 가능하게 하고, 상기 파워 손실에 의해 발생하는 열 손실(heat dissipation)이 감소됨에 따라 더욱 콤팩트한 시스템(compact systems) 구성을 가능하게 하므로 이점이 있다.
실리콘 카바이드(SiC) 바이폴라 접합 트랜지스터(bipolar junction transistors: BJTs)은 도전 상태 및 스위칭 과정에서 낮은 파워 손실을 보이므로, 파워 전자 시스템들 내에서의 스위치들로서 유용하다. 모스펫(MOSFET) 또는 절연 게이트 바이폴라 트랜지스터들(isulated gate bipolar transistors: IGBTs)과 같은 통상적인 실리콘(Si) 파워 트랜지스터들은 약 1200V 이상의 전압 범위에서 실리콘 카바이드 BJT의 파워 손실을 따라올 수 없다. 또한, MOSFET들 및 JFET(junction field effect transistor)와 같은 다른 실리콘 카바이드 파워 트랜지스터들이 있는데, 이러한 타입의 트랜지스터들은 상대적으로 적은 파워 손실을 갖는다. 그러나, 상기 MOSFET은 제한된 산화물 신뢰성 및 순방향 도전 상태에서 추가적인 파워 손실을 야기하는 높은 채널 저항(channel resistance)을 갖는다. 상기 JFET은 소위 "노멀리-온(normally-on)" 타입의 소자로서, 상기 JFET 드라이브 회로의 고장에 의해 안전성 문제가 발생하기 때문에 많은 파워 전자 시스템들에서는 불리하다.
"Proceedings of the 19th International Symposium on Power Semiconductor Devicesand Ics" (pp. 293-6, 2007, S. Balachandran et al.)에는, NPN 타입의 실리콘 카바이드 BJT가 성공적으로 개발되었고, 최대 6kV의 전압까지 사용 가능한 BJT에서 낮은 온-상태 전압을 보였음이 기재되어 있다.
"IEEE Electron Device Letters, vol. 26, No. 3, 2005" (S. Krishnaswami et al.)에서는, 약 40의 전류 이득 및 100A/cm2의 전류 밀도에서 0.6V의 낮은 순방향 전압 강하(forward voltage drop)를 갖는 30A 및 1000V용 대면적 실리콘 카바이드 BJT가 개발되었음이 기재되어 있다.
최적의 실리콘 카바이드 BJT는 에피택시얼 NPN 구조를 구비하도록 제조되고, 베이스-이미터(base-emitter) 및 베이스-콜렉터(base-collector) 접합들은 소위 메사 구조(mesa structure)를 형성하도록 실리콘 카바이드의 건식 식각(dry etching)에 의하여 종단(terminated)된다. 수 암페어 단위의 높은 전류 용량을 갖는 실리콘 카바이드 BJT는 수 mm2의 넓은 면적에 걸쳐 퍼져 있는 다수의 교차 연결된(inter-digitated) 이미터 핑거(emitter finger)를 포함한다. 최적의 항복 전압(breakdown voltage) 및 낮은 파워 손실을 갖는 최신의 실리콘 카바이드 BJT를 얻기 위한 중요 요인들은; 효율적인 고전압 접합 종단(junction termination), 낮은 디펙트(defect) 농도를 갖는 벌크 실리콘 카바이드 재료, n-타입 및 p-타입 실리콘 카바이드 모두와의 저저항(low-resistive) 오믹 콘택들(ohmic contact). 및 효율적인 표면 패시베이션(surface passivation)이다.
오늘날 사용되는 종래의 실리콘 스위치들, 즉, MOSFET 및 IGBT는 전압-조절(voltage-controlled) 소자들이다. 이는 상기 스위치의 게이트 종단(gate termination)의 조절은 오직 정상 상태(steady-state)의 직류 전압(DC voltage)만을 필요로 하고, 따라서 드라이브 회로(drive circuit)로부터의 전류는 온-상태 및 오프-상태 내에서 무시할 수 있다는 것을 의미한다. 대신에, 상기 소자의 내부 커패시턴스들(즉, 게이트 소스 사이 또는 게이트 드레인 사이)의 차지(charge) 및 디스차지(discharge)로의 스위칭 과정에서 큰 전류가 요구된다. 스위칭 주파수(switching frequency)가 매우 높지 않는 한, 상기 드라이브 회로로부터 전달되어야 하는 파워는 그다지 크지 않으며, 상대적으로 작고 저렴한 집적 회로들(integrated circuits)이 MOSFET 및 IGBT와 같은 전압-조절 소자들을 위한 드라이브 회로들로서 사용될 수 있다.
반면, 실리콘 카바이드 BJT는 전류-조절 트랜지스터(current controlled transistor)이고, 상기 BJT가 온-상태일 때 드라이브 회로는 직류 전류를 전달해야 한다. 이러한 온-상태 직류 드라이브 전류에 기인하여, BJT의 드라이브 회로는 MOSFET 및 IGBT의 경우보다 더 높은 파워를 전달해야 한다. 오늘날 실리콘 카바이드 BJT가 도달할 수 있는 전류 이득(약 20 내지 60)에 따라, 대면적 실리콘 카바이드 BJT는 작은 집적 회로들을 사용하여 조절될 수 없고, 따라서 드라이브 회로는 더욱 비싸지고 설계하기 복잡해진다. MOSFET 및 IGBT와 비교할 때, 실리콘 카바이드 BJT의 중요한 단점은 더 높은 파워 및 더 복잡한 드라이브 회로가 요구된다는 것이며, 실리콘 카바이드 BJT의 시장 잠재성을 향상시키기 위하여, 20 내지 60 범위의 전류값으로부터 100 이상의 전류값으로 전류 이득을 증가시키는 것이 중요하다.
1200V의 차단 용량을 갖는 실리콘 카바이드 BJT의 소자 시뮬레이션은 재료의 캐리어 수명(carrier lifetime)이 약 100ns이라면, 약 150 내지 200 범위의 전류를 기대할 수 있음을 나타낸다. 이러한 캐리어 수명 값은 n-타입 및 p-타입의 에피택시얼 실리콘 카바이드층의 재료 특성으로부터 얻은 결과와 상당히 일치한다. 최신 기술의 에피택시에 의하여, 실리콘 카바이드 재료의 퀄리티는 150 내지 200 범위의 전류 이득을 갖는 BJT들을 제조하는데 충분해야 한다.
주된 전류 이득의 결정 요인(limiting factor)은 상기 베이스-이미터 접합의 식각된 종단(etched termination) 및 상기 이미터의 에지에 인접한 부위에서의 표면 재결합이다.
실리콘 카바이드 BJT들은 주로 NPN 바이폴리 트랜지스터 구조를 에피택시얼 성장시키고, 이후 상기 베이스-이미터 및 베이스-콜렉터의 pn 접합을 종단하기 위하여 실리콘 카바이드를 식각하는 것에 의하여 형성될 수 있다.
도 1은 이미터 콘택(1), 베이스 콘택(2), n+ 이미터 영역(3), p 베이스 영역(4), n- 콜렉터 영역(5), n+ 기판 영역(6) 및 콜렉터 콘택(7)을 구비하며, 상기 이미터 영역의 에지를 보여주는 전형적인 실리콘 카바이드 NPN BJT의 액티브 영역의 단면을 나타낸다. 유전 표면 패시베이션층(dielectric surface passivation layer)(8)은 베이스 및 이미터 콘택들(1, 2) 사이에서 실리콘 카바이드의 상부에 사용된다. 이러한 표면 패시베이션층(8)은 상기 실리콘 카바이드 표면에서 원자들의 댕글링 본드(dangling bond)들을 제거하는데 사용되며, 이에 따라 표면 재결합 및 표면 누설 전류(surface leakage current)를 발생시키는 디펙트의 밀도를 감소시킬 수 있다.
그러나, 도 1에 도시된 바와 같이, 실리콘 카바이드 표면 상에 표면 패시베이션층(8)을 형성하는 것은 어렵고, 실리콘 카바이드 및 표면 패시베이션층 사이의 계면에서 낮은 디펙트 농도를 얻는 것이 어렵다. 오늘날 얻을 수 있는 가장 좋은 결과는 실리콘 카바이드 MOSFET 트랜지스터들을 제조할 때와 유사한 방법을 사용한 실리콘 카바이드의 산화에 의하여 수득된다. 예를 들면, BJT들은 IEEE Eelectron Device Letters, Vol. 28, No, 11, 2007(H-S. Lee et al.)에 나타난 바와 같이, N2O 분위기에서 산화에 의하여 패시베이션되거나, International Conference on Silicon Carbide and Related Materials (ICSCRM2007, Barcelona, 2008년 9월 7-12일)의 Y. Negoro et al.의 발표에 나타난 바와 같이 발열성 산화(pyrogenic oxidation) 및 후속하는 수소 분위기에서의 열처리에 의해 패시베이션된다.
표면 재결합을 감소시키고 이에 따라 실리콘 카바이드 BJT들의 전류 이득을 증가시키는 한 가지 방법은 실리콘 카바이드 및 패시베이션층 사이의 계면에서 디펙트가 거의 없는 패시베이션층들을 개발하는 것이다.
전술한 하나 이상의 문제점을 해결하기 위하여, 실리콘 카바이드 바이폴라 접합 트랜지스터(SiC BJT)의 관점에서, 본 발명은 표면 재결합을 억제하기 위하여 표면 전기 포텐셜을 조절함에 의해 높은 전류 이득을 얻을 수 있는 실리콘 BJT들의 제조 공정에서의 문제점에 대한 해결책을 제공한다.
본 발명은 구체적으로 상기 트랜지스터 상의 이미터 및 베이스 콘택들 사이의 표면 영역에 벌크 실리콘 카바이드의 전기 포텐셜에 대하여 네거티브 표면 전기 포텐셜이 주어짐을 나타낸다.
본 발명에 따른 예시적인 실시예에서, 상기 트랜지스터는 표면 패시베이션 용 유전층 상에 형성되며, 표면 전극으로 지칭되는 도전층을 포함한다.
상기 표면 전극은 금속 또는 고농도로 도핑된 폴리실리콘과 같은 도전성 물질을 포함할 수 있다.
상기 표면 전극은 상기 이미터 콘택에 연결하거나, 또는 벌크 실리콘 카바이드의 전기 포텐셜에 대하여 네거티브 전기 포텐셜을 외부에서 인가함에 의해 상기 표면 전극에 상기 표면 내부의 벌크 실리콘 카바이드에 대하여 네거티브 전기 포텐셜이 제공될 수 있다.
상기 유전층은 상기 표면 전극 및 실리콘 카바이드 사이에 형성되며, 실리콘 이산화물을 포함할 수 있다. 상기 유전층은 10 내지 30nm 범위의 두께를 가질 수 있고, 예를 들어 20nm의 두께를 가질 수 있다.
본 발명은 또한 상기 트랜지스터의 상기 이미터 및 베이스 콘택들 사이의 실리콘 카바이드 표면에서 표면 재결합을 감소시킴에 따라 실리콘 카바이드 BJT의 전류 이득을 증가시키는 방법을 제공한다.
표면 영역 내의 전자 농도 감소는 상기 표면 내부의 벌크 실리콘 카바이드의 포텐셜에 대하여 네거티브 표면 전기 포텐셜을 형성함으로써 얻어질 수 있음이 제안된다.
상기 표면 영역 내의 전자 농도 감소를 달성하는 다른 방법은 실리콘 카바이드 및 상기 유전층의 계면에서 또는 상기 유전층 내부에서 네거티브 전하를 형성하는 방법이다.
본 발명에 따라 표면 아래의 벌크 실리콘 카바이드에 대하여 네거티브 표면 전하가 생성되는 트랜지스터는 실리콘 카바이드 BJT들에 사용될 때 아래와 같은 이점들을 가질 수 있다.
표면 재결합이 억제됨에 따라 전류 이득은 더 높아질 수 있다. 실리콘 카바이드 BJT들의 전류 이득을 증가시키는 것은 상기 BJT를 컨트롤하는데 더 적은 베이스 전류가 필요함을 뜻하므로 매우 중요하고, 이것은 또한 드라이브 회로의 구성이 덜 복잡해질 수 있고, 가격이 저렴해질 수 있으므로 중요하다.
본 발명이 다른 개발과 결합될 때, 즉, 표면 패시베이션의 품질이 향상된다면, 본 발명은 더욱 더 향상될 수 있다.
통상적인 제조 공정에서 보통 금속 오버레이어 콘택들(metal overlayer contacts)이 형성되고, 따라서 본 발명의 일 실시예에 따른 표면 전극을 형성하기 위하여 추가적인 공정 단계들이 필요하지 않으므로 본 발명은 통상적인 제조 공정 내에 적용하기 용이하다.
실리콘 카바이드의 재결합 에너지는 약 3.2 eV이고, 상기 에너지는 상기 표면 패시베이션층 내부로 주입되어 장기간 안정성에 영향을 줄 수 있는 고에너지 전자들, 즉 핫일렉트론(hot electron)을 생성하기에 충분할 정도로 크다. 본 발명은 표면 재결합을 감소시킨다. 이에 따라 핫일렉트론들이 더 적게 생성되고, 장기간의 신뢰성을 향상시킬 것이 기대된다.
도 1은 종래 기술에 따른 베이스 콘택 및 이미터 콘택 사이의 실리콘 카바이드 층 상부의 유전 표면 패시베이션층을 나타내는 실리콘 카바이드 BJT의 활성 영역의 단면도이다.
도 2는 본 발명의 예시적인 실시예에 따른 표면 전극을 나타내는 실리콘 카바이드 BJT의 활성 영역의 단면도이다.
도 3은 콜렉터 전류에 따른 공통 이미터 전류 이득(commom emitter current gain)의 측정값 및 시뮬레이션 값을 나타내는 그래프이다.
도 4는 이미터 콘택 및 베이스 콘택에 각각 연결된 표면 전극(도 2에 도시된)이 없는 경우 및 표면 전극이 있는 경우의 실리콘 카바이드 BJT의 소자 시뮬레이션을 나타낸 그래프이다.
도 5는 도 2에 도시된 표면 전극이 -40V 및 40V의 표면 전극 포텐셜을 가질 때 및 상기 표면 전극에 전기 연결이 없을 때의 실리콘 카바이드 BJT 측정값들을 나타낸 그래프이다.
현재 실리콘 카바이드 BJT들의 전류 이득을 증가시키기 위하여, 이미터 콘택(emitter contact) 및 베이스 콘택(base contact) 사이의 실리콘 카바이드 표면에서의 표면 재결합을 감소시키는 것이 필요하다. 발생하는 표면 재결합의 양은 주로 아래 세 가지 요인들에 의해 좌우된다:
1) 실리콘 카바이드 및 표면 패시베이션층 사이의 계면에서의 디펙트 농도,
2) 표면 영역에서의 전자 농도,
3) 표면 영역에서의 정공(hole) 농도.
전술한 제1 요인은 기술 의존적이나, 제2 및 제3 요인은 설계에 의하여 조절 가능하며, 본 발명의 방법은 이에 관한 것이다.
전자-정공 쌍(electron-hole pair)들의 재결합 속도는 주로 소수(minority)인 캐리어 타입(전자 또는 정공)의 농도에 의존하는데, 이는 이들이 속도를 제어하는(rate limiting) 자유 캐리어(free carrier)이기 때문이다. 표면 재결합은 상기 이미터 영역 내 및 베이스 영역 내 모두에서 발생하나, 소자 시뮬레이션은 대부분의 재결합이 p-도핑된 베이스층 내에서 상기 표면을 따라 발생함을 나타낸다. 상기 p-도핑된 베이스층 내에서 전자들은 소수이며, 이에 따라 전자 농도가 표면 재결합 속도를 결정한다. 따라서, 상기 p-도핑된 베이스 내에서 표면 영역의 전자 농도를 억제함에 따라 총 표면 재결합이 감소될 수 있다.
본 발명은 표면 내부의 벌크 실리콘 카바이드의 포텐셜에 대하여 네거티브 표면 전기 포텐셜을 발생시킴으로써 상기 표면 영역 내에 전자 농도를 감소시킨다. 전자들이 네거티브 전기 포텐셜에 의해 반발(repel)하므로, 생성된 네거티브 표면 전기 포텐셜에 의해 전자 농도가 억제되고, 이에 따라 표면 재결합이 감소될 수 있다.
본 발명의 예시적인 실시예에 따르면, 표면 전극으로 불리는 도전층을 표면 패시베이션용으로 사용되는 유전층 상에 형성한다. 이미터 콘택(1), 베이스 콘택(2), n+ 이미터 영역(3), p 베이스 영역(4), n- 콜렉터 영역(5) n+ 기판 영역(6) 및 콜렉터 콘택(7)을 구비하는 전형적인 NPN BJT에 표면 전극이 구비된 단면이 도 2에 도시된다. 표면 전극(9)은 금속, 고농도로 도핑된 폴리실리콘 또는 다른 도전성 물질로 구성될 수 있다. 상기 이미터 콘택(1)에 연결됨에 의해, 또는 외부에서 상기 하부 벌크 실리콘 카바이드에 대하여 네거티브 전기 포텐셜을 인가함에 의해, 상기 표면 전극(9)에 상기 표면의 내부인 벌크 실리콘 카바이드에 대하여 네거티브 전기 포텐셜이 인가된다.
상기 표면 전극 및 실리콘 카바이드 사이의 표면 패시베이션층의 두께는 본 발명이 효율적으로 작동하도록 최적화하는데 있어 중요한 파라미터이다. 본 발명에서 가능한 조건은 상기 표면 전극 및 실리콘 카바이드 사이에, 실리콘 이산화물로 구성되며 10 내지 30nm 범위의 두께를 갖는 유전층을 사용하는 것이다.
이하에서는 본 발명의 작동 원리를 이론적 및 실험적 증거에 의하여 설명할 것이다. 실리콘 카바이드 BJT내에서의 표면 재결합 문제가 2차원적이고, 당업자들에게조차 분석하기 어려우므로 이러한 이론적 및 실험적 증거는 필수적이다.
도 3은 10㎛의 이미터 폭 및 500㎛의 이미터 길이를 갖는 소형 실리콘 카바이드 BJT에서, 실리콘 BJT의 콜렉터-베이스 전압 VCB=0일 때, 콜렉터 전류(B)에 따른 공통 이미터 전류 이득(A)의 측정값(41) 및 시뮬레이션값(42, 43, 44)을 비교하여 나타낸다. 측정값(41)은 약 26의 피크 전류 이득을 나타낸다.
시뮬레이션 결과는 세 가지 상이한 트랩 밀도(trap density)에서 수행되었다:
- 점선 42로 표현되는 DIT=1×1010cm-2eV-1
- 점선 43으로 표현되는 DIT=1×1011cm-2eV-1
- 점선 44로 표현되는 DIT=1×1012cm-2eV-1
실리콘 카바이드 및 표면 패시베이션층(8) 사이의 계면에서 포획 단면(capture cross-section)은 σ=10-2cm2이고, 표면 패시베이션층(8)은 실리콘 이산화물로 구성된다. 상기 트랩 밀도들은 실리콘 카바이드 밴드갭(bandgap) 영역에 걸쳐 일정한 것으로 가정된다. 상기 밴드갭의 상부 절반에 트랩된 것은 억셉터(accpetor)들이며, 상기 밴드갭의 하부 절반에 트랩된 것은 도너(donor)들인 것으로 가정된다. 상기 시뮬레이션에서 벌크 캐리어 수명(bulk carrier lifetime)은 τ=100ns가 사용되었다.
도 3은 콜렉터 전류값 증가에 따라 상기 전류 이득이 증가하는 것을 포함하여, 측정값(41) 및 트랩 농도 DIT=1×1012cm-2eV-1일 때의 시뮬레이션 값(44)이 상당히 일치하는 것을 나타낸다. 벌크 및 표면 재결합을 시뮬레이션하기 위하여 적정한 값들을 사용한 도 3에 도시된 상기 결과는 표면 재결합이 전형적인 실리콘 카바이드 BJT의 전류 이득을 제한한다는 증거를 제공한다. 또한 도 3에 도시된 결과는 상기 표면 재결합을 감소시킴으로써 실리콘 카바이드 BJT의 전류 이득이 현저히 증가할 수 있음을 제안한다. 이는 계면에서의 트랩 농도들을 감소시키는 것에 의해 또는 본 발명에 따라 네거티브 표면 전기 포텐셜을 제공하는 것에 의해 얻어질 수 있다.
도 4는 도 2에 도시된 BJT가 DIT=1×1012cm-2eV-1이고, BJT의 상기 표면 전극(9)에 포텐셜을 인가할 때 및 인가하지 않을 때의 소자 시뮬레이션을 나타낸다. 실선(51)은 이미터 콘택(1)에 연결된 표면 전극(9)이 구비되지 않은 경우의 결과를 나타내고, 점선(52)은 이미터 콘택(1)에 연결된 표면 전극(9)이 구비된 경우의 결과를 나타낸다. 예시적인 실시예들에 따르면, 표면 패시베이션층(8)은 실리콘 카바이드 표면 및 표면 전극(9) 사이에 형성된 20nm 두께의 실리콘 이산화물(silicon dioxide) 유전 표면 패시베이션층으로 구성된다. 도 4는 상기 표면 내부의 벌크 실리콘 카바이드에 대하여 네거티브 표면 전기 포텐셜을 얻기 위해 이미터 콘택(1)에 연결되는 표면 전극이 구비되지 않은 경우에 전류 이득의 피크값이 43이고, 표면 전극이 구비된 경우에 전류 이득의 피크값이 64.5임을 나타낸다. 도 4의 결과는 표면 전극(9)을 이미터 콘택(1)에 연결함에 의해 상기 전류 이득의 피크값의 약 50% 증가가 가능함을 보여준다. 본 발명의 일 실시예인 표면 전극(9)의 이미터 콘택(1)으로의 연결은 다른 추가적인 트랜지스터 콘트롤 전극 없이 제조 공정에 적용하기 용이하다.
도 4에 도시된 바와 같이, 높은 전류 이득은 표면에 낮은 전자 농도를 발생시키는 네거티브 표면 전극 포텐셜에 의한 것이고, 이에 따라 더 적은 표면 재결합 속도를 보인다.
도 4의 시뮬레이션 결과는 본 발명의 작동 원리에 대한 이론적인 증거를 제공한다. 실리콘 표면에서의 트랩들에 대한 시뮬레이션 모델 변수들에 불확실성이 존재하므로, 실험 결과 역시 본 발명의 효과를 증명하는데 있어 중요하다.
도 5는 도 2에 도시된 바와 같이 표면 전극을 구비하며, 제조된 실리콘 카바이드 BJT의 전류 이득(A)의 측정값을 나타낸다. 실험 결과들은 표면 전극(9)에 -40V의 네거티브 전기 포텐셜이 인가된 경우 점선 61로 표시되고, +40V의 포지티브 전기 포텐셜이 인가된 경우 점선 62로 표시되며, 표면 전극(9)에 전기적 연결이 구비되지 않을 때 실선 63으로 표시된다. 측정값들은 표면 전극(9)에 -40V의 네거티브 전기 포텐셜을 인가할 때, 전류 이득의 피크값들이 33.7에서 39.7로 약 18% 증가하였음을 보여준다.
또한, 전류 이득(A)은 표면 전극에 포지티브 전기 포텐셜을 인가함에 의해 약 30% 감소할 수 있다.
네거티브 표면 포텐셜에 의해 전자들이 반발하고, 표면 전자 농도의 감소는 표면 재결합을 감소시킴에 따라 전류 이득(A)은 증가한다.
포지티브 표면 포텐셜에 의해 전자들이 끌어당겨지고, 표면 재결합의 양이 증가하므로 전류 이득(A)은 감소한다.
도 5에 도시된 측정값은 최적값보다 훨씬 두꺼운 패시베이션층(8)을 구비한 실리콘 카바이드 BJT에 대하여 수행되었고, 따라서 상대적으로 높은 포텐셜이 표면 전극(9)에 인가되었음에도 전류 이득에 대한 영향이 매우 크지는 않았다. 그럼에도 불구하고, 도 5에 도시된 결과들은 벌크 실리콘 카바이드에 대하여 네거티브 포텐셜이 표면 전극(9)에 인가됨에 따라 전류 이득(A)이 향상되는 것을 명확히 나타내고, 본 발명이 동작한다는 것의 실험적인 증거를 제공해준다는 것을 보여준다.
본 발명이 전술한 예시적 실시예들에 제한되는 것이 아니고, 하기의 청구 범위에 기재된 발명의 사상의 범위 내에서 다양하게 수정 가능함을 이해할 수 있을 것이다.

Claims (5)

  1. 실리콘 카바이드 바이폴라 접합 트랜지스터(SiC BJT)에서,
    상기 트랜지스터 상의 이미터 콘택(emitter contact) 및 베이스 콘택(base contact) 사이의 표면 영역에 벌크 SiC 내부의 포텐셜에 대한 네거티브 전기 표면 포텐셜이 주어지고,
    상기 트랜지스터는 표면 패시베이션(passivation)용으로 사용되는 유전막 상에 형성되며, 이하 표면 전극으로 지칭되는 도전층을 포함하고,
    상기 표면 전극은 금속 또는 고농도로 도핑된 폴리실리콘과 같은 도전성 물질로 구성되고,
    상기 표면 전극에 상기 표면 내부의 벌크 SiC에 대한 네거티브 전기 포텐셜이 제공되는 것을 특징으로 하는 실리콘 카바이드 바이폴라 접합 트랜지스터.
  2. 제1 항에 있어서,
    상기 이미터 콘택에 연결함에 의해 상기 표면 전극에 상기 표면 내부의 벌크 SiC에 대한 네거티브 전기 포텐셜이 제공되는 것을 특징으로 하는 트랜지스터.
  3. 제1 항에 있어서,
    하부의 SiC 벌크에 대하여 외부의 네거티브 포텐셜을 인가함에 의해 상기 표면 전극에 상기 표면 내부의 벌크 SiC에 대한 네거티브 전기 포텐셜이 제공되는 것을 특징으로 하는 트랜지스터.
  4. 제1 항 내지 제3 항 중 어느 하나의 항에 있어서,
    상기 유전층은 상기 표면 전극 및 SiC 사이의 실리콘 이산화물(silicon dioxide)로 구성되는 것을 특징으로 하는 트랜지스터.
  5. 제8 항에 있어서,
    상기 유전층의 두께는 10 내지 30nm 범위 내인 것을 특징으로 하는 트랜지스터.
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