JP2012521654A - シリコンカーバイドバイポーラ接合トランジスタ - Google Patents
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Abstract
本発明は、シリコンカーバイド(SiC)バイポーラ接合トランジスタ(BJT)に関し、当該トランジスタ上のエミッタコンタクトとベースコンタクトと(1、2)の間の表面領域には、バルクSiC内の電位と比較して負の表面電位が与えられている。
Description
本発明は、高電流増幅率のためのシリコンカーバイドバイポーラ接続トランジスタに関する。
パワートランジスタは、パワーエレクトロニクスシステムにおけるスイッチとして使用される。このスイッチは、オン状態における高電流の伝導と、オフ状態における高電圧の遮断と、の間で切換を行う。パワースイッチのメリットの中で最も重要な2つものは、順伝導中の少ないパワー損失及びオンとオフとの間のスイッチングの間の少ないパワー損失である。パワー損失が低下することは、エネルギの節約が可能である故に、かつパワー損失によってもたらされる熱消散を減らされるので更にコンパクトなシステムが構成可能である故に都合が良い。
シリコンカーバイド(SiC)バイポーラ接合トランジスタ(BJT)は、導電及びスイッチングの間のパワー損失が少ないので、パワーエレクトロニクスシステムにおけるスイッチとして有用である。MOSFET及び絶縁ゲートバイポーラトランジスタ(IGBT)等の従来のシリコン(Si)パワートランジスタは、約1200V以上の定格電圧に対して、SiC BJTのパワー損失には及ばない。比較的低いパワー損失のMOSFET及び接合電界効果トランジスタ(JFET)並びにそれらのトランジスタタイプの両方等の他のSiCトランジスタもある。しかし、MOSFETは、酸化物の低い信頼性及び順伝導中のさらなるパワー損失をもたらす高いチャンネル抵抗を有する。JFETは、ノーマリオンデバイスとも称され、多くのパワーエレクトロニクスシステムにおいて不利である。なぜならば、JFET駆動回路が故障した場合、それが安全性の懸念事項になるからである。
パワー半導体デバイス及びlcsの第19回国際シンポジウムの会報、ページ293−6、2007、S.Balachandran氏等、において、NPNタイプのSiC BJTの開発に成功したこと、及び6kVまでの最大電圧を許容するBJTに関する低いオン状態電圧が示されている。
IEEE電子デバイスレター、Vol.26、No.3、2005、S.Krishnaswami氏等、において、約40の電流増幅率及び100A/cm2の電流密度において0.6Vの低い順電圧降下を伴う、30A、1000Vの大領域SiCBJTが開発されたことが示されている。
最良のSiC BJTは、エピタキシャルNPN構造を用いて製造され、ベース−エミッタ及びベース−コレクタ接合は、SiCのドライエッチングによって終端させられて、いわゆるメサ構造が形成される。数アンペアで高い電流容量を有するSiCBJTは、数mm2の大領域に亘って広がっている多くの互いに組み合わされたエミッタフィンガーを含んでいる。最適なブレークダウン電圧及び低いパワー損失を伴う最新式のSiCBJTを得るための重要な要素は、効率的な高電圧接合終端、低い欠陥密度のバルクSiC材料、nタイプ及びpタイプSiCの両方への低抵抗オーミック接触、及び効率的な表面安定化である。
今日使用されている従来のSiスイッチ、MOSFET及びIGBT、は、電圧で制御されるデバイスである。このことは、スイッチの制御ゲート終端部が定常状態のDC電圧のみを必要とするので、オン状態及びオフ状態において、駆動回路からの電流が無視できることを意味する。むしろ、重要な電流は、スイッチング中に、デバイス内部容量(ゲート−ソース間及びゲート−ドレイン間)のチャージ及びディスチャージのために必要とされる。スイッチング周波数が非常に高くない限り、駆動回路から送られるべきパワーは、適度で比較的少なく、安価な集積回路が、MOSFET及びIGBT等の電圧で制御されるデバイスの駆動回路として使用可能である。
他方で、SiC BJTは、電流で制御されるトランジスタであるので、駆動回路は、BJTがオン状態の際にDC電流を送らなければならない。このオン状態DC駆動電流の故に、BJTの駆動回路は、MOSFET及びIGBTの場合よりも非常に大きなパワーを送らなければならない。今日達成されているSiCBJTの電流増幅率(約20―60)では、大領域SiC BJTは、小さな集積回路及び駆動回路を用いて制御できないので、更に高価で複雑なデザインになってしまう。必要とされるさらに強力で複雑な駆動回路は、MOSFET及びIGBT比較した場合のSiCBJTの重大な欠点であり、SiC BJTの市場潜在力を高めるためには、電流増幅率を、20−60の範囲の電流値から100以上の値に引き上げることが重要である。
1200Vの阻止能力をもつSiC BJTのデバイスシミュレーションは、材料のキャリアライフタイムが約100nsの場合に、150−200の範囲の電流が予想され得ることを示している。このキャリアライフタイムの値は、nタイプ及びpタイプのエピタキシャルSiC層の材料特性がもたらす結果と合理的に一致する。SiC材料品質は、最新のエピタキシーを用いて、150−200の範囲の電流増幅値を有するBJTを製造するのに十分である。
最新のSiC BJTの主たる電流増幅率制限要因は、エミッタのエッジ及びその近傍におけるベース−エミッタ接合のエッチングされた終端部における表面再結合である。
SiC BJTは、ほとんどの場合、NPNバイポーラトランジスタのエピタキシャル成長によって形成され、その後にSiCエッチングがなされて、ベース−エミッタ及びベース−コレクタpn接合が終端させられる。
図1は、エミッタコンタクト1、ベースコンタクト2、n+エミッタ領域3、ベース領域4、n−コレクタ領域5、n+基板領域6、及びコレクタコンタクト7とともにエミッタ領域のエッジを示す、通常のSiCNPN BJTのアクティブ領域の断面図を示している。誘電表面安定化層8は、ベース及びエミッタ金属コンタクト1、2の間のSiCの頂部において使用される。この表面安定化層8は、SiC表面の原子のダングリングボンドを終端させるために使用され、それによって、表面再結合及び表面リーク電流に起因する欠陥の密度が減少させられる。
しかし、図1に示されているように、SiC表面上に表面安定化層8を形成して、SiCと表面安定化層との界面の欠陥密度を低くするのは困難である。今日における最良の結果は、例えば、IEEE 電子デバイスレター、Vol.28、No.11、2007、H-S. Lee氏他に示されているようにN2O環境内において酸化させることによってBJTを安定化させるという方法、または、シリコンカーバイド及び関連材料の国際会議(ICSCRM2007)、バルセロナ、2008年9月7−12日、におけるY.Negoro氏他による発表において示されているように高温酸化の後に酸素中でアニーリングするという方法等、SiCMOSFETトランジスタを形成するのと同様の方法を用いてSiCの酸化をすることによって得られる。
表面再結合を減らすことによってSiC BJTの電流増幅率を向上させるための1つの方策は、SiCと保護層との間の界面において欠陥のより少ない保護層を成長させることである。
上述の問題の1または複数を解決するために、シリコンカーバイド(SiC)バイポーラ接合トランジスタ(BJT)の観点から、本発明は、表面再結合を押さえるために表面電位を調節することによる、高い電流増幅率を有するSiCBJTの生成の問題に対する代替の解決方法を提供する。
本発明は、トランジスタ上のエミッタ及びベースコンタクト間の表面領域がバルクSiC内の電位と比較して負の表面電位を与えられることを具体的に示している。
本発明の1つの可能な実施例は、トランジスタが、表面安定化層として使用される誘電層の頂部にある導電層(以下、本明細書においては表面電極という)を含むというものである。
この表面電極は、金属またはハイドープポリシリコン等の導電材料からなっていてもよい。
表面電極が、エミッタコンタクトに接続されることによって、または下にあるSiCのバルクと比較して負の外部電位が与えられることによって、表面内側のバルクSiCと比較して負の電位を与えられることがさらに提案される。
誘電層が、表面電極とSiCとの間の二酸化シリコンからなっていてもよいことが提案される。この誘電層は、10から30nmのオーダー、例えば20nmの厚さを有していてもよい。
本発明は、トランジスタのエミッタコンタクトとベースコンタクトとの間のSiC表面における表面再結合を減少させることによって、シリコンカーバイド(SiC)バイポーラ接合トランジスタ(BJT)内の電量増幅率を上昇させる方法も提案する。
表面領域内の電子密度の低減が、表面内側のバルクSiC内の電位と比較して負の表面電位を形成することによってなされ得ることも提案される。
表面領域内の電子密度の低減を達成する他の提案される方法は、SiCと誘電層との間の界面または酸化物の内部に負の電荷を生成することによる。
本発明により、表面の下にあるバルクSiCと比較して負の表面電荷が形成されているトランジスタは、SiCBJT内で使用される場合に以下の利点を有する。
電流増幅率が高くなる。なぜならば、表面再結合が抑えられるからである。SiC BJTの電流増幅率の上昇は、非常に重要である。なぜならば、BJTの制御のために必要なベース電流が低くなり、駆動回路が安価にかつ構成の複雑さが減少するからである。
本発明は、他の改良と組み合わせられ得る。すなわち、表面安定化の品質が向上した場合、本発明は、更なる改良を達成し得る。
本発明は、一般的な製造プロセスにおいて実施容易である。なぜならば、金属被覆層コンタクト(metal overlayer contact)は、一般的に形成されるので、追加のプロセスステップは、本発明の提案された1つの実施例のように表面電極を形成するためには必要ないからである。
SiCの再結合エネルギは、約3.2eVであり、このエネルギは、表面安定化層内に注入されて長期安定性に影響を与え得るホットエレクトロンと称される高エネルギを有する電子を生成するのに十分大きい。本発明は、表面再結合を低減させる。従って、生成されるホットエレクトロンが減少し、このことは、長期信頼性を向上させると予想される。
本発明によるトランジスタ及び方法は、添付の図面を参照して更に詳細に説明される。
最新のSiC BJTの電流増幅率を向上させるために、エミッタコンタクトとベースコンタクトとの間のSiC表面における表面再結合を減少させることが必要である。発生する表面再結合の量は、主に3つの要因に依存する。
1)SiCと表面安定化層との間の界面における欠陥密度
2)表面領域内の電子密度
3)表面領域内のホール密度
1)SiCと表面安定化層との間の界面における欠陥密度
2)表面領域内の電子密度
3)表面領域内のホール密度
上記要因1は、技術に依存するが、要因2及び3は、設計によって影響を受ける可能性があり、これが本発明の方法である。
電子−ホールのペアの再結合レートは、少数の方のキャリアタイプの密度に主に依存する。なぜならば、それがレートを制限する自由キャリアだからである。表面再結合は、エミッタ領域内及びベース領域内の両方で発生するが、デバイスシミュレーションは、再結合のほとんどが表面に沿ったp−ドープベース層内で発生することを示している。p−ドープベース層において、電子は少数派であるので、電子密度が表面再結合のレートを制限する。従って、全表面再結合は、p−ドープベース内の表面領域内の電子密度を抑えることによって減少させることが可能である。
本発明は、表面内側のバルクSiC内の電位と比較して負の表面電位を生成することによって、表面領域内の電子密度を減少させる。電子が負の電位によって跳ね返されるので、電子密度は、生成された負の表面電位によって抑えられ、表面再結合が減少させられる。
本発明の1つの好ましい実施例は、表面安定化層として使用される誘電層の頂部に導電層(以下、本明細書においては表面電極という)を生成することである。表面電極を有する標準的なNPNBJTの断面図が、エミッタコンタクト1、ベースコンタクト2、n+エミッタ領域3、ベース領域4、n−コレクタ領域5、n+基板領域6、及びコレクタコンタクト7とともに、図2示されている。表面電極9は、金属、ハイドープポリシリコンまたは他の導電材料から形成され得る。表面内側のバルクSiCと比較して負の電位が、表面電極をエミッタコンタクト1と接続することによって、または下にあるSiCのバルクと比較して負の外部電位を表面電極に与えることによって、表面電極9に与えられる。
表面電極とSiCとの間の表面安定化層の厚さは、本発明に関して、効率的に動作するように最適化するために重要なパラメータである。本発明に対して適切な条件は、表面電極とSiCとの間の二酸化シリコンからなる10から30nm程度の厚さを有する誘電層を使用するものである。
理論上及び実験上の証拠が、本発明の動作原理を表すために示される。本発明に関するこの理論上及び実験上の根拠は、SiCBJT内の表面再結合の問題が二次元であり、当業者が分析するのさえ複雑であるので、重要である。
図3は、エミッタ幅10μmでエミッタ長さが500μmの小型SiC BJTに関してコレクタ−ベース電圧VCB=0VであるSiC BJTのコレクタ電流Bに対する共通エミッタ電流増幅率Aの測定値41及びシミュレーション値42、43、44の比較を示している。測定値41は、約26のピーク電流増幅率を示す。
シミュレーションは、以下の3つの異なったトラップ密度で行われた。
−DIT=1・110cm−2eV−1は、図中の破線42で示されており、
−DIT=1・111cm−2eV−1は、図中の破線43で示されており、
−DIT=1・112cm−2eV−1は、図中の破線44で示されている。
−DIT=1・110cm−2eV−1は、図中の破線42で示されており、
−DIT=1・111cm−2eV−1は、図中の破線43で示されており、
−DIT=1・112cm−2eV−1は、図中の破線44で示されている。
SiCと表面安定化層8との間の界面における捕獲断面積は、σ=10−14cm2であり、この特定の例において、表面安定化層8は、二酸化シリコンで構成されている。トラップ密度は、SiCバンドギャップに亘って一定であると仮定される。バンドギャップの上半分内のトラップは、アクセプタであると仮定され、バンドギャップの下半分内のトラップは、ドナーであると仮定される。T=100nsのバルクキャリアライフタイムが、シミュレーションにおいて用いられている。
図3は、コレクタ電流の増加を伴う電流増幅率増加を含む、トラップ密度DIT=1・112cm−2eV−1に対する測定値41及びシミュレーション値44との間の合理的な一致を示している。バルク及び表面再結合をシュミレーションするのに妥当な値を用いた図3における結果は、表面再結合が通常のSiCBJTの電流増幅率を制限することの根拠をもたらす。図3における結果は、SiC BJTの電流増幅率が、表面再結合を減少させることによって大きく増加させられ得ることを示唆している。このことは、本発明によって、界面におけるトラップ密度を減少させることによって、または負の表面電位をもたらすことによってもなされ得る。
図4は、同一のBJTのデバイスシミュレーションを示しており、図4の場合、トラップ密度1・112cm−2eV−1であり、図2に示されているBJT内の表面電極9に与えられる電位伴うかまたは伴わない。図において、実線51は、エミッタコンタクト1に接続されている表面電極9なしの結果を示しており、破線52は、エミッタコンタクト1に接続されている表面電極9を伴った結果を示している。この特定の例における表面安定化層8は、SiC表面と表面電極9との間の二酸化シリコンの20nm厚の誘電性表面安定化層からなっている。図4は、表面電極を伴わない43のピーク電流増幅率、及び表面内側のバルクSiCと比較して負の表面電位を得るためにエミッタコンタクト1に接続されている表面電極9を伴う64.5のピーク電流増幅率を示している。図4における結果は、ピーク電流増幅率の約50%の増加が、表面電極9をエミッタコンタクト1に接続することによって達成可能であることを示している。エミッタコンタクト1への表面電極9の接続は、追加のトランジスタ制御電極を追加することのない製造プロセスにおいて実施容易な本発明の実施例である。
図4におけるより高い電流増幅率は、表面における低い電子密度をもたらして、表面再結合のレートの低下をもたらす負の表面電極電位によってもたらされる。
図4内のシミュレーション結果は、本発明の動作原理の理論的根拠をもたらす。SiC表面におけるトラップのシミュレーションモデルパラメータにおける不確実性が存在するので、実験結果も本発明の利益を検証するのに重要である。
図5は、図2のような、表面電極を伴って製造されたSiC BJTの電流増幅率Aの測定値を示している。結果は、表面電極9において−40Vの負電位の場合が破線61で示され、表面電極9において+40の正電位の場合が破線62で示され、表面電極9への電気的接続無しの場合が実線63で示されている。測定値は、ピーク電流増幅率が、−40の負電位を表面電極に与えることによって、33.7〜39.7まで約18%増加し得ることを示している。
電流増幅率Aは、表面電極に正電位を与えることによって約30%減少し得る。
電流増幅率Aは、負の表面電位によって増加する。なぜならば、電子が退けられ、表面電子濃度の低下が表面再結合を減少させるからである。
電流増幅率Aは、正の表面電位によって減少する。なぜならば、電子が引き付けられ、このことが表面再結合の量を増加させるからである。
図5における測定は、最適な厚さよりも著しく厚い安定化層8を有するSiC BJTに付いて行われているので、表面電極9にさらに高い電位が与えられていても、電流増幅率における影響が小さい。しかし、図5における結果は、バルクSiCと比較して負の電位が表面電極9に与えられた際に、上昇した電流増幅率Aを明確に示しているので、本発明が動作する実験的証拠をもたらす。
本発明が、上述されかつ図示された例示の実施例に限定されず、変形例が添付の特許請求の範囲に示されている発明概念の範囲内で生み出されうることが理解されるだろう。
Claims (5)
- シリコンカーバイド(SiC)バイポーラ接合トランジスタ(BJT)であって、
前記トランジスタ上のエミッタコンタクトとベースコンタクトとの間の表面領域が、バルクSiC内の電位と比較して負の表面電位を与えられ、前記トランジスタが、表面安定化層として使用される誘電層の頂部上に導電層(以下、表面電極という)を含み、前記表面電極が、金属またはハイドープポリシリコン等の導電性材料からなり得、前記表面電極が、前記表面内側の前記バルクSiCと比較して負の電位を与えられていることを特徴とするトランジスタ。 - 請求項1に記載のトランジスタであって、前記表面電極が、前記表面電極がエミッタコンタクトに接続されることによって、前記表面内側の前記バルクSiCと比較して負の電位を与えられていることを特徴とするトランジスタ。
- 請求項1に記載のトランジスタであって、前記表面電極が、下にあるSiCのバルクと比較して負の外部電位が与えられることによって、前記表面内側の前記バルクSiCと比較して負の電位を与えられていることを特徴とするトランジスタ。
- 請求項1乃至3のいずれか1つに記載のトランジスタであって、前記誘電層が前記表面電極と前記SiCとの間の二酸化シリコンからなっていることを特徴とするトランジスタ。
- 請求項8に記載のトランジスタであって、前記誘電層の厚さが10から30nmのオーダーであることを特徴とするトランジスタ。
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