JP2006269824A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】基板領域1と、基板領域1上に形成された第1エピタキシャル成長層3と、第1エピタキシャル成長層3上に形成され, 第1エピタキシャル成長層3よりも広いバンドギャップエネルギーを備えることによって,第1エピタキシャル成長層3とヘテロ接合を形成する第2エピタキシャル成長層2と、第1エピタキシャル成長層3が形成される基板領域1表面と反対側の表面上に形成されるカソード電極5と、第2エピタキシャル成長層2上に形成されるアノード電極4とを備える。
【選択図】図1
Description
M.Hikita.et.al., " 350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding(SVG) structure(ソースビア接地構造を有する350ボルト/150アンペアAlGaN/GaNヘテロ接合パワー電界効果トランジスタ)", 米国電気電子協会(IEEE)テクニカルダイジェスト、2004年12月、p.803
図1は、本発明の第1の実施の形態に係る半導体装置であって、(a)は、GaN系若しくはSiC系ショットキーダイオードに対応するアノード・カソード間方向の熱平衡状態におけるポテンシャル構造を示し、(b)は、模式的断面構造図を示す。
本発明の第1の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
図1(b)に示すGaN系若しくはSiC系縦型へテロ接合ショットキーダイオードにおいて、アノード・カソード間に沿う方向の熱平衡状態におけるポテンシャル構造は、図1(a)に示すように表されるが、図1(a)においては、通常のへテロ接合界面に生ずるキンク(微少なポテンシャルバリア)については、省略して描いている。
本発明の実施の形態に係る半導体装置に適用可能な各種ヘテロ接合材料として、例えば、AlNのバンドギャップエネルギーは6.2eVであり、これに対してGaNのバンドギャップエネルギーは、3.5eVであることから、AlGaNの組成を調整することによって、3.5eV〜6.2eVのバンドギャップエネルギーを調整することができる。又、Siのバンドギャップエネルギーは1.1eVであり、これに対してSiCのバンドギャップエネルギーは、3.0eVであることから、Si/SiCの組成を調整することによって、1.1eV〜3.0eVのバンドギャップエネルギーを調整することができる。
図4は、本発明の第1の実施の形態に係る半導体装置の電流密度と逆方向印加電圧との関係を示す逆方向耐圧特性の比較例を示す。単純なショットキーダイオード(S)、静電誘導効果をカソード側に利用する静電誘導エミッタダイオード(SIED)およびpinダイオードの場合に比較して、175℃の高温動作状態においても、本発明の第1の実施の形態に係る半導体装置の場合には、ヘテロ接合を用いて、アノード側のバンドギャップを実質的に増加させた、バンドギャップアシスト構造のショットキーダイオードを構成することから、高耐圧を低リーク電流密度で実現することができる。
図5は、本発明の第1の実施の形態に係る半導体装置の電流密度と順方向電圧降下との関係を示す順方向特性の比較例を示す。単純なショットキーダイオード(S)や静電誘導エミッタダイオード(SIED)に比較して、本発明の第1の実施の形態に係る半導体装置の場合には、順方向電圧降下VFの低減効果を期待することができる。
図6は、本発明の第1の実施の形態に係る半導体装置の逆回復時の電流密度と時間との関係を示す逆回復特性の比較例を示す。pinダイオードの場合に比較して、本発明の第1の実施の形態に係る半導体装置の場合には、逆回復時の逆方向スパイク電流がほとんど発生せず、逆回復電荷量を充分低減することができる。
図7は、本発明の第1の実施の形態に係る半導体装置の順回復時の電流密度と時間との関係を示す順回復特性の比較例を示す。順方向電流IFを10Aとして、良好な順回復特性が得られる条件を単純なショットキーダイオード(S)、静電誘導エミッタダイオード(SIED)およびpinダイオードと比較した結果、本発明の第1の実施の形態に係る半導体装置の場合には、一番効率の良い順方向駆動特性が得られることがわかる。
図8は、本発明の第1の実施の形態に係る半導体装置の逆回復時の規格化された逆回復時間とp-エピタキシャル成長層の不純物密度との関係を示す。p-エピタキシャル成長層2の不純物密度np-(cm-3)の低下と共に、規格化された逆回復時間trrnは低下する。アノード側からの正孔の注入量が低下するためである。p-エピタキシャル成長層2の不純物密度np-(cm-3)の値を調整することによって、逆回復時間を調整することができる。
図9は、本発明の第2の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
本発明の第2の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
図10は、本発明の第3の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
本発明の第3の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
図11は、本発明の第4の実施の形態に係る半導体装置の模式的断面構造であって、GaN系若しくはSiC系横型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
本発明の第4の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
2…p-エピタキシャル成長層
3…n-エピタキシャル成長層
4…アノード電極
5…カソード電極
6…pガードリングストッパ
7…半絶縁性基板
8…バッファ層
9…AlGaN層
10…n++カソード領域
11…高抵抗半導体層
Claims (21)
- 基板領域と、
前記基板領域上に形成された第1エピタキシャル成長層と、
前記第1エピタキシャル成長層上に形成され, 前記第1エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記第1エピタキシャル成長層とヘテロ接合を形成する第2エピタキシャル成長層と、
前記第1エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上に形成されるカソード電極と、
前記第2エピタキシャル成長層上に形成されるアノード電極
とを備え、前記第2エピタキシャル成長層は前記基板領域の導電型とは反対導電型を有する不純物がエピタキシャル成長中、あるいは成長後導入されたことを特徴とする半導体装置。 - 前記第1エピタキシャル成長層は、SiC若しくはGaNで形成されることを特徴とする請求項1記載の半導体装置。
- 前記第2エピタキシャル成長層は、AlGaNで形成されることを特徴とする請求項1又は請求項2記載の半導体装置。
- 前記基板領域は、SiC若しくはGaNで形成されることを特徴とする請求項1記載の半導体装置。
- 前記アノード電極は、前記第2エピタキシャル成長層上に所望のショットキー障壁を形成する電極材料、例えばPt、Pd、Niで形成されることを特徴とする請求項3記載の半導体装置。
- 前記カソード電極は、前記基板領域上に所望のオーミック接触が可能な電極材料、例えばAl/Tiで形成されることを特徴とする請求項1記載の半導体装置。
- 前記基板領域および前記第1エピタキシャル成長層は、Siで形成され、前記第2エピタキシャル成長層は、SiCで形成されることを特徴とする請求項1記載の半導体装置。
- 前記第2エピタキシャル成長層が形成された前記基板領域上において、前記第2エピタキシャル成長層と接して形成されるガードリングストッパを更に備えることを特徴とする請求項1記載の半導体装置。
- 前記第1エピタキシャル成長層と前記第2エピタキシャル成長層界面のpn接合界面は、前記第1エピタキシャル成長層側、前記第2エピタキシャル成長層側いずれかの側、或いは前記第1エピタキシャル成長層と前記第2エピタキシャル成長層の中間に形成されることを特徴とする請求項1又は請求項8記載の半導体装置。
- 半絶縁性基板と、
前記半絶縁性基板上に形成されたバッファ層と、
前記バッファ層上に形成された第1エピタキシャル成長層と、
前記第1エピタキシャル成長層上に形成され, 前記第1エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記第1エピタキシャル成長層とヘテロ接合を形成する第2エピタキシャル成長層と、
前記第1エピタキシャル成長層表面に形成されるカソード領域と、
前記カソード領域上に形成されるカソード電極と、
前記第2エピタキシャル成長層上に形成されるアノード電極
とを備え、前記第2エピタキシャル成長層は前記第1エピタキシャル成長層の導電型とは反対導電型を有する不純物がエピタキシャル成長中、あるいは成長後導入されたことを特徴とする半導体装置。 - 前記第1エピタキシャル成長層は、SiC若しくはGaNで形成されることを特徴とする請求項10記載の半導体装置。
- 前記第2エピタキシャル成長層は、AlGaNで形成されることを特徴とする請求項10又は請求項11記載の半導体装置。
- 前記カソード領域は、SiC若しくはGaNで形成されることを特徴とする請求項10記載の半導体装置。
- 前記アノード電極は、前記第2エピタキシャル成長層上に所望のショットキー障壁を形成する電極材料、例えばPt、Pd、Niで形成されることを特徴とする請求項10記載の半導体装置。
- 前記カソード電極は、前記基板領域上に所望のオーミック接触が可能な電極材料、例えばAl/Tiで形成されることを特徴とする請求項10記載の半導体装置。
- 前記カソード領域および前記第1エピタキシャル成長層は、Siで形成され、前記第2エピタキシャル成長層は、SiCで形成されることを特徴とする請求項10記載の半導体装置。
- 前記第1エピタキシャル成長層と前記第2エピタキシャル成長層界面のpn接合界面は、前記第1エピタキシャル成長層側、前記第2エピタキシャル成長層側いずれかの側、或いは前記第1エピタキシャル成長層と前記第2エピタキシャル成長層の中間に形成されることを特徴とする請求項10記載の半導体装置。
- 基板領域上に、第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、前記第1エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第1エピタキシャル成長層とヘテロ接合を形成する第2エピタキシャル成長層を形成する工程と、
前記第2エピタキシャル成長層上に、アノード電極を形成する工程と、
前記第1エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上に、カソード電極を形成する工程
とを備え、前記第2エピタキシャル成長層を形成する工程は、前記基板領域の導電型と反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。 - 基板領域上に、第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、前記第1エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第1エピタキシャル成長層とヘテロ接合を形成する第2エピタキシャル成長層を形成する工程と、
前記第2エピタキシャル成長層が形成された表面上に、選択的にガードリングストッパをイオン注入技術若しくは選択エピタキシャル成長によって形成する工程と、
前記第2エピタキシャル成長層上に、アノード電極を形成する工程と、
前記第1エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上にカソード電極を形成する工程
とを備え、前記第2エピタキシャル成長層を形成する工程は、前記基板領域の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。 - 半絶縁性基板上にバッファ層を形成する工程と、
前記バッファ層上に、第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層表面に、イオン注入技術若しくは選択エピタキシャル成長技術によって、カソード領域を形成する工程と、
前記第1エピタキシャル成長層上に、前記第1エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第1エピタキシャル成長層とヘテロ接合を形成する第2エピタキシャル成長層を形成する工程と、
前記第2エピタキシャル成長層上に、アノード電極を形成する工程と、
前記カソード領域上に、カソード電極を形成する工程
とを備え、前記第2エピタキシャル成長層を形成する工程は、前記第1エピタキシャル成長層の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。 - 前記第1エピタキシャル成長層と前記第2エピタキシャル成長層界面のpn接合界面は、前記第1エピタキシャル成長層側、前記第2エピタキシャル成長層側いずれかの側、或いは前記第1エピタキシャル成長層と前記第2エピタキシャル成長層の中間に形成されることを特徴とする請求項18乃至請求項20の内、いずれか1項に記載の半導体装置の製造方法。
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