JP2016197753A - 改良されたショットキー整流器 - Google Patents

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Abstract

【課題】半導体整流器は、第一の導電型を有する半導体基板を含む。【解決手段】基板の上に形成される第一の層は、第一の導電型を有して、基板よりも低濃度ドープされている。第二の導電型を有する第二の層は、基板の上に形成されて、金属層が、第二の層の上に配置される。金属層と第二の層との間にショットキーコンタクトが形成されるように、第二の層は低濃度ドープされる。第一の電極が金属層の上に形成されて、第二の電極が基板の裏面に形成される。【選択図】図３

Description

［関連出願］
本願は２０１０年１０月２１日に出願された米国仮出願第６１／４０５２９３号及び２０１１年８月３１日に出願された米国特許出願第１３／２２２２４９号の優先権を主張し、これらの文献の全体が参照として本願に組み込まれる。
従来のショットキー整流器は、従来のＰＩＮダイオードの代わりとして高速応用において使用されている。従来のショットキー整流器はブロッキング範囲が限定されていて、略２００Ｖ以下の絶縁破壊電圧を要する応用において主にうまくいっている。ブロッキング電圧の範囲が限定されている主な理由は、高い絶縁破壊におけるオン状態の順電圧降下が顕著に大きくなるからであり、これは、ドリフト領域のドーピング濃度の低下及びこれに付随したドリフト領域の深さの増大によって生じる。結果として、ドリフト領域のオン状態比抵抗は、ＶＢＲ ２．５に略比例し、ここでＶＢＲは絶縁破壊電圧である。オン状態抵抗と絶縁破壊電圧との間のこの超線形関係が、ショットキー整流器を高絶縁破壊電圧用の市場に向けるのを難しくしている。また、ショットキーコンタクトに存在する高電場が、障壁低下効果をもたらして、つまりは高ブロッキング電圧における高漏れ電流をもたらす。
図１及び図２はそれぞれ従来のＰＩＮダイオード及び従来のショットキー整流器を示す。ＰＩＮダイオードは、第一の導電型のドーパントで高濃度ドープされた（例えばｎ＋型）高濃度ドープ半導体基板１１０を含む。エピタキシャルドリフト層１２０が基板１１０上に形成されて、第一の導電型のドーパントで低濃度ドープされる（例えばｎ−型）。高濃度ドープオーム接触層１３０をドリフト層１２０の上に形成する。接触層１３０は、第二の導電型のドーパントで高濃度ドープされる（例えばｐ＋型）。カソード電極１５０を基板１１０の裏面に形成して、アノード金属１４０をオーム接触層１３０の上に形成する。
図２に示される従来のショットキー整流器は、第一の導電型のドーパントで高濃度ドープされた（例えばｎ＋型）高濃度ドープ基板２１０を含む。ＰＩＮダイオードと同様に、ドリフト層２２０が、基板２１０上に形成され、第一の導電型のドーパントで低濃度ドープされる（例えばｎ−型）。そして、オーム接触層の代わりに、金属層２３０をドリフト層２２０の上に形成する。ショットキーコンタクトが金属層２３０とドリフト層２２０との間の界面に形成される。カソード電極２５０を基板２１０の裏面に形成し、アノード金属２４０を金属層２３０の上に形成する。
電場に対するショットキーコンタクトの感受率を低下させるため、トレンチＭＯＳ障壁ショットキー（ＴＭＢＳ，Ｔｒｅｎｃｈ ＭＯＳ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）デバイスが開発されている。このデバイスの特徴は、その活性領域内の多重トレンチＭＯＳセルであり、表面電場を低減して、漏れ電流の流れに対抗する横障壁を形成する。結果として、オフ状態の漏れ電流が顕著に減る。更に、ＭＯＳトレンチは、フィールドプレートとしても機能することによって、誘電破壊を妥協することなく、ドリフト領域のドーピングの僅かな増大を許容する。しかしながら、ＴＭＢＳデバイスのオン状態の電圧降下は、誘電破壊が３００Ｖを超える高電圧応用では問題となったままである。これは、ショットキー整流器の単極伝導機構が、ＰＩＮ型ダイオードに特徴的な双極伝導ほどは効果的でないからである。
本発明によると、半導体整流器が提供される。その整流器は、第一の導電型を有する半導体基板を含む。基板の上に形成される第一の層は、第一の導電型を有し、基板よりも低濃度ドープされる。第二の導電型を有する第二の層が基板の上に形成されて、金属層が第二の層の上に配置される。金属層と第二の層との間にショットキーコンタクトが形成されるように、第二の層は低濃度ドープされる。第一の電極が金属層の上に形成されて、第二の電極が基板の裏面に形成される。
本発明の他の側面によると、整流器の製造方法が提供される。本方法は、第一の導電型の半導体本体を提供するステップと、基板の上に第一の層を形成するステップとを含む。第一の層は、第一の導電型を有し、基板よりも低濃度ドープされる。第二の層が基板の上に形成される。第二の層は第二の導電型を有する。金属層が第二の層の上に形成される。金属層と第二の層との間にショットキーコンタクトが形成されるように、第二の層が低濃度ドープされる。第一の電極が金属層の上に形成されて、第二の電極が基板の裏面に形成される。
従来のＰＩＮダイオードを示す。 従来のショットキー整流器を示す。 本発明の原理に従って構成されたショットキーダイオードの一実施形態を示す。 （ａ）従来のＰＩＮダイオード、（ｂ）従来のショットキー整流器、（Ｃ）本発明に係るショットキーダイオードの典型的なオン状態の特性のグラフを示す。 （ａ）従来のＰＩＮダイオード、（ｂ）従来のショットキー整流器、（Ｃ）本発明に係るショットキーダイオードの典型的な逆回復特性の概略図を示す。 トレンチＭＯＳ障壁ショットキー（ＴＭＢＳ）設計に基づいたショットキー整流器の代替的な一実施形態を示す。 透明領域の異なる注入量に対する図６に示されるデバイスの出力特性のシミュレーションを示す。 異なるｐ−型注入量に対する図６に示されるデバイスの過剰な少数キャリア（過剰な正孔）の分布プロファイルを示す。 図６のデバイスのターンオフ過渡期における電流波形の概略図である。 図６に示されるデバイスのオフ状態ブロッキング特性を示す。 ショットキー整流器の代替実施形態を示す。 ショットキー整流器の代替実施形態を示す。
以下説明するように、従来のショットキーダイオード同様に、高速及び低スイッチング損失を提供するが、高い電流性能及び顕著に低いオン状態損失を備えたショットキーダイオード又は整流器デバイスが提供される。
図３は、本発明の原理に従って構成されたショットキーダイオードの一実施形態を示す。図示されるように、ショットキーダイオード３００は、第一の導電型のドーパントで高濃度ドーピングされた（例えばｎ＋型）高濃度ドープ基板３１０を含む。エピタキシャルドリフト層３２０が基板３１０上に形成され、第一の導電型（のドーパントで低濃度ドープされる例えばｎ−型）。第二の導電型の低濃度ドープ層３３０（例えばｐ−型）がドリフト層３２０の上に形成される。後述の理由のため、低濃度ドープ層を場合によっては透明層と呼ぶ。透明層３３０の形成後、シリサイドを形成することのできる金属（例えばニッケル）製の金属層３４０が堆積される。シリサイドが形成されると、半導体と反応しなかった金属を選択的エッチングで除去する。カソード電極３５０が基板３１０の裏面に形成され、アノード金属３６０が金属層３４０の上に形成される。
所謂透明層３３０は、その表面においてメタライゼーションとのショットキーコンタクトを形成し、ｎ−型ドリフト層３２０との界面において低注入効率接合を形成する。従来の整流デバイスとは異なり、本デバイスは、ｐ−透明層／ｎ−ドリフト層の注入とショットキー障壁とによってそれぞれ制御される双極と単極との伝導の組み合わせを有する。ダイオード３００は、従来のショットキー整流器と比較して実質的に低いオン状態抵抗と漏れ電流とを有する一方、ダイオードの逆回復中の顕著に速い速度及び低い損失を提供する。
図４は、（ａ）従来のＰＩＮダイオード、（ｂ）従来のショットキー整流器、（Ｃ）本発明に係るショットキーダイオードの典型的なオン状態の特性のグラフを示す。グラフは、ダイオード３００が、異なる特性の曲線を有し（双極伝導及びショットキー限定伝導が生じる領域が異なることによる）、従来のショットキー整流器と比較して顕著に改善されたオン状態性能を提供することを示している。
図５は、（ａ）従来のＰＩＮダイオード、（ｂ）従来のショットキー整流器、（Ｃ）本発明に係るショットキーダイオードの典型的な逆回復特性の概略図を示す。
図５に示されるように、ｐ＋注入層及びアノードオームコンタクトを特徴とするＰＩＮダイオードでは、過度に高い逆漏れ電流、高い損失及び遅い速度が問題となっている。単極デバイスであるショットキーダイオードは、高速及び低スイッチング損失を提供する。本発明に係るデバイス３００は、速度及び損失に関してショットキーダイオードに近いが（図４に示されるように）、ショットキー整流器よりも高い電流性能及び顕著に低いオン状態損失を保持している。
従来のＰＩＮダイオード及びショットキー整流器の両方と比較して有利なオン状態性能と逆回復損失との間のトレードオフが、ドリフト領域内に少数キャリア（正孔）を注入し、プラズマ（ドーピングレベル以上の濃度の準中性平衡の過剰な電子及び正孔）の形成を許容する透明層３３０によって、可能になる。しかしながら、プラズマの注入は、ショットキーコンタクトによって制限され、更に、透明層３３０の‘透明度’によって更に制御される。透明層３００をより低濃度でドープすることによって、透明度が増大して、より高い割合の電子流がこれを貫通してアノードコンタクトに達することを許容する。これは、オン状態におけるプラズマ形成を少なくして、結果として、より速い逆回復応答をもたらす。透明層のドーピングを増やすが、ショットキーコンタクトを保持すること（言い換えると、オームコンタクトに特有の顕著なトンネリングを抑制すること）によって、スイッチング損失の増大と引き換えに、オン状態性能の更なる増大と共に、プラズマレベルを増大させることができる。このトレードオフについては後で更に説明する。
本発明の代替的な一実施形態では、上述のトレンチＭＯＳ障壁ショットキー（ＴＭＢＳ）設計に基づいたショットキー整流器が提供される。このデバイスは、その活性領域内の多重トレンチＭＯＳセルを特徴としていて、表面電場を減らして、漏れ電流の流れに対抗する横障壁を生成する。本発明のこの実施形態の一例が図６に示されている。
図６のＴＭＢＳダイオード４００は、高濃度ドープのｎ＋型半導体ウェーハ４０１を含み、その上に、低濃度ドープのｎ−型エピタキシャル層４０２が形成されている。このエピタキシャル層には開口が形成されていて、例えばトレンチ状である。伝導領域４０３が開口内に形成され、例えば、ドープされたポリシリコン製である。絶縁層４０４が、各伝導領域と対応する開口の（例えばトレンチ）の壁との間に配置される。絶縁層４０４は、例えば、熱酸化によって形成可能であり、開口が、コンフォーマルな堆積によってポリシリコンで充填されて、これに平坦化ステップが続き得る。次に、透明領域４１０（この例ではｐ−型）を、例えば注入法又は拡散法を用いて形成することができる。例えば、一実施形態では、透明領域は注入によって形成され、これに急速アニーリングが続き、透明領域４１０のドーピング量及び接合深さを制御するための光ドライブインも続く可能性がある。上述のように、透明領域４１０のドーピング濃度（又は電荷量）は、オン状態電圧とターンオフエネルギー損失との間の適切なトレードオフを求めるように適切に調整され得る。
透明領域４１０を形成した後、エピタキシャル層４０２の上及びトレンチ内のポリシリコン充填領域の上にシリサイド層４１５を形成することができる金属（例えばニッケル）を堆積させる。シリサイドが形成されると、半導体と反応しなかった金属を選択的エッチングによって除去する。その後、アノード金属４０７が金属層４１５の上面に形成されて、カソード金属４０８が基板４０１の下面に形成される。
図７は、透明領域４１０における異なる注入量に対するｐ−ＴＭＢＳデバイスの出力特性のシミュレーションを示す。見て取れるように、透明領域４１０の注入量が増大すると、２５０Ａ／ｃｍ２の電流密度（つまり動作電流密度）におけるオン状態電圧降下が小さくなる。透明層のドーピングレベル又はドーピング量の増大の効果は、ｐ−透明層／ｎ−ドリフト領域の注入効率を増大させ、又は透明度を低下させるというものである。しかしながら、低電流密度においては、その傾向が逆転する。何故ならば、Ｐ／Ｎ接合の内蔵電位（Ｖｂｉ）が以下の式で表されるからである：
Ｖｂｉ＝（ＫＴ／ｑ）×ｌｎ（ＮｄＮａ／ｎｉ ２） 式（１）
ここで、Ｋはボルツマン定数、Ｔはケルビン単位での温度、ｑは電子の電荷、ＮｄはＮ側の電子密度、ＮａはＰ側の正孔密度である。Ｎａを大きくすると、Ｖｂｉが大きくなり、内蔵障壁を超えるまではＰ／Ｎ接合が電流を流すのを難しくする。
異なるｐ−型注入量に対するｐ−ＴＭＢＳデバイスの過剰少数キャリア（過剰正孔）の分布プロファイルが図８に示されている。過剰正孔濃度（プラズマと等価）は、透明層のｐ−型注入量と共に増大して、これが、ドーピングレベルでオン状態電圧が変化する理由である。また、ｐ−型ドーピング量が最も高いケースＤは、最大の過剰正孔濃度を特にドリフト領域の中間において有している点に留意されたい。中間領域の過剰キャリアは、過渡プロセスにおいて最後に除去されることが知られているので、この領域に正孔が少ないほど、ターンオフスイッチング速度が速くなる。実際、ケースＤに対する注入量は１×１０１５ｃｍ−２であり、これは、ｐ−注入というよりも、ｐ＋注入と見なされるものである。この場合、トンネリングに起因して、そのコンタクトが最早ショットキーコンタクトではなくてオームコンタクトであるので、このデバイスは事実上ＰＩＮダイオードである。
図９は、ターンオフの過渡期における電流波形の概略図である。注入量が高くなるほど、ターンオフ時間が長くなっている様子が示されている。しかしながら、ドリフト領域のキャリア濃度が非常に低いと（例えばケースＡのように）、伝導率変調の影響は些細なものであり、オン状態電圧は、電流密度２５０Ａ／ｃｍ２において１．５Ｖ以上となることがわかる（図７を参照）。
デバイスのオフ状態ブロッキング特性を示す図１０に示されるように、ショットキーコンタクトの下にｐ−透明層が存在することは、逆漏れ電流を減らすのに役立つ。アノード電極にＰＮ接合が存在することは、高電場における障壁低下の効果に対するショットキーコンタクトの耐性を増強する。従って、ｐ−型注入されていないデバイスが最も高い漏れ電流を有することがわかる。一方、他のデバイスは、ｐ−透明層の注入量が最も低い場合であっても、逆漏れ電流を顕著に減らす効果を有する。
まとめると、ショットキーコンタクト及び透明アノードに基づいた構造が本願において提供される。例として（ｉ）ｐ−平坦構造及び（ｉｉ）ｐ−ＴＭＢＳの二つの実施形態を与えた。これらの構造は、従来の解決策に対して以下の複数の利点を提供する：（１）透明層の存在によって、少数キャリアをドリフト層内に注入することができて、プラズマの存在（伝導率変調）によってドリフト領域の低効率を低下させて、オン状態電圧を低下させることができる； （２）透明層は浅く、低濃度でドープされていて、制限された領域にしか存在しないので、少数キャリアの注入も制限される。これは、オン状態電圧とスイッチング速度との間のトレードオフのより良い制御を与える； （３）高電流密度におけるプラズマの更なる制限は、ｐ−透明層とメタライゼーションとの間に形成されたショットキー障壁の存在に起因するものである； （４）透明層が、電場によってショットキーコンタクトが影響を受けることを防止することができて、障壁低下効果が軽減されて、漏れ電流が低く保たれるようになる。
本発明の他の実施形態が図１１及び図１２に示されている。図１１は、透明層４１０（この例ではｐ−型でドープされている）がデバイスの一部（例えば、セクション／エリア／セル）にのみ挿入されている様子を示す。例えば、この例では、透明層は、隣接するＭＯＳトレンチの一部の対の間にのみ配置されていて、他の対の間には配置されていない。透明層を含まないデバイスの他の部分には、従来のＴＭＢＳが存在している。この実施形態では、その構造は、従来のＴＢＭＳと並列に効果的に集積された透明ショットキーダイオードである。図１２は図１１の変形例であり、トレンチが従来のＴＭＢＳセル内にのみ存在している一方で、透明層４１０が、デバイスの活性領域の残りの部分に平坦構造として存在している。
［実施例］
図６の実施形態に示される透明層を、トレンチの周囲の領域に配置する。透明層は、適切なｐ−型ドーパントを用いた注入及び／又は拡散によって形成可能である。注入で有機される結晶の損傷を最少化するため、注入エネルギーが低く保たれ得る（例えば２５ＫｅＶ）。注入ステップにはアニーリングステップ（例えば９５０℃の温度で６０分間にわたる）が続き得て、半導体表面が、高品質のショットキーコンタクトを形成するのに十分平滑であるようにする。選択された設計及びレベル（ブロッキング電圧性能、漏れ電流、ターンオフ速度）に応じて、構造の主な層の幾何学的寸法及び伝導率は以下のように与えられる：
（１）ｐ−濃度： １×１０１３ｃｍ−３〜５×１０１８ｃｍ−３
（２）ｐ−深さ： ０．０５μｍ〜１０μｍ
（３）トレンチ深さ： ０．５μｍ〜１０．０μｍ
（４）トレンチ幅： ０．５μｍ〜５．０μｍ
（５）メサ幅（つまり、隣接するトレンチの間隔）： ０．３μｍ〜３０．０μｍ
（６）Ｎ−ドリフト領域幅： ５μｍ〜２００μｍ
（７）Ｎ−ドリフト領域濃度： ５×１０１２ｃｍ−３〜５×１０１７ｃｍ−３
３００ ショットキーダイオード
３１０ 基板
３２０ エピタキシャルドリフト層
３３０ 透明層
３４０ 金属層
３５０ カソード
３６０ アノード

Claims (18)

  1. 第一の導電型を有する半導体の基板と、
    前記基板の上に形成され、前記第一の導電型を有し、前記基板よりも低濃度ドープされた第一の層と、
    前記基板の上に形成され、第二の導電型を有する第二の層と、
    前記第二の層の上に形成された金属層と、
    前記金属層の上に形成された第一の電極及び前記基板の裏面に形成された第二の電極とを備え、
    前記金属層と前記第二の層との間にショットキーコンタクトが形成されるように前記第二の層が低濃度ドープされている、半導体整流器。
  2. 前記第二の層が、前記金属層と前記第二の層との間にオームコンタクトを形成するのに必要なドーピング濃度よりも低いドーピング濃度を有する、請求項１に記載の半導体整流器。
  3. 前記第二の層が前記第一の層の上に形成されている、請求項１に記載の半導体整流器。
  4. 前記第二の層が前記第一の層の中に形成されている、請求項１に記載の半導体整流器。
  5. 前記第一の層の中に形成された少なくとも一つのトレンチと、
    前記少なくとも一つのトレンチの底部及び側壁の内側を覆う誘電体層と、
    前記少なくとも一つのトレンチを充填する導体とを更に備えた請求項１に記載の半導体整流器。
  6. 前記第二の層が前記第一の層の中に形成されていて、前記トレンチの少なくとも一つの面に隣接している、請求項５に記載の半導体整流器。
  7. 前記第二の層が前記トレンチの両面に隣接している、請求項６に記載の半導体整流器。
  8. 前記少なくとも一つのトレンチが、前記第一の層の中に形成された複数のトレンチを備え、前記第二の層が選択されたトレンチの対の間において前記第一の層の中に形成されている、請求項５に記載の半導体整流器。
  9. 前記第二の層が、トレンチの各対の間において前記第一の層の中に形成されている、請求項５に記載の半導体整流器。
  10. シリサイド層が、前記金属層と前記第二の層との間の界面に形成されている、請求項１に記載の半導体整流器。
  11. 第一の導電型の半導体の本体を提供するステップと、
    前記基板の上に、前記第一の導電型を有し、基板よりも低濃度ドープされた第一の層を形成するステップと、
    前記基板の上に、第二の導電型を有する第二の層を形成するステップと、
    第二の層の上に金属層を形成するステップと、
    前記金属層の上に第一の電極を形成し、前記基板の裏面に第二の電極を形成するステップとを備え、
    前記金属層と前記第二の層の間にショットキーコンタクトが形成されるように前記第二の層が低濃度ドープされる、整流器を製造するための方法。
  12. 前記第二の層を形成するステップが、前記第一の層内に第二の導電型のドーパントを注入又は拡散させることを含む、請求項１１に記載の方法。
  13. 前記第一の層の中に少なくとも一つのトレンチを形成するステップと、
    前記少なくとも一つのトレンチの底部及び側壁の内側を誘電体層で覆うステップと、
    前記少なくとも一つのトレンチを導体で充填するステップとを更に備えた請求項１１に記載の方法。
  14. 前記第一の層の中に少なくとも一つのトレンチを形成するステップが、前記金属層を形成するステップの前に行われる、請求項１３に記載の方法。
  15. 前記第二の層を形成するステップが、オン状態性能とスイッチング性能との間の所望のトレードオフが達成されるように前記第二の層を形成することを含む、請求項１１に記載の方法。
  16. 前記第二の層が、前記金属層と前記第二の層との間のオームコンタクトを形成するのに必要なドーピング濃度よりも低いドーピング濃度を有する、請求項１１に記載の方法。
  17. 前記第二の層が前記第一の層の中に形成される、請求項１１に記載の方法。
  18. 前記第二の層を形成するステップが、前記第一の層内への注入又は拡散によって前記第二の層を形成することを備える、請求項１１に記載の方法。
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