CN115312591B - 一种快恢复二极管及其制备方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，具体涉及一种快恢复二极管，其从上至下依次包括阳极金属、N型漂移区、N型衬底和阴极金属；还包括P型轻掺杂区、P型重掺杂区、沟槽和SiO2介质层；沟槽内填充掺杂多晶硅，掺杂多晶硅从上至下依次包括第一N型掺杂多晶硅、第二N型掺杂多晶硅和P型掺杂多晶硅；第一N型掺杂多晶硅与阳极金属形成肖特基接触；第一N型掺杂多晶硅的深度大于P型重掺杂区的深度；SiO2介质层沿沟槽外壁包围掺杂多晶硅并设有断口，断口位于第二N型掺杂多晶硅远离P型轻掺杂区的一侧。本发明通过在沟槽内填充掺杂多晶硅形成肖特基区域，SiO2介质层设有断口，使快恢复二极管具有更低的反向恢复损耗和更优的软度。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种快恢复二极管及其制备方法。
背景技术
功率半导体器件广泛应用于电力电子领域，比如工业焊机、变频、光伏等，其中，快恢复二极管发挥着重要的续流作用。一般这种二极管采用传统的平面结构，工艺制造先后形成P型轻掺杂区域和P型重掺杂区域，并结合Pt（铂）掺杂或电子辐照的方式控制少子寿命，从而实现预期的导通压降及反向恢复损耗；但该结构的快恢复二极管软度低，二极管易受过高电压而损害。
发明内容
本发明针对快恢复二极管软度低的问题，提供一种快恢复二极管及其制备方法。
根据本发明的第一方面，提供一种快恢复二极管，其从上至下依次包括阳极金属、N型漂移区、N型衬底和阴极金属；还包括P型轻掺杂区、P型重掺杂区、沟槽和SiO2介质层；
所述P型轻掺杂区的顶部与阳极金属连接，所述P型重掺杂区的顶部与阳极金属连接；
所述沟槽位于P型轻掺杂区与P型重掺杂区之间；沟槽内填充掺杂多晶硅，所述掺杂多晶硅从上至下依次包括第一N型掺杂多晶硅、第二N型掺杂多晶硅和P型掺杂多晶硅；第一N型掺杂多晶硅与阳极金属形成肖特基接触；第一N型掺杂多晶硅的深度大于P型重掺杂区的深度；
所述SiO2介质层沿沟槽外壁包围所述掺杂多晶硅；SiO2介质层设有断口，所述断口位于第二N型掺杂多晶硅远离P型轻掺杂区的一侧。
进一步的，第一N型掺杂多晶硅的掺杂浓度小于第二N型掺杂多晶硅的掺杂浓度。
进一步的，P型轻掺杂区的掺杂浓度小于P型重掺杂区的掺杂浓度。
进一步的，P型轻掺杂区的深度大于P型重掺杂区的深度；沟槽的深度大于P型轻掺杂区的深度。
进一步的，还包括P型掺杂区，P型掺杂区设置于P型重掺杂区下方，并与沟槽底部连接；沟槽与P型掺杂区配合，形成相对于P型重掺杂区的半包围结构。
进一步的，所述P型轻掺杂区为两个，两个所述P型轻掺杂区分别位于P型重掺杂区的两侧；P型重掺杂区两侧分别设有沟槽，两个沟槽的底部分别设有P型掺杂区，两个P型掺杂区配合形成电流通道；P型重掺杂区的载流子与掺杂多晶硅内的载流子经所述电流通道流向N型漂移区。
根据本发明的第二方面，提供一种快恢复二极管的制备方法，包括以下步骤：
S1、制备N型衬底，在N型衬底上外延生长N型漂移区；
S2、在N型漂移区上方刻蚀，形成沟槽，在沟槽外壁生长SiO2介质层；
S3、在沟槽内依次淀积P型掺杂多晶硅、第二N型掺杂多晶硅和第一N型掺杂多晶硅；
S4、对第二N型掺杂多晶硅一侧的SiO2介质层进行刻蚀，形成SiO2介质层的断口；
S5、在沟槽远离断口的一侧形成P型轻掺杂区；在沟槽靠近断口的一侧形成P型重掺杂区，P型重掺杂区的深度小于或等于第一N型掺杂多晶硅的深度；
S6、淀积金属层，形成阳极金属和阴极金属。
有益效果：本发明提供的快恢复二极管，通过设置沟槽，并在沟槽内填充掺杂多晶硅，并形成肖特基区域，沟槽外壁的SiO2介质层设有断口，掺杂多晶硅内载流子自断口流出，减少空穴注入，使快恢复二极管具有更低的反向恢复损耗和更优的软度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开实施例提供的一种快恢复二极管的结构示意图。
图2示出了本公开实施例提供的一种快恢复二极管的电流流向示意图。
附图标记：
1、阳极金属；2、P型轻掺杂区；3、P型重掺杂区；41、第一N型掺杂多晶硅；42、第二N型掺杂多晶硅；43、P型掺杂多晶硅；5、SiO2介质层；6、N型漂移区；7、N型衬底；8、阴极金属；9、电流通道；10、P型掺杂区。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
实施例1
如图1所示，本发明公开实施例所提供的一种具有宽安全工作区的快恢复二极管，其从上至下依次包括阳极金属1、N型漂移区6、N型衬底7和阴极金属8；所述阳极金属1与N型漂移区6之间设有P型轻掺杂区2和P型重掺杂区3。
所述P型轻掺杂区2的顶部与阳极金属1连接，所述P型重掺杂区3的顶部与阳极金属1连接；所述P型重掺杂区3的深度小于所述P型轻掺杂区2的深度；所述P型重掺杂区3的掺杂浓度大于P型轻掺杂区2的掺杂浓度。
P型轻掺杂区2和P型重掺杂区3之间设有沟槽，沟槽的深度大于P型轻掺杂区2的深度；沟槽内填充掺杂多晶硅，所述掺杂多晶硅从上至下依次包括第一N型掺杂多晶硅41、第二N型掺杂多晶硅42和P型掺杂多晶硅43；第一N型掺杂多晶硅41与阳极金属1形成肖特基接触；第一N型掺杂多晶硅41的深度大于或等于P型重掺杂区3的深度；第一N型掺杂多晶硅41的掺杂浓度小于第二N型掺杂多晶硅42的掺杂浓度。
所述沟槽外壁生长有SiO2介质层5，SiO2介质层5沿沟槽外壁包围所述掺杂多晶硅；SiO2介质层5设有断口，所述断口位于第二N型掺杂多晶硅42处，在第二N型掺杂多晶硅42远离P型轻掺杂区2的一侧；SiO2介质层5用于将掺杂多晶硅与其他区域隔离，掺杂多晶硅内的载流子可从断口流出。
作为本实施例的进一步改进方案，所述沟槽底部设有P型掺杂区10，P型掺杂区10与沟槽底部连接，并延伸至P型重掺杂区3下方，P型掺杂区10与沟槽配合形成相对于P型重掺杂区3的半包围结构。此实施例中，快恢复二极管的截面为对称结构，即快恢复二极管包括一个P型重掺杂区3与两个P型轻掺杂区2；P型重掺杂区3两侧分别设有沟槽，以隔离两侧的P型轻掺杂区2；两个沟槽的底部分别设有P型掺杂区10，由于P型掺杂区10对P型重掺杂区3半包围，两个P型掺杂区10配合形成电流通道9；参考图2所示，掺杂多晶硅内的载流子自断口流出，经电流通道9流向N型漂移区6，流动路径如图2中的i3所示；P型重掺杂区3内的载流子经所述电流通道9流向N型漂移区6，流动路径如图2中的i2所示；P型轻掺杂区2的载流子直接流向N型漂移区6，如图2中的i1所示；图2中N型漂移区6处的虚线为耗尽线边界，该虚线代表快恢复二极管在反向偏置条件下，P型轻掺杂区2与P型重掺杂区3共同形成的耗尽线边界，正常情况下，该耗尽线起到保护肖特基区域、降低反向漏电流的作用，本实施例中肖特基区域包括第一N型掺杂多晶硅41、第二N型掺杂多晶硅42以及N型漂移区6。所述P型掺杂区10为轻掺杂，轻掺杂的掺杂浓度范围为1e14~1e16cm-3。
本实施例提供的快恢复二极管，通过设置沟槽，并在沟槽内填充掺杂多晶硅，沟槽外壁的SiO2介质层5设有断口，第一N型掺杂多晶硅41、第二N型掺杂多晶硅42以及N型漂移区6形成肖特基区域，掺杂多晶硅内载流子自断口流出，减少空穴注入，使快恢复二极管具有更低的反向恢复损耗和更优的软度。
本实施例中，P型掺杂区10可保护结深较浅的P型重掺杂区3，在动态反向恢复过程中将P型重掺杂区3屏蔽起来，从而快恢复二极管能获得较宽的安全工作区；采用了沟槽式的肖特基区域，相比传统MPS结构肖特基区域更窄，从而电子电流通道9更小，P型掺杂区10对肖特基区域的屏蔽更好。
相较于传统的MPS结构，本实施例具备屏蔽效果更好的P型轻掺杂区2，在反向偏置下，该P型轻掺杂区2位于结深更深的位置，耗尽线屏蔽作用更优，解决了传统MPS结构肖特基区域间P型掺杂区10结深较浅效果不佳的问题。
实施例2
本发明公开实施例所提供的一种具有宽安全工作区的快恢复二极管的制备方法，其包括以下步骤：
S1、制备N型衬底7，N型衬底7为高浓度N型掺杂；在N型衬底7上外延生长N型漂移区6，N型漂移区6为低浓度N型掺杂，即N型漂移区6的掺杂浓度低于N型衬底7的掺杂浓度；
S2、在N型漂移区6上方刻蚀，形成沟槽，在沟槽外壁生长SiO2介质层5；
S3、在沟槽内依次淀积P型掺杂多晶硅43、第二N型掺杂多晶硅42和第一N型掺杂多晶硅41；
S4、对第二N型掺杂多晶硅42一侧的SiO2介质层5进行刻蚀，形成SiO2介质层5的断口；
S5、在沟槽远离断口的一侧进行第一次光刻及第一次离子注入，形成P型轻掺杂区2；在沟槽靠近断口的一侧进行第二次光刻及第二次离子注入，形成P型重掺杂区3；P型重掺杂区3的深度小于或等于第一N型掺杂多晶硅41的深度；
S6、淀积金属层、钝化层，刻孔，掺Pt，形成阳极金属1和阴极金属8。
作为本实施例的优选方案，步骤S2中还包括在沟槽的底部进行离子注入，形成P型掺杂区10。P型掺杂区10与沟槽配合，形成相对于P型重掺杂区3的半包围结构。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (6)
1.一种快恢复二极管，其从上至下依次包括阳极金属（1）、N型漂移区（6）、N型衬底（7）和阴极金属（8）；其特征在于，还包括P型轻掺杂区（2）、P型重掺杂区（3）、沟槽和SiO2介质层（5）；
所述阳极金属（1）与N型漂移区（6）之间设有P型轻掺杂区（2）和P型重掺杂区（3）；
所述P型轻掺杂区（2）的顶部与阳极金属（1）连接，所述P型重掺杂区（3）的顶部与阳极金属（1）连接；
在N型漂移区（6）上方刻蚀，形成沟槽，在沟槽外壁生长SiO2介质层（5）；
所述沟槽位于P型轻掺杂区（2）与P型重掺杂区（3）之间；沟槽内填充掺杂多晶硅，所述掺杂多晶硅从上至下依次包括第一N型掺杂多晶硅（41）、第二N型掺杂多晶硅（42）和P型掺杂多晶硅（43）；第一N型掺杂多晶硅（41）与阳极金属（1）形成肖特基接触；第一N型掺杂多晶硅（41）的深度大于或等于P型重掺杂区（3）的深度；
所述SiO2介质层（5）沿沟槽外壁包围所述掺杂多晶硅；SiO2介质层（5）设有断口，所述断口位于第二N型掺杂多晶硅（42）远离P型轻掺杂区（2）的一侧；
P型轻掺杂区（2）的深度大于P型重掺杂区（3）的深度；沟槽的深度大于P型轻掺杂区（2）的深度。
2.根据权利要求1所述的一种快恢复二极管，其特征在于，第一N型掺杂多晶硅（41）的掺杂浓度小于第二N型掺杂多晶硅（42）的掺杂浓度。
3.根据权利要求2所述的一种快恢复二极管，其特征在于，P型轻掺杂区（2）的掺杂浓度小于P型重掺杂区（3）的掺杂浓度。
4.根据权利要求1-3任一项所述的一种快恢复二极管，其特征在于，还包括P型掺杂区（10），在沟槽的底部进行离子注入，形成P型掺杂区（10），P型掺杂区（10）设置于P型重掺杂区（3）下方，并与沟槽底部连接；沟槽与P型掺杂区（10）配合，形成相对于P型重掺杂区（3）的半包围结构。
5.根据权利要求4所述一种快恢复二极管，其特征在于，所述P型轻掺杂区（2）为两个，两个所述P型轻掺杂区（2）分别位于P型重掺杂区（3）的两侧；P型重掺杂区（3）两侧分别设有沟槽，两个沟槽的底部分别设有P型掺杂区（10），两个P型掺杂区（10）配合形成电流通道（9）；P型重掺杂区（3）的载流子与掺杂多晶硅内的载流子经所述电流通道（9）流向N型漂移区（6）。
6.一种快恢复二极管的制备方法，其特征在于，包括以下步骤：
S1、制备N型衬底（7），在N型衬底（7）上外延生长N型漂移区（6）；
S2、在N型漂移区（6）上方刻蚀，形成沟槽，在沟槽外壁生长SiO2介质层（5）；
S3、在沟槽内依次淀积P型掺杂多晶硅（43）、第二N型掺杂多晶硅（42）和第一N型掺杂多晶硅（41）；
S4、对第二N型掺杂多晶硅（42）一侧的SiO2介质层（5）进行刻蚀，形成SiO2介质层（5）的断口；
S5、在沟槽远离断口的一侧形成P型轻掺杂区（2）；在沟槽靠近断口的一侧形成P型重掺杂区（3），P型重掺杂区（3）的深度小于或等于第一N型掺杂多晶硅（41）的深度；
S6、淀积金属层，形成阳极金属（1）和阴极金属（8）；
快恢复二极管，其从上至下依次包括阳极金属（1）、N型漂移区（6）、N型衬底（7）和阴极金属（8）；所述P型轻掺杂区（2）的顶部与阳极金属（1）连接，所述P型重掺杂区（3）的顶部与阳极金属1连接。
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| CN116190420B (zh) * | 2023-02-24 | 2024-03-26 | 上海林众电子科技有限公司 | 一种快恢复二极管结构及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012054682A2 (en) * | 2010-10-21 | 2012-04-26 | Vishay General Semiconductor Llc | Improved schottky rectifier |
| CN102593154A (zh) * | 2012-02-29 | 2012-07-18 | 电子科技大学 | 一种具有p型埋层结构的槽栅二极管 |
| CN104134702A (zh) * | 2014-07-22 | 2014-11-05 | 苏州硅能半导体科技股份有限公司 | 增强型沟槽式肖特基二极管整流器件及其制造方法 |
| CN105762198A (zh) * | 2014-12-18 | 2016-07-13 | 江苏宏微科技股份有限公司 | 沟槽式快恢复二极管及其制备方法 |
| CN109192787A (zh) * | 2018-07-19 | 2019-01-11 | 东南大学 | 一种具有两极肖特基控制的凹槽型阳极快恢复二极管及制造方法 |
| CN109801958A (zh) * | 2019-01-21 | 2019-05-24 | 厦门市三安集成电路有限公司 | 一种碳化硅沟槽肖特基二极管器件及其制备方法 |
| CN114883417A (zh) * | 2022-07-04 | 2022-08-09 | 深圳市威兆半导体有限公司 | 一种具有导通压降自钳位的半导体器件及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7696598B2 (en) * | 2005-12-27 | 2010-04-13 | Qspeed Semiconductor Inc. | Ultrafast recovery diode |
| TW202038473A (zh) * | 2019-04-10 | 2020-10-16 | 台灣茂矽電子股份有限公司 | 二極體結構及其製造方法 |
-
2022
- 2022-10-10 CN CN202211234158.6A patent/CN115312591B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012054682A2 (en) * | 2010-10-21 | 2012-04-26 | Vishay General Semiconductor Llc | Improved schottky rectifier |
| CN102593154A (zh) * | 2012-02-29 | 2012-07-18 | 电子科技大学 | 一种具有p型埋层结构的槽栅二极管 |
| CN104134702A (zh) * | 2014-07-22 | 2014-11-05 | 苏州硅能半导体科技股份有限公司 | 增强型沟槽式肖特基二极管整流器件及其制造方法 |
| CN105762198A (zh) * | 2014-12-18 | 2016-07-13 | 江苏宏微科技股份有限公司 | 沟槽式快恢复二极管及其制备方法 |
| CN109192787A (zh) * | 2018-07-19 | 2019-01-11 | 东南大学 | 一种具有两极肖特基控制的凹槽型阳极快恢复二极管及制造方法 |
| CN109801958A (zh) * | 2019-01-21 | 2019-05-24 | 厦门市三安集成电路有限公司 | 一种碳化硅沟槽肖特基二极管器件及其制备方法 |
| CN114883417A (zh) * | 2022-07-04 | 2022-08-09 | 深圳市威兆半导体有限公司 | 一种具有导通压降自钳位的半导体器件及其制备方法 |
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