CN114883417B - 一种具有导通压降自钳位的半导体器件及其制备方法 - Google Patents
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- CN114883417B CN114883417B CN202210777870.4A CN202210777870A CN114883417B CN 114883417 B CN114883417 B CN 114883417B CN 202210777870 A CN202210777870 A CN 202210777870A CN 114883417 B CN114883417 B CN 114883417B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 128
- 210000000746 body region Anatomy 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052681 coesite Inorganic materials 0.000 claims description 5
- 229910052906 cristobalite Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 229910052682 stishovite Inorganic materials 0.000 claims description 5
- 229910052905 tridymite Inorganic materials 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000002441 reversible effect Effects 0.000 abstract description 15
- 238000011084 recovery Methods 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 230000002829 reductive effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
Abstract
本发明属于功率半导体器件技术领域，具体涉及一种具有导通压降自钳位的半导体器件及其制备方法；本发明相比传统快恢复二极管结构，集成可自钳位压降的齐纳二极管结构，通过在沟槽内上部纵向交替设置第一N型多晶硅和第一P型多晶硅，下部横向交替设置第二N型多晶硅和第二P型多晶硅，使器件集成反向并联的齐纳二极管，在产生较大浪涌电流时利用其齐纳击穿特性能够钳位导通压降，从而避免器件损坏；通过在体区和P型重掺杂区之间设置倒“T”型的沟槽，能够在动态反向恢复过程中将结深较浅的P型重掺杂区屏蔽起来，从而有效保护P型重掺杂区，增大了器件的反向偏置安全工作区（RBSOA）。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有导通压降自钳位的半导体器件及其制备方法。
背景技术
快恢复二极管传统的传统平面结构，如图2所示，工艺制造先后形成P型轻掺杂的体区（Pbody）和P型重掺杂区（PSD），并结合Pt掺杂或电子辐照控制少子寿命，从而实现预期的导通压降以及反向恢复损耗；传统的CIC结构通过减小体区的面积，并且在相互分离的体区之间形成部分PSD区，实现动态优化从而提高软度并减小损耗，但是这种结构会引起器件的RBSOA（逆向偏压安全工作区）降低，导致器件安全工作区缩小，并且在高压多倍电流下关断时会更明显；传统的MPS结构通过引入肖特基区域，在较小电流密度下导通压降比传统PiN结构更低，并且能够降低动态损耗和提高软度，但是受限于肖特基区域在反向偏置下漏电流较高，因此器件可靠性不足。
发明内容
本发明要解决的技术问题在于克服现有技术中快恢复二极管传统平面结构软度较低并且损耗较高，而传统CIC结构安全工作区较小，传统MPS结构可靠性不足的缺陷，从而提供一种具有导通压降自钳位的半导体器件及其制备方法。
一种具有导通压降自钳位的半导体器件，包括：
阳极金属、P型轻掺杂的体区、P型重掺杂区、SiO2的介质层、沟槽、第一N型掺杂多晶硅、第一P型掺杂多晶硅、第二N型掺杂多晶硅、第二P型掺杂多晶硅、N型轻掺杂的漂移区、N型重掺杂的衬底和阴极金属；
所述衬底位于所述阴极金属上方；
所述漂移区位于所述衬底上方；
所述体区位于所述漂移区上方两侧；
两个所述沟槽分别位于两侧所述体区的内侧，并且上部纵向交替设有第一N型多晶硅和第一P型多晶硅，下部横向交替设有第二N型多晶硅和第二P型多晶硅，并形成倒“T”型结构；
所述介质层覆盖所述沟槽的侧壁，并且在所述沟槽下部的左右两侧开口，与体区靠近的一侧开口处第二P型多晶硅与所述体区和所述漂移区接触，另一侧与所述漂移区接触；
所述P型重掺杂区位于所述两个所述沟槽之间区域的顶部；
所述阳极金属位于器件顶部，并与所述P型重掺杂区、所述介质层、所述第一N型掺杂多晶硅以及所述P型重掺杂区接触。
本发明通过在沟槽内上部纵向交替设置第一N型多晶硅和第一P型多晶硅，下部横向交替设置第二N型多晶硅和第二P型多晶硅，使器件集成反向并联的齐纳二极管，在产生较大浪涌电流时利用其齐纳击穿特性能够钳位导通压降，从而避免器件损坏；通过在体区和P型重掺杂区之间设置倒“T”型的沟槽，能够在动态反向恢复过程中将结深较浅的P型重掺杂区屏蔽起来，从而有效保护P型重掺杂区，增大器件的反向偏置安全工作区（RBSOA）。
进一步的，所述第一N型掺杂多晶硅和第一P型掺杂多晶硅数量均为三个，所述第二N型掺杂多晶硅数量为一个，并在左右两侧分别设置一个第二P型掺杂多晶硅。
进一步的，所述第一N型掺杂多晶硅、第一P型掺杂多晶硅、第二N型掺杂多晶硅、第二P型掺杂多晶硅的掺杂浓度为2e19cm-3。
进一步的，所述第一N型掺杂多晶硅和第一P型掺杂多晶硅宽度为5um，厚度为3um；所述第二N型掺杂多晶硅宽度为6um，厚度为4um；所述第二P型掺杂多晶硅宽度为3um，厚度为3um。
进一步的，所述阳极金属与第一N型掺杂多晶硅欧姆接触。
一种具有导通压降自钳位的半导体器件的制备方法，包括以下步骤：
步骤一、制备N型重掺杂衬底；
步骤二、进行一次低浓度N型外延形成漂移区；
步骤三、场氧化后，先后进行各向异性刻蚀以及各向同性刻蚀，形成倒“T”型沟槽；
步骤四、在沟槽侧壁生长SiO2的介质层；
步骤五、刻蚀打开沟槽下部两侧的介质层；
步骤六、在沟槽内淀积第二P型掺杂多晶硅，再离子注入N型杂质形成第二N型掺杂多晶硅；
步骤七、多次交替离子注入N型杂质和P型杂质，在沟槽内形成第一N型掺杂多晶硅和第一P型掺杂多晶硅；
步骤八、进行两次光刻及离子注入，分别形成P型轻掺杂的体区和P型重掺杂区；
步骤九、在器件顶部淀积钝化层、刻孔、掺杂Pt并形成阳极金属；
步骤十、在器件底部金属化，形成阴极金属。
有益效果：
1.本发明相比传统快恢复二极管结构，集成了可自钳位压降的齐纳二极管结构，不仅能够限制过高的浪涌电流，而且使动态损耗进一步减小，静态漏电更低，并且在多倍电流下关断时具有更宽的安全工作区。
2.本发明通过在沟槽下部两侧设置第二P型多晶硅，能够有效避免击穿电压的退化；通过第一N型多晶硅、第一P型多晶硅、第二N型多晶硅以及第二P型多晶硅的优选掺杂浓度、宽度厚度以及数量的设置，能够在避免影响器件正常导通的前提下，将导通压降钳制在合理的数值，有效遏制浪涌电流的影响。
3.本发明通过阳极金属与第一N型掺杂多晶硅欧姆接触的设置，能够利于电流在接触区域的输入和输出，不产生明显的附加阻抗，并且不会使第一N型掺杂多晶硅内平衡载流子浓度显著变化，确保了器件能够稳定钳制导通压降。
附图说明
图1为本发明的器件结构示意图；
图2为传统快恢复二极管的器件结构示意图。
附图标记：1、阳极金属；2、体区；3、P型重掺杂区；4、介质层；5、沟槽；6a、第一N型掺杂多晶硅；6b、第一P型掺杂多晶硅；6c、第二N型掺杂多晶硅；6d、第二P型掺杂多晶硅；7、漂移区；8、衬底；9、阴极金属。
具体实施方式
为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
参照图1所示，本实施例提供了一种具有导通压降自钳位的半导体器件，包括：
阳极金属1、P型轻掺杂的体区2、P型重掺杂区3（PSD）、SiO2的介质层4、沟槽5、第一N型掺杂多晶硅6a、第一P型掺杂多晶硅6b、第二N型掺杂多晶硅6c、第二P型掺杂多晶硅6d、N型轻掺杂的漂移区7、N型重掺杂的衬底8和阴极金属9；
所述衬底8位于所述阴极金属9上方；
所述漂移区7位于所述衬底8上方；
所述体区2位于所述漂移区7上方两侧；
两个所述沟槽5分别位于两侧所述体区2的内侧，并且上部纵向交替设有第一N型多晶硅和第一P型多晶硅，下部横向交替设有第二N型多晶硅和第二P型多晶硅，并形成倒“T”型结构；
所述介质层4覆盖所述沟槽5的侧壁，并且在所述沟槽5下部的左右两侧开口，与体区2靠近的一侧开口处第二P型多晶硅与所述体区2和所述漂移区7接触，另一侧与所述漂移区7接触；
所述P型重掺杂区3位于所述两个所述沟槽5之间区域的顶部；
所述阳极金属1位于器件顶部，并与所述P型重掺杂区3、所述介质层4、所述第一N型掺杂多晶硅6a以及所述P型重掺杂区3接触。
通过在沟槽5内上部纵向交替设置第一N型多晶硅和第一P型多晶硅，下部横向交替设置第二N型多晶硅和第二P型多晶硅，使器件集成反向并联的齐纳二极管，在产生较大浪涌电流时利用其齐纳击穿特性能够钳位导通压降，从而避免器件损坏；通过在体区2和P型重掺杂区3之间设置倒“T”型的沟槽5，能够在动态反向恢复过程中将结深较浅的P型重掺杂区3屏蔽起来，从而有效保护P型重掺杂区3，增大器件的反向偏置安全工作区（RBSOA）。
本实施例在传统快恢复二极管结构上，集成了可自钳位压降的齐纳二极管结构，不仅能够限制过高的浪涌电流，而且使动态损耗进一步减小，静态漏电更低，并且在多倍电流下关断时具有更宽的安全工作区。
具体来说，所述第一N型掺杂多晶硅6a和第一P型掺杂多晶硅6b数量均为三个，所述第二N型掺杂多晶硅6c数量为一个，并在左右两侧分别设置一个第二P型掺杂多晶硅6d；所述第一N型掺杂多晶硅6a、第一P型掺杂多晶硅6b、第二N型掺杂多晶硅6c、第二P型掺杂多晶硅6d的掺杂浓度为2e19cm-3；所述第一N型掺杂多晶硅6a和第一P型掺杂多晶硅6b宽度为5um，厚度为3um；所述第二N型掺杂多晶硅6c宽度为6um，厚度为4um；所述第二P型掺杂多晶硅6d宽度为3um，厚度为3um。
通过在沟槽5下部两侧设置第二P型多晶硅，能够有效避免击穿电压的退化；通过第一N型多晶硅、第一P型多晶硅、第二N型多晶硅以及第二P型多晶硅的优选掺杂浓度、宽度厚度以及数量的设置，能够在避免影响器件正常导通的前提下，将导通压降钳制在合理的数值，有效遏制浪涌电流的影响。
所述阳极金属1与第一N型掺杂多晶硅6a欧姆接触；通过阳极金属1与第一N型掺杂多晶硅6a欧姆接触的设置，能够利于电流在接触区域的输入和输出，不产生明显的附加阻抗，并且不会使第一N型掺杂多晶硅6a内平衡载流子浓度显著变化，确保了器件能够稳定钳制导通压降。
工作原理：相比传统的快恢复二极管结构，本实施例在体区2和P型重掺杂区3引入了倒“T”型的沟槽5，并在沟槽5内交替设置第一N型多晶硅、第一P型多晶硅、第二N型多晶硅和第二P型多晶硅，形成多个相串联的齐纳二极管，并与器件反向并联；在较大的浪涌电流下，齐纳二极管发生齐纳击穿能够钳位导通压降，从而避免器件过压损坏；在动态反向恢复过程中，倒“T”型的沟槽5将结深较浅的P型重掺杂区3屏蔽起来，在多倍电流下动态关断时具有更宽的反向偏置安全工作区。
本实施例还提供了一种具有导通压降自钳位的半导体器件的制备方法，包括以下步骤：
步骤一、制备N型重掺杂衬底8；
步骤二、进行一次低浓度N型外延形成漂移区7；
步骤三、场氧化后，先后进行各向异性刻蚀以及各向同性刻蚀，形成倒“T”型沟槽5；
步骤四、在沟槽5侧壁生长SiO2的介质层4；
步骤五、刻蚀打开沟槽5下部两侧的介质层4；
步骤六、在沟槽5内淀积第二P型掺杂多晶硅6d，再离子注入N型杂质形成第二N型掺杂多晶硅6c；
步骤七、多次交替离子注入N型杂质和P型杂质，在沟槽5内形成第一N型掺杂多晶硅6a和第一P型掺杂多晶硅6b；
步骤八、进行两次光刻及离子注入，分别形成P型轻掺杂的体区2和P型重掺杂区3；
步骤九、在器件顶部淀积钝化层、刻孔、掺杂Pt并形成阳极金属1；
步骤十、在器件底部金属化，形成阴极金属9。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围之内。
Claims (6)
1.一种具有导通压降自钳位的半导体器件，其特征在于，
包括：
阳极金属（1）、P型轻掺杂的体区（2）、P型重掺杂区（3）、SiO2的介质层（4）、沟槽（5）、第一N型掺杂多晶硅（6a）、第一P型掺杂多晶硅（6b）、第二N型掺杂多晶硅（6c）、第二P型掺杂多晶硅（6d）、N型轻掺杂的漂移区（7）、N型重掺杂的衬底（8）和阴极金属（9）；
所述衬底（8）位于所述阴极金属（9）上方；
所述漂移区（7）位于所述衬底（8）上方；
所述体区（2）位于所述漂移区（7）上方两侧；
两个所述沟槽（5）分别位于两侧所述体区（2）的内侧，并且上部纵向交替设有第一N型多晶硅和第一P型多晶硅，下部横向交替设有第二N型多晶硅和第二P型多晶硅，并形成倒“T”型结构；
所述介质层（4）覆盖所述沟槽（5）的侧壁，并且在所述沟槽（5）下部的左右两侧开口，与体区（2）靠近的一侧开口处第二P型多晶硅与所述体区（2）和所述漂移区（7）接触，另一侧与所述漂移区（7）接触；
所述P型重掺杂区（3）位于所述两个所述沟槽（5）之间区域的顶部；
所述阳极金属（1）位于器件顶部，并与所述P型重掺杂区（3）、所述介质层（4）、所述第一N型掺杂多晶硅（6a）以及体区（2）接触。
2.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，所述第一N型掺杂多晶硅（6a）和第一P型掺杂多晶硅（6b）数量均为三个，所述第二N型掺杂多晶硅（6c）数量为一个，并在左右两侧分别设置一个第二P型掺杂多晶硅（6d）。
3.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，第一N型掺杂多晶硅（6a）、第一P型掺杂多晶硅（6b）、第二N型掺杂多晶硅（6c）、第二P型掺杂多晶硅（6d）的掺杂浓度为2e19cm-3。
4.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，所述第一N型掺杂多晶硅（6a）和第一P型掺杂多晶硅（6b）宽度为5um，厚度为3um；所述第二N型掺杂多晶硅（6c）宽度为6um，厚度为4um；所述第二P型掺杂多晶硅（6d）宽度为3um，厚度为3um。
5.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，所述阳极金属（1）与第一N型掺杂多晶硅（6a）欧姆接触。
6.一种如权利要求1所述的具有导通压降自钳位的半导体器件的制备方法，其特征在于，
包括以下步骤：
步骤一、制备N型重掺杂衬底（8）；
步骤二、进行一次低浓度N型外延形成漂移区（7）；
步骤三、场氧化后，先后进行各向异性刻蚀以及各向同性刻蚀，形成倒“T”型沟槽（5）；
步骤四、在沟槽（5）侧壁生长SiO2的介质层（4）；
步骤五、刻蚀打开沟槽（5）下部两侧的介质层（4）；
步骤六、在沟槽（5）内淀积第二P型掺杂多晶硅（6d），再离子注入N型杂质形成第二N型掺杂多晶硅（6c）；
步骤七、多次交替离子注入N型杂质和P型杂质，在沟槽（5）内形成第一N型掺杂多晶硅（6a）和第一P型掺杂多晶硅（6b）；
步骤八、进行两次光刻及离子注入，分别形成P型轻掺杂的体区（2）和P型重掺杂区（3）；
步骤九、在器件顶部淀积钝化层、刻孔、掺杂Pt并形成阳极金属（1），并使所述阳极金属（1）与所述第一N型掺杂多晶硅（6a）接触；
步骤十、在器件底部金属化，形成阴极金属（9）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210777870.4A CN114883417B (zh) | 2022-07-04 | 2022-07-04 | 一种具有导通压降自钳位的半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210777870.4A CN114883417B (zh) | 2022-07-04 | 2022-07-04 | 一种具有导通压降自钳位的半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114883417A CN114883417A (zh) | 2022-08-09 |
| CN114883417B true CN114883417B (zh) | 2022-10-18 |
Family
ID=82683333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210777870.4A Active CN114883417B (zh) | 2022-07-04 | 2022-07-04 | 一种具有导通压降自钳位的半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114883417B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115312581B (zh) * | 2022-10-10 | 2023-01-03 | 深圳市威兆半导体股份有限公司 | 快恢复二极管及其制备方法 |
| CN115312591B (zh) * | 2022-10-10 | 2022-12-23 | 深圳市威兆半导体股份有限公司 | 一种快恢复二极管及其制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI496272B (zh) * | 2006-09-29 | 2015-08-11 | Fairchild Semiconductor | 用於功率金氧半導體場效電晶體之雙電壓多晶矽二極體靜電放電電路 |
| JP5213350B2 (ja) * | 2007-04-26 | 2013-06-19 | 関西電力株式会社 | 炭化珪素ツェナーダイオード |
| DE102007045185A1 (de) * | 2007-09-21 | 2009-04-02 | Robert Bosch Gmbh | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| JP5381420B2 (ja) * | 2008-07-22 | 2014-01-08 | 富士電機株式会社 | 半導体装置 |
| JP5558901B2 (ja) * | 2010-04-28 | 2014-07-23 | 株式会社東芝 | ダイオード及びその製造方法 |
| JP2012182381A (ja) * | 2011-03-02 | 2012-09-20 | Panasonic Corp | 半導体装置 |
| CN102544114B (zh) * | 2012-02-29 | 2014-01-15 | 电子科技大学 | 一种积累型槽栅二极管 |
| CN104393056B (zh) * | 2014-11-10 | 2017-02-15 | 电子科技大学 | 一种积累型二极管 |
-
2022
- 2022-07-04 CN CN202210777870.4A patent/CN114883417B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN114883417A (zh) | 2022-08-09 |
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