CN209747516U - 一种igbt结构 - Google Patents

Abstract

本实用新型涉及半导体技术领域，具体公开了一种IGBT结构，包括集电极金属，集电极金属上依次设置有第一导电类型集电极区、第二导电类型缓冲层和第二导电类型外延层，第二导电类型外延层上间隔设置有沟槽，每个沟槽的底部均设置有第一导电类型阱区，相邻两个沟槽之间的第二导电类型的外延层内设置第二导电类型载流子存储层，第二导电类型载流子存储层的表面设置第一导电类型体区，第一导电类型体区的表面设置第二导电类型源区和第一导电类型源区，沟槽的侧壁设置有导电多晶硅，沟槽的底部、导电多晶硅的表面以及第二导电类型外延层的表面均设置有绝缘介质层。本实用新型提供的IGBT结构提高了可靠性。

Description

一种IGBT结构

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种IGBT结构。

背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）作为绝缘栅控制的双极型器件，其体内的非平衡载流子浓度越高则其电导调制效应越显著，其电流密度越高。为了提高非平衡载流子浓度，通常的做法是在P型体区下方设置一层高浓度N型杂质掺杂的载流子存储层，这种做法增强了漂移区的电导调制效应，减小了正向压降，并改善了正向压降和关断损耗的折中特性，但是载流子存储层会增加该区域附近的电场峰值，降低IGBT元胞的击穿电压。而为提高阳极载流子注入效果，必须要提高载流子存储层的掺杂浓度，随着载流子存储层的掺杂浓度的提高，IGBT元胞击穿电压会急剧下降。器件在正向阻断时，高浓度的载流子存储层会增大栅氧化层中的电场强度，从而降低了栅氧化层可靠性。

故而，在实际应用中为了保持器件具有一定的阻断能力，技术人员不得不增加器件漂移区的厚度，这样反而增加了正向压降，并使正向压降和关断损耗的折中特性恶化。因此亟需一种新的IGBT元胞结构，以避免载流子存储层掺杂浓度提高对IGBT元胞的击穿电压、正向阻断性能及可靠性的不利影响。

发明内容

本实用新型旨在至少解决现有技术中存在的技术问题之一，提供一种IGBT结构，以解决现有技术中的问题。

作为本实用新型的一个方面，提供一种IGBT结构，包括集电极金属，所述集电极金属上依次设置有第一导电类型集电极区、第二导电类型缓冲层和第二导电类型外延层，所述第二导电类型外延层上间隔设置有沟槽，其中，每个所述沟槽的底部均设置有第一导电类型阱区，相邻两个所述沟槽之间的所述第二导电类型的外延层内设置第二导电类型载流子存储层，所述第二导电类型载流子存储层的表面设置第一导电类型体区，所述第一导电类型体区的表面设置第二导电类型源区和第一导电类型源区，所述沟槽的侧壁设置有导电多晶硅，所述沟槽的底部、所述导电多晶硅的表面以及所述第二导电类型外延层的表面均设置有绝缘介质层，所述绝缘介质层的表面设置发射极金属层，所述发射极金属层通过所述绝缘介质层上的通孔与所述第二导电类型源区以及所述第一导电类型源区欧姆接触。

优选地，每个所述沟槽内设置有两条导电多晶硅，且两条导电多晶硅之间设置绝缘介质层。

优选地，位于同一沟槽内的两条导电多晶硅均连接栅极电位。

优选地，位于同一沟槽内的两条导电多晶硅中的一条导电多晶硅连接栅极电位，另一条导电多晶硅连接源极电位。

优选地，位于同一沟槽内的两条导电多晶硅均连接源极电位，与其相邻或间隔的沟槽内的两条导电多晶硅均连接栅极电位。

优选地，其特征在于，所述导电多晶硅与所述沟槽的侧壁之间设置有栅氧层，所述导电多晶硅设置在所述栅氧层的表面。

优选地，所述第二导电类型载流子存储层的下边界高于所述沟槽的底部。

优选地，所述第二导电类型载流子存储层内的杂质浓度范围在1e14至1e18之间。

优选地，所述沟槽的宽度的范围在0.4μm至3μm之间。

优选地，所述第二导电类型外延层上设置的沟槽间隔均匀，多个所述沟槽之间相互平行。

优选地，所述第一导电类型包括P型，所述第二导电类型包括N型。

本实用新型提供的IGBT结构，通过在沟槽的底部设置第一导电类型阱区，能够承受耐压，降低了沟槽底部的电场峰值，从而可以避免载流子存储层掺杂浓度提高对IGBT元胞的击穿电压及正向阻断性的影响，进而提高了IGBT结构的可靠性。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1为本实用新型提供的IGBT结构的一种结构示意图。

图2为本实用新型提供的IGBT结构的另一种结构示意图。

图3为本实用新型提供的形成图1所示的IGBT结构的初始外延层的结构示意图。

图4为本实用新型提供的形成图1所示的IGBT结构的阻挡层的结构示意图。

图5为本实用新型提供的形成图1所示的IGBT结构的刻蚀沟槽后注入N型杂质的示意图。

图6为本实用新型提供的形成图1所示的IGBT结构的热生长栅氧层的示意图。

图7为本实用新型提供的形成图1所示的IGBT结构的淀积导电多晶硅的示意图。

图8为本实用新型提供的形成图1所示的IGBT结构的刻蚀导电多晶硅的示意图。

图9为本实用新型提供的形成图1所示的IGBT结构的注入P型杂质的示意图。

图10为本实用新型提供的形成图1所示的IGBT结构的经过热退火后形成P型阱区、N型载流子存储层与P型体区，然后形成N型源区的示意图。

图11为本实用新型提供的形成图1所示的IGBT结构的绝缘介质层、P型源区的示意图。

图12为本实用新型提供的形成图2所示的IGBT结构的初始外延层示意图。

图13为本实用新型提供的形成图2所示的IGBT结构的阻挡层示意图。

图14为本实用新型提供的形成图2所示的IGBT结构的刻蚀沟槽后注入N型杂质的示意图。

图15为本实用新型提供的形成图2所示的IGBT结构的热生长氧化物的示意图。

图16为本实用新型提供的形成图2所示的IGBT结构的去除氧化物后热生长栅氧层的示意图。

图17为本实用新型提供的形成图2所示的IGBT结构的淀积导电多晶硅的示意图。

图18为本实用新型提供的形成图2所示的IGBT结构的刻蚀导电多晶硅的示意图。

图19为本实用新型提供的形成图2所示的IGBT结构的注入P型杂质的示意图。

图20为本实用新型提供的形成图2所示的IGBT结构的经过热退火后形成P型阱区、N型载流子存储层与P型体区，然后形成N型源区的示意图。

图21为本实用新型提供的形成图2所示的IGBT结构的形成绝缘介质层、P型源区的示意图。

图22为本实用新型提供的导电多晶硅的一种连接方式示意图。

图23为本实用新型提供的IGBT结构的制作方法的流程图。

附图标记：

1、集电极金属；2、P型集电极区； 3、P型阱区；4、N型外延层；5、P型阱区；6、导电多晶硅；7、栅氧层；8、绝缘介质层；9、N型载流子存储层；10、P型体区；11、P型源区；12、N型源区；13、发射极金属；14、阻挡层；15、氧化物；16、接地栅极。

具体实施方式

以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。

作为本实用新型的第一个方面，提供一种IGBT结构，如图1所示，包括集电极金属1，所述集电极金属1上依次设置有第一导电类型集电极区2、第二导电类型缓冲层3和第二导电类型外延层4，所述第二导电类型外延层4上间隔设置有沟槽，其中，每个所述沟槽的底部均设置有第一导电类型阱区5，相邻两个所述沟槽之间的所述第二导电类型的外延层4内设置第二导电类型载流子存储层9，所述第二导电类型载流子存储层9的表面设置第一导电类型体区10，所述第一导电类型体区10的表面设置第二导电类型源区12和第一导电类型源区11，所述沟槽的侧壁设置有导电多晶硅6，所述沟槽的底部、所述导电多晶硅6的表面以及所述第二导电类型外延层4的表面均设置有绝缘介质层8，所述绝缘介质层8的表面设置发射极金属层13，所述发射极金属层13通过所述绝缘介质层8上的通孔与所述第二导电类型源区12以及所述第一导电类型源区11欧姆接触。

本实用新型提供的IGBT结构，通过在沟槽的底部设置第一导电类型阱区，能够承受耐压，降低了沟槽底部的电场峰值，从而可以避免载流子存储层掺杂浓度提高对IGBT元胞的击穿电压及正向阻断性的影响，进而提高了IGBT结构的可靠性。

优选地，所述第一导电类型包括P型，所述第二导电类型包括N型。

应当理解的是，附图所示的结构均以第一导电类型包括P型，所述第二导电类型包括N型为例的。

下面均以所述第一导电类型为P型，第二导电类型为N型为例进行描述。

具体地，每个所述沟槽内设置有两条导电多晶硅6，且两条导电多晶硅6之间设置绝缘介质层8。

作为第一种具体地实施方式，位于同一沟槽内的两条导电多晶硅6均连接栅极电位。

作为第二种具体地实施方式，如图22所示，位于同一沟槽内的两条导电多晶硅6中的一条导电多晶硅6连接栅极电位，另一条导电多晶硅6连接源极电位。

作为第三种具体地实施方式，位于同一沟槽内的两条导电多晶硅6均连接源极电位，与其相邻或间隔的沟槽内的两条导电多晶硅6均连接栅极电位。

应当理解的是，具体可以是两个相邻或多个相邻沟槽内的两条导电多晶硅6均连接源极电位，而其他沟槽内的两条导电多晶硅6均连接栅极电位，也可以是均连接源极电位的两条导电多晶硅6所在的沟槽与均连接栅极电位的两条导电多晶硅6所在的沟槽间隔设置，沟槽的具体设置形式不做限定，只要保证有的沟槽内的两条导电多晶硅6均连接源极电位，有的沟槽内的两条导电多晶硅6均连接栅极电位即可。

具体地，所述导电多晶硅6与所述沟槽的侧壁之间设置有栅氧层7，所述导电多晶硅6设置在所述栅氧层7的表面。

具体地，所述第二导电类型载流子存储层9的下边界高于所述沟槽的底部。应当理解的是，通过第二导电类型载流子存储层9的下边界高于所述沟槽的底部，才能够提高承受耐压，降低沟槽底部的电场峰值，从而提高可靠性。

具体地，所述第二导电类型载流子存储层9内的杂质浓度范围在1e14至1e18之间。

优选地，所述第二导电类型载流子存储层9的浓度可以为5e16。

具体地，所述沟槽的宽度的范围在0.4μm至3μm之间。

优选地，所述沟槽的宽度可以为1μm。

应当理解的是，本实用新型的沟槽比传统IGBT的沟槽要宽，具有如下优势：第一，在器件大电流导通期间，本实用新型的沟槽底部能够有效存储足够多的电荷，使得载流子存储效应加强，进一步降低器件的导通压降；第二，器件的元胞密度要小于传统IGBT，因此本实用新型的饱和电流会明显低于传统IGBT，从而使得器件的短路能力大大增加；第三，使得本实用新型的电容明显降低，从而改善EMI特性，与传统的IGBT为了降低电容，通常会将若干栅极多晶硅接源极电位的方式相比，本实用新型的这种方式能够在降低电容的同时不会使得导通压降提高。

具体地，所述第二导电类型外延层4上设置的沟槽间隔均匀，多个所述沟槽之间相互平行。

优选地，所述导电多晶硅6的形状包括条状。

具体地，如图1、图2和图22所示，本实用新型提供的IGBT结构包括集电极金属1，在所述集电极金属1上设置P型集电极区2，在所述P型集电极区2上设置N型缓冲层3，在所述N型缓冲层3上设置N型外延层4，在所述N型外延层4上设置间隔均匀，互相平行的沟槽，所述沟槽的宽度优选为1μm。

在所述沟槽底部设置P型阱区5，在相邻的沟槽之间的外延层内设置N型载流子存储层9，在所述N型载流子存储层9的表面设置P型体区10，在所述P型体区10的表面设置N型源区12与P型源区11，在所述沟槽侧壁设置栅氧层7，在所述栅氧层7的表面设置导电多晶硅6，所述导电多晶硅6优选为窄条状，在同一个沟槽中存在两条导电多晶硅6，两条所述的导电多晶硅6之间设有绝缘介质层8，在所述沟槽的底部、导电多晶硅6和外延层4的表面设置绝缘介质层8，在芯片表面设置发射极金属13，所述发射极金属13通过绝缘介质层8上的通孔与N型源区12、P型源区11欧姆接触。

如图22所示，在一个沟槽内的两条导电多晶硅6中一条连接栅极电位，另一条连接源极电位。N型载流子存储层9的下边界高于沟槽低部，N型载流子存储层9内杂质的浓度优选为5e16。

需要说明的是，如图2所示，为IGBT结构的另一种具体实施方式，图2与图1相比，N型载流子存储层9的宽度以及P型体区10的宽度都更窄，且其中一条导电多晶硅16设置为接地栅极，这样能够有效降低饱和电流，元胞密度更高，有效提高开关速度。

作为本实用新型的第二个方面，提供一种IGBT结构的制作方法，其中，如图23所示，所述IGBT结构的制作方法包括：

S110、提供第二导电类型外延层；

S120、在所述第二导电类型外延层的表面形成阻挡层，选择性刻蚀所述阻挡层，刻蚀所述第二导电类型外延层，形成沟槽；

S130、以与水平呈a角度的方向向所述沟槽内注入第二导电类型杂质；

S140、去除所述阻挡层，然后在所述第二导电类型外延层的表面形成栅氧层；

S150、在所述栅氧层上淀积导电多晶硅，并通过刻蚀所述导电多晶硅形成导电多晶硅；

S160、刻蚀暴露在外的栅氧层，包括位于沟槽内两条导电多晶硅之间的外延层表面的栅氧层和沟槽之间外延层表面的栅氧层，然后向所述第二导电类型外延层内注入第一导电类型杂质；

S170、进行热退火过程，形成第一导电类型体区、第二导电类型载流子存储层和第一导电类型阱区，且在所述第一导电类型体区的表面上注入第二导电类型杂质，退火后形成第二导电类型源区；

S180、淀积绝缘介质层，并在所述第一导电类型体区的表面上选择性刻蚀所述淀积绝缘介质层与所述第二导电类型外延层，然后注入第一导电类型杂质，退火后形成第一导电类型源区；

S190、在所述绝缘介质层的表面淀积发射极金属层；

S200、在所述第二导电类型外延层背离所述第二导电类型载流子存储层的表面注入第二导电类型杂质和第一导电类型杂质，依次形成第一导电类型集电极区和第二导电类型缓冲区；

S210、在所述第二导电类型外延层背离所述第二导电类型载流子存储层的表面形成集电极金属。

本实用新型提供的IGBT结构的制作方法，通过在沟槽的底部设置第一导电类型阱区，能够承受耐压，降低了沟槽底部的电场峰值，从而可以避免载流子存储层掺杂浓度提高对IGBT元胞的击穿电压及正向阻断性的影响，进而提高了IGBT结构的可靠性。另外，本实用新型提供的IGBT结构的制作方法具有工艺简单易于实现的优势。

具体地，所述IGBT结构的制作方法还包括在所述刻蚀暴露在外的栅氧层，包括位于沟槽内两条导电多晶硅之间的外延层表面的栅氧层和沟槽之间外延层表面的栅氧层，然后向所述第二导电类型外延层内注入第一导电类型杂质的步骤后进行的：

选择性地向沟槽之间的第二导电类型外延层表面第二次注入第一导电类型杂质。

优选地，所述a角度的范围在1°至89°之间。

优选地，所述第一导电类型包括P型，所述第二导电类型包括N型。

下面以第一导电类型为P型，第二导电类型为N型对本实用新型提供的IGBT结构的制作方法的具体实施过程进行详细描述。

实施例1

实施例1的制作方法包括如下步骤：

步骤一、 如图3所示，提供N型外延层4；

步骤二、如图4所示，在N型外延层4表面形成一层阻挡层14；

步骤三、如图5所示，选择性刻蚀阻挡层14，然后刻蚀N型外延层4，形成栅极沟槽，接着以与水平成70角度的方向注入N型杂质；

步骤四、如图6所示，去除层阻挡层14，然后在外延层4上表面形成栅氧层7；

步骤五、如图7所示，淀积导电多晶硅；

步骤六、如图8所示，刻蚀导电多晶硅，形成导电多晶硅6；

步骤七、如图9所示，刻蚀暴露在外面的栅氧层7，使得暴露在外面的栅氧层7的厚度降低，然后注入P型杂质，这样沟槽底部与沟槽之间的台面都被注入了P型杂质，接着在沟槽之间的台面上再注入一次P型杂质；

步骤八、如图10所示，进行热退火过程，形成P型体区10，N型载流子存储层9与P型阱区5，然后只在沟槽之间的台面上注入N型杂质，退火后形成N型源区12；

步骤九、 如图11所示，淀积绝缘介质层8，然后在沟槽之间的台面上选择性刻蚀淀积绝缘介质层8与外延层4，接着注入第二导电类型杂质，退火后形成P型源区11；

步骤十、如图1所示，在器件表面淀积发射极金属13，然后在器件背面注入N型杂质与P型杂质，激活后形成P型集电极区2与N型缓冲层3，最后形成集电极金属1。

实施例2

实施例2的制作方法包括如下步骤：

步骤一、如图12所示，提供N型外延层4；

步骤二、如图13所示，在N型外延层4表面形成一层阻挡层14；

步骤三、如图14所示，选择性刻蚀阻挡层14，然后刻蚀N型外延层4，形成栅极沟槽，接着以与水平成70角度的方向注入N型杂质；

步骤四、如图15所示，热生长形成一层较厚的氧化物，这一步是为了进一步将沟槽之间的平台区的宽度变窄；

步骤五、如图16所示，去除氧化物15，然后在外延层4上表面形成栅氧层7；

步骤六、如图17所示，淀积导电多晶硅；

步骤七、如图18所示，刻蚀导电多晶硅，形成导电多晶硅6；

步骤八、如图19所示，刻蚀暴露在外面的栅氧层7，使得暴露在外面的栅氧层7的厚度降低，然后注入P型杂质，这样沟槽底部与沟槽之间的台面都被注入了P型杂质，接着在沟槽之间的台面上再注入一次P型杂质；

步骤九、如图20所示，进行热退火过程，形成P型体区10，N型载流子存储层9与P型阱区5，然后只在沟槽之间的台面上注入N型杂质，退火后形成N型源区12；

步骤十、如图21所示，淀积绝缘介质层8，然后在沟槽之间的台面上选择性刻蚀淀积绝缘介质层8与外延层4，接着注入第二导电类型杂质，退火后形成P型源区11；

步骤十一、如图2所示，在器件表面淀积发射极金属13，然后在器件背面注入N型杂质与P型杂质，激活后形成P型集电极区2与N型缓冲层3，最后形成集电极金属1。

本实用新型提供的IGBT结构的制作方法得到的IGBT结构，能够在有载流子存储层的情况下提高器件的击穿电压，还能够有效增强载流子存储效应，降低导通压降，同时还能减小电容，改善EMI特性。

可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (11)

1.一种IGBT结构，包括集电极金属（1），所述集电极金属（1）上依次设置有第一导电类型集电极区（2）、第二导电类型缓冲层（3）和第二导电类型外延层（4），所述第二导电类型外延层（4）上间隔设置有沟槽，其特征在于，每个所述沟槽的底部均设置有第一导电类型阱区（5），相邻两个所述沟槽之间的所述第二导电类型的外延层（4）内设置第二导电类型载流子存储层（9），所述第二导电类型载流子存储层（9）的表面设置第一导电类型体区（10），所述第一导电类型体区（10）的表面设置第二导电类型源区（12）和第一导电类型源区（11），所述沟槽的侧壁设置有导电多晶硅（6），所述沟槽的底部、所述导电多晶硅（6）的表面以及所述第二导电类型外延层（4）的表面均设置有绝缘介质层（8），所述绝缘介质层（8）的表面设置发射极金属层（13），所述发射极金属层（13）通过所述绝缘介质层（8）上的通孔与所述第二导电类型源区（12）以及所述第一导电类型源区（11）欧姆接触。

2.根据权利要求1所述的IGBT结构，其特征在于，每个所述沟槽内设置有两条导电多晶硅（6），且两条导电多晶硅（6）之间设置绝缘介质层（8）。

3.根据权利要求2所述的IGBT结构，其特征在于，位于同一沟槽内的两条导电多晶硅（6）均连接栅极电位。

4.根据权利要求2所述的IGBT结构，其特征在于，位于同一沟槽内的两条导电多晶硅（6）中的一条导电多晶硅（6）连接栅极电位，另一条导电多晶硅（6）连接源极电位。

5.根据权利要求2所述的IGBT结构，其特征在于，位于同一沟槽内的两条导电多晶硅（6）均连接源极电位，与其相邻或间隔的沟槽内的两条导电多晶硅（6）均连接栅极电位。

6.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述导电多晶硅（6）与所述沟槽的侧壁之间设置有栅氧层（7），所述导电多晶硅（6）设置在所述栅氧层（7）的表面。

7.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述第二导电类型载流子存储层（9）的下边界高于所述沟槽的底部。

8.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述第二导电类型载流子存储层（9）内的杂质浓度范围在1e14至1e18之间。

9.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述沟槽的宽度的范围在0.4μm至3μm之间。

10.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述第二导电类型外延层（4）上设置的沟槽间隔均匀，多个所述沟槽之间相互平行。

11.根据权利要求1至5中任意一项所述的IGBT结构，其特征在于，所述第一导电类型包括P型，所述第二导电类型包括N型。