CN105531825A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN105531825A
CN105531825A CN201480049841.XA CN201480049841A CN105531825A CN 105531825 A CN105531825 A CN 105531825A CN 201480049841 A CN201480049841 A CN 201480049841A CN 105531825 A CN105531825 A CN 105531825A
Authority
CN
China
Prior art keywords
semiconductor
semiconductor layer
type
layer
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480049841.XA
Other languages
English (en)
Other versions
CN105531825B (zh
Inventor
内藤达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN105531825A publication Critical patent/CN105531825A/zh
Application granted granted Critical
Publication of CN105531825B publication Critical patent/CN105531825B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

以从基板正面起算在深度方向上以预定的深度沿着与基板正面平行的方向延伸的条状的方式设有多个沟槽(5)。在沟槽(5)的内部，隔着栅极绝缘膜(6)设有栅极(7)。在被沟槽(5)分离的台面区的基板正面侧的整个表面层设有发射极电位的p型基区(3)。在p型基区(3)的内部，在沟槽(5)的长度方向以预定间隔分散地配置有n+型发射区(4)。在基板背面的表面层，从基板背面侧起依次设有p+型集电层(1)和n+型缓冲层(10)。n+型缓冲层(10)的厚度t3与n-型漂移层(2)的厚度t2大致相同，或者比n-型漂移层(2)的厚度t2厚。由此，能够维持导通电压，并且降低开关损耗。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
技术问题
电力变换装置的低耗电化发展过程中，对在电力变换装置中发挥核心作用的功率器件的低耗电化的期望很高。在该功率器件中，能够根据电导率调制效应实现低导通电压，且能够根据对绝缘栅施加的电压容易地控制电流的电压驱动型的绝缘栅型双极晶体管(IGBT：InsulatedGateBipolarTransistor)的使用趋于稳定。
以往，对于IGBT，迄今为止通过大量改良来实现性能的提高。在此，IGBT的性能是在关断时保持电压而完全阻断电流，另一方面，在导通时以尽可能小的电压降(即尽可能低的通态电阻)流通电流的作为开关的性能。以下，对IGBT的特性等进行说明。
首先，对IGBT性能的权衡进行说明。在IGBT的能够保持的最大电压，即耐压的大小与导通时的电压降(导通电压)之间存在二律背反的关系(所谓的权衡关系)，越是高耐压的IGBT，导通电压变得越高。最终，该权衡关系的极限值由硅的物理性质决定。为了使该权衡提高到极限，需要防止在电压保持时产生局部的电场集中等，在设计方面需要花费工夫。
另外，作为表示IGBT的性能的另一个重要指标，存在导通电压与开关损耗(特别是关断损耗)的权衡关系。由于IGBT是开关器件，所以进行从导通到关断或者从关断到导通的动作。在该开关动作的瞬间，每单位时间产生大的损耗。通常，越是导通电压低的IGBT关断越慢，因此关断损耗越大。通过改善如上的权衡关系，能够实现IGBT的性能的提高。应予说明，导通损耗很大程度上取决于与IGBT组合使用的回流二极管的特性。
为了使导通电压与关断损耗之间的权衡关系(以下，称为导通电压-关断损耗之间的关系)最佳化，有效的是使IGBT处于导通状态时的内部的过剩载流子分布最佳化。为了降低导通电压，可以增加过剩载流子量而降低漂移层的电阻值。但是，在关断时，需要将该过剩载流子全部清除到器件之外，或者通过电子-空穴再结合来使其消灭。因此，如果增加过剩载流子量，则关断损耗会增加。因此，为了使该权衡关系最佳化，以相同的导通电压使关断损耗最小即可。
为了实现最佳的权衡，可以通过降低集电极侧的载流子浓度，并且增加发射极侧的载流子浓度，从而使集电极侧与发射极侧的载流子浓度的比率为1：5左右。此外，可以通过尽量长地保持漂移层的载流子寿命而使漂移层内的平均载流子浓度提高。
在IGBT关断时，耗尽层从发射极侧的pn结扩展到漂移层内部，向背面的集电层扩展。这时，漂移层内的过剩载流子中的空穴(hole)通过电场从耗尽层端被引出。这样，成为电子过剩状态，多余的电子脱离中性区域而注入到p型的集电层。并且，集电极侧的pn结稍微被正向偏置，因此对应被注入的电子而反向注入空穴。该反向注入的空穴与上述的通过电场引出的空穴合流并进入耗尽层。
从器件的端子电压的宏观观点考虑，在集电极-发射极间电压上升结束之前，即上升中流通的电流与上升结束后流通的电流相比，对由电压与电流的乘积(＝电压×电流)表示的损耗的贡献少。如上所述，可知通过后述的IE效应(InjectionEnhancementEffect：注入增强效应)而使偏重于发射极侧的载流子分布在低电压下引出的载流子的比例多，并且在导通电压相同的条件下，与偏重于集电极侧的载流子分布相比，关断损耗小。
为了降低集电极侧的载流子浓度，可以降低集电层的总杂质量。这本身并不特别困难。然而，在像600V等那样额定耐压低的IGBT中，为了降低集电层的总杂质量，需要在制造工序中处理100μm左右的厚度，或者处理比100μm薄的厚度的晶片，因此存在生产技术上的困难。另一方面，提高发射极侧的载流子浓度的机制被称为IE效应。
作为IE效应大的发射极结构(单元)，提出了以包围平面栅极结构的p型基区的方式插入到高浓度的n型区的HiGT(HighConductivityIGBT：高导电IGBT)结构等(例如，参照述专利文献1、专利文献2)。另外，提出了在沟槽栅极结构中，在基板正面侧的表面层的被沟槽分离的台面区(以下，称为沟槽间的台面区)中插入了浓度比n-型漂移层的浓度高的n型区而成的CSTBT(CarrierStoredTrench-GateBipolarTransistor：载流子存储式沟槽栅型双极晶体管)结构、IEGT(InjectionEnhancedGateTransistor：注入增强栅晶体管)结构等(例如，参照下述专利文献3、专利文献4)。通常，沟槽栅型中的IE效应比平面栅型中的IE效应大。
对于IE效应，例如在下述专利文献4中有记载，已知利用IEGT结构实现偏重于发射极侧的最佳的载流子分布，能够实现接近二极管的导通电压的极限的特性。IEGT结构是利用绝缘膜覆盖n+型发射区和p型基区的一部分表面来降低n+型发射区和p型基区与发射极的接触部(电接触部)的面积的结构。即，在沟槽间的台面区，以不与发射极连接的方式设有成为浮置电位的p型基区(以下，称为浮置p区)。
IEGT的动作基本上与沟槽栅型IGBT相同，IEGT与通常的沟槽栅型IGBT相比，能够降低导通电压。在IEGT中，在n+型发射区和p型基区与发射极未接触的部分，n-型漂移层的内部的p型基区附近的空穴难以被发射极清除，所以在该部分蓄积有空穴。由此，电子向n-型漂移层的注入量相对增加，n-型漂移层的载流子浓度分布接近二极管的载流子浓度分布。
然而，在功率器件中，除了低导通电压以外还要求高速转换特性，高速转换特性的改善也成为了重要的课题。作为改善转换特性的装置，提出了如下装置，其通过使沟槽间的台面区的宽度(沟槽并排的方向的宽度，以下，简称为宽度)变窄，且将台面区内的p型基区分割为多个而减小基区在单元节距(pitch)中所占的比率，使台面区内的有限的区域作为发射极结构，从而维持IE效应，并且降低开关损耗(例如，参照下述专利文献5)。
在下述专利文献5中，即使在沟槽间的台面区未设置浮置p区，也可以通过使单元节距最佳化而得到充分的耐压。另外，由于未设置浮置p区，所以不存在因导通时的浮置p区的电位上升而引起集电极电流的电流变化率(di/dt)的控制性变差的问题。参照图24对下述专利文献5所示的现有的沟槽栅型IGBT的结构进行说明。图24是表示现有的沟槽栅型IGBT的结构的立体图。图24相当于下述专利文献5的图1。
如图24所示，在由p+型集电层101和n-型漂移层102构成的半导体基板的正面(n-型漂移层102侧的面)的表面层选择性地设有p型基区103。在p型基区103的内部选择性地设有n+型发射区104。从基板正面，在深度方向(纵向)设有贯穿n+型发射区104和p型基区103而到达n-型漂移层102的沟槽105。在沟槽105间的台面区，在与沟槽105并排的方向正交的方向(以下，称为长度方向)分散地配置有p型基区103，使p型基区103与n-型漂移层102交替出现。
在沟槽105的内部，隔着栅极绝缘膜106设有栅极107。栅极107和台面区的n-型漂移层102的表面上被层间绝缘膜(未图示)覆盖。在层间绝缘膜设有分别使在沟槽105的长度方向以预定间隔配置的多个p型基区103露出的多个接触孔。发射极(未图示)隔着层间绝缘膜的接触孔而与n+型发射区104和p型基区103连接。由符号108表示的阴影部分是n+型发射区104和p型基区103与发射极的接触部。在基板背面(p+型集电层101侧的面)设有集电极109。
在平面栅极结构中，在像下述专利文献5那样减小基区在单元节距中所占的比率的情况下，导通电压降低。推测其理由是因为pin(p-intrinsic-n)二极管区的比率变大，除此以外，在正面附近的横向(与深度方向正交的方向)的电流密度变高，电压降变大，从而n+/n-结的正向偏置变大的效果较大。n+/n-结的正向偏置变大的理由是因为n+层为低电阻，因此其电位与发射极电位相同，但由于n-层为高电阻，所以其电位因大电流而提升。
同样地，在沟槽栅极结构中，通过减少pnp-BJT区的比率，能够提高IE效应。为了减小pnp-BJT区的比率，例如可以在一部分台面区中使p型基区处于浮置状态。另外，通过使沟槽变深，使沟槽底部从p型基区与n-型漂移层之间的pn结分离，IE效应也变大。此外，通过使台面区的宽度变窄，IE效应也变大。推测是因为在任一情况下，流过台面区的空穴电流密度变大，由电压降引起的n+/n-结的正向偏置变强。
在此，pin二极管区是基区间的区域，是从正面在深度方向依次配置有n-型漂移层和p型集电层而成的区域。在pin二极管区形成由在导通状态时n-型漂移层的被p型基区间所夹的区域诱发的n+电子堆积层(阴极)、n-型漂移层和背面的p型集电层(阳极)构成的pin二极管。n+/n-结是构成pin二极管的n+电子堆积层与n-型漂移层之间的接合。pnp-BJT区是从正面在深度方向依次配置有p型基区、n-型漂移层和p型集电层的区域。
发射极侧的电子浓度根据施加到n+/n-结的正向偏置而呈指数增大。作为增加正向偏置量的方法，如上所述，有时利用由大电流引起的电压降。另外，如下述专利文献1～3所记载，通过增加n+浓度也能够增加正向偏置量。然而，下述专利文献1、专利文献2中记载的HiGT结构是平面栅极结构，因此如果正面侧的n+型缓冲层的杂质浓度过高，则正向耐压会大幅降低。
另一方面，在下述专利文献3所记载的CSTBT结构中，正面侧的n+型缓冲层(设置在台面区的高浓度的n型区)被沟槽侧壁的栅极氧化膜夹持，隔着该栅极氧化膜而连接到多晶硅电位。由此，在保持正向电压时，即在阻挡模式时，正面侧的n+型缓冲层不仅从p型基区之间的pn结耗尽化，从两侧的沟槽侧壁的栅极氧化膜的边界也耗尽化，因此以低的正向偏置完全耗尽化。因此，无论正面侧的n+型缓冲层是否为高杂质浓度，其内部的电场也得到缓和。即使进一步提高正向偏置，通过缓和沟槽间的台面区的电场也不易出现局部的峰电场。
如此，CSTBT结构具有提高IE效应，并且正向耐压不易降低的特性。其理由是因为在正面侧的n+型缓冲层与n-型漂移层之间形成扩散电位，成为对于空穴的电位势垒，所以n-型漂移层中的空穴浓度上升。另外，是因为正面侧的n+型缓冲层与n-型漂移层之间被正向偏置，所以从n+型缓冲层注入电子。即，在n+/n-结中，如果n+型层为高杂质浓度，则电子注入效率提高，所以相对于进入到n+型层的空穴电流，注入到n-型层的电子电流的比率变大。
另外，作为在沟槽间的台面区未设置浮置p区的装置，提出了如下装置，其p型基区被多个沟槽分离成设有n+型源极区域的部分和未设有n+型源极区域的部分，在p型基区的未设有n+型源极区域的部分使发射极短路而成为发射极电位(例如，参照下述专利文献6(图7))。
另外，作为减少基区在单元节距中所占的比率的装置，提出了如下装置。相邻的沟槽栅极(设置在沟槽的内部的栅极)之间的区域具有与成为电荷向漂移层的注入源的发射极层对应的有效区和不产生电荷的注入源的无效区。有效区在沟槽栅极的长度方向以预定间隔被分割(例如，参照下述专利文献7)。
另外，作为其它装置，提出了如下装置，其在设置于沟槽间的台面区的p型基极层的内部，高杂质浓度的n型发射极层和p型接触层与沟槽的侧壁接触且沿着沟槽的长度方向(沟道宽度方向)交替地形成(例如，参照下述专利文献8)。另外，作为其它装置，提出了如下装置，其在相邻的沟槽间的台面区，以与沟槽的侧壁接触且沿着沟槽的长度方向的方式设有n+型发射极层(例如，参照下述专利文献9(图1))。
另外，作为改善导通电压与开关损耗之间的权衡关系的其它结构的IGBT，已知在漂移层的内部的集电极侧具备杂质浓度比漂移层高的场终止(FS：FieldStop)层(缓冲层)的IGBT(FS-IGBT)(例如，参照下述专利文献10～12)。在下述专利文献10、专利文献11中，公开了在漂移层的内部的与集电层接触的位置配置了场终止层的结构的FS-IGBT。在下述专利文献12中，公开了在从集电层分离的位置配置了场终止层的结构的FS-IGBT。
在FS-IGBT中，通过设有场终止层，能够进行从集电极侧向漂移层注入载流子的控制。因此，即使在使漂移层的厚度(晶片的厚度)变薄(薄板化)的情况下也能够维持耐压。另外，在关断时能够抑制从发射极侧向集电极侧延伸的耗尽层的扩展，能够增加残留在集电极侧的载流子。因此，能够抑制关断时的电压-电流波形的振荡。接下来，对现有的FS-IGBT的结构进行说明。
图25是表示现有的FS-IGBT的结构的截面图。图26是表示图25的FS-IGBT在深度方向的杂质浓度分布的特性图。在图26中示出半导体基板(硅(Si)芯片)的厚度(p+型集电层101、场终止层110和n-型漂移层102的总厚度)D为60μm时的杂质浓度分布。图25所示的现有的FS-IGBT与图24所示的现有的沟槽栅型IGBT的不同之处在于在n-型漂移层102的内部的p+型集电层101侧，在与p+型集电层101相比距离基板背面更深的位置具备掺杂磷(P)而成的n+型的场终止层(以下，称为磷掺杂FS层)110。
图27是表示现有的FS-IGBT的另一结构的截面图。图28是表示图27的FS-IGBT在深度方向的杂质浓度分布的特性图。在图28中示出半导体基板的厚度(p+型集电层101、场终止层120和n-型漂移层102的总厚度，即硅厚度)D为60μm时的杂质浓度分布。图27所示的FS-IGBT与图25所示的FS-IGBT的不同之处在于具备掺杂硒(Se)而成的n+型的场终止层(以下，称为硒掺杂FS层)120代替磷掺杂FS层110。硒掺杂FS层120的厚度比图25所示的FS-IGBT的磷掺杂FS层110的厚度厚。
接下来，以制作(制造)图27所示的FS-IGBT的情况为例对现有的FS-IGBT的制造方法进行说明。图29～32是表示现有的FS-IGBT在制造过程中的状态的截面图。首先，如图29所示，利用通常方法在成为n-型漂移层102的n-型的半导体晶片的正面侧形成沟槽栅型的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。接下来，在半导体晶片的正面形成层间绝缘膜111，然后形成接触孔而使n+型发射区104和p+型接触区113露出。
接着，如图30所示，从背面侧磨削半导体晶片，磨削到作为半导体装置而使用的产品的厚度的位置为止。接下来，如图31所示，通过从半导体晶片的背面进行硒和硼的离子注入，之后进行热处理(退火)，从而在半导体晶片的磨削后的背面的表面层形成硒掺杂FS层120和p+型集电层101。接着，如图32所示，通过在半导体晶片的正面形成发射极112，之后在半导体晶片的背面形成集电极109而完成图27所示的半导体装置。
在上述的图25所示的FS-IGBT中，磷掺杂FS层110以距离基板背面(芯片背面)2μm以下程度的浅的深度形成。因此，存在制造工艺中因在晶片背面产生的损伤、颗粒等导致的不良影响而发生不良的问题。另一方面，在图27所示的FS-IGBT中，硒掺杂FS层120是通过与磷相比，对于硅的扩散系数大的硒的离子注入而形成的。硒掺杂FS层120的深度比磷掺杂FS层110深，形成距离基板背面20μm左右的深度，所以能够抑制因在晶片背面产生的损伤、颗粒等引起的不良的发生。
作为与磷掺杂FS层相比，以距离晶片背面深的深度形成场终止层的其它方法，在下述专利文献10、专利文献11中公开了通过从晶片背面注入质子(H+)来形成场终止层的方法。另外，作为形成场终止层的其它方法，提出了以不同的剂量多次注入(多级注入)质子，由此形成距离芯片背面的深度不同的多级的场终止层的方法(例如，参照下述专利文献13、专利文献14)。
另外，作为其它场终止结构，提出了掺杂磷而成的场终止层(磷掺杂FS层)以及掺杂质子而成的场终止层(以下，称为质子掺杂FS层)这两层结构的场终止结构(例如，参照下述专利文献15、专利文献16)。在下述专利文献15中，通过设置磷掺杂FS层，从而与仅是质子掺杂FS层的场终止结构相比，能够降低质子掺杂FS层的杂质浓度。因此，能够实现生产率的提高、因电场缓和而确保耐压以及抑制浪涌电压。
现有技术文献
专利文献
专利文献1：日本特开2003-347549号公报
专利文献2：日本特表2002-532885号公报
专利文献3：日本特开平08-316479号公报
专利文献4：日本特开平05-243561号公报
专利文献5：日本特开2006-210547号公报
专利文献6：日本特开2001-308327号公报
专利文献7：日本特开2013-084922号公报
专利文献8：日本特开平11-345969号公报
专利文献9：日本特开2001-217419号公报
专利文献10：日本特许第3684962号公报
专利文献11：日本特开2001-160559号公报
专利文献12：日本特开2007-134714号公报
专利文献13：美国专利第7514750号说明书
专利文献14：日本特许第4128777号公报
专利文献15：日本特开2013-138172号公报
专利文献16：日本特开2012-256628号公报
发明内容
技术问题
然而，像上述专利文献5那样，n-型漂移层102的被设置在p型基区103间的部分(未设有p型基区103的部分)与发射极电绝缘而成为浮置区(以下，称为浮置n-区)。在该浮置n-区，处于导通状态时容易蓄积载流子(空穴)，设置在沟槽105的侧壁的栅极绝缘膜106的与浮置n-区接触的部分也成为栅极-集电极间电容CGC。因此，将p型基区103分割成多个而使单位单元的台面区内的有限的区域为发射极结构，从而即使维持导通电压，也存在栅极-集电极间电容CGC大，开关损耗变大的问题。
本发明为了消除上述的因现有技术引起的问题，目的在于提供能够维持导通电压，并且能够降低开关损耗的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与上述第一半导体层的一侧的面平行的方向延伸的条状的方式设有多个沟槽。在上述第一半导体层的一侧的面的表面层的被上述沟槽分离的台面区，以比上述沟槽浅的深度设置在上述第一半导体层的一侧的整个表面层的第二导电型的第一半导体区。在上述第一半导体区的内部选择性地设有第一导电型的第二半导体区。在上述沟槽的内部，隔着栅极绝缘膜设置第一电极。在上述第一半导体层的另一侧的面的表面层设有杂质浓度比上述第一半导体层高的第一导电型的第二半导体层。以与上述第二半导体层接触的方式设置在上述第一半导体层的另一侧的面的表面层的比上述第二半导体层浅的位置的第二导电型的第三半导体层。设有与上述第一半导体区和上述第二半导体区接触的第二电极。设有与上述第三半导体层接触的第三电极。并且，上述第二半导体层的厚度比上述第一半导体层的被设置在上述第一半导体区与上述第二半导体层之间的部分的厚度厚。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第二半导体区以预定的间隔被设置在上述沟槽呈条状延伸的第一方向，上述第一半导体区的在上述第一方向被设置在相邻的上述第二半导体区之间的部分被覆盖，上述绝缘层覆盖上述第一半导体层的一侧的面。
另外，本发明的半导体装置的特征是，在上述的发明中，还具备第二导电型的第三半导体区，其选择性地设置在上述第一半导体区的内部，且杂质浓度比上述第一半导体区高，上述第二电极隔着上述第三半导体区而与上述第一半导体区电连接。
另外，本发明的半导体装置的特征是，在上述的发明中，在隔着上述沟槽而相邻的上述台面区，在与上述第一半导体层的一侧的面平行的方向且与上述第一方向正交的第二方向，与上述沟槽接触的上述第二半导体区和在上述沟槽间未设有上述第二半导体区的部分交替出现。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第一半导体区的厚度、上述第一半导体层的被设置在上述第一半导体区与上述第二半导体层之间的部分的厚度、上述第二半导体层的厚度以及上述第三半导体层的厚度的总计为35μm以上且60μm以下。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第二半导体层的厚度为15μm以上且30μm以下。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与上述第一半导体层的一侧的面平行的方向延伸的条状的方式形成多个沟槽的第一工序。接下来，进行在上述沟槽的内部，隔着栅极绝缘膜而形成第一电极的第二工序。接着，进行在上述第一半导体层的一侧的面的表面层的被上述沟槽分离的台面区，以比上述沟槽浅的深度且在上述第一半导体层的一侧的整个表面层形成第二导电型的第一半导体区的第三工序。接下来，进行在上述第一半导体区的内部选择性地形成第一导电型的第二半导体区的第四工序。接着，进行在上述第一半导体层的另一侧的面的表面层形成杂质浓度比上述第一半导体层高的第一导电型的第二半导体层的第五工序。接下来，进行在上述第一半导体层的另一侧的面的表面层的比上述第二半导体层浅的位置形成与上述第二半导体层接触的第二导电型的第三半导体层的第六工序。在上述第五工序中，使上述第二半导体层的厚度比上述第一半导体层的被设置在上述第一半导体区与上述第二半导体层之间的部分的厚度厚。
为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有如下特征。以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与上述第一半导体层的一侧的面平行的方向延伸的条状的方式设有多个沟槽。在上述第一半导体层的一侧的面的表面层的被上述沟槽分离的台面区，以比上述沟槽浅的深度设置在上述第一半导体层的一侧的整个表面层的第二导电型的第一半导体区。在上述第一半导体区的内部选择性地设有第一导电型的第二半导体区。在上述沟槽的内部，隔着栅极绝缘膜设有第一电极。在上述第一半导体层的另一侧的面的表面层设有杂质浓度比上述第一半导体层高的第一导电型的第二半导体层。以与上述第二半导体层接触的方式设置在上述第一半导体层的另一侧的面的表面层的比上述第二半导体层浅的位置的第二导电型的第三半导体层。设有与上述第一半导体区和上述第二半导体区接触的第二电极。设有与上述第三半导体层接触的第三电极。上述第二半导体层具有第一个第一导电型半导体层和第二个第一导电型半导体层。上述第一个第一导电型半导体层配置在与上述第三半导体层分离的位置。上述第一个第一导电型半导体层的杂质浓度比上述第三半导体层低。上述第二个第一导电型半导体层配置在上述第三半导体层与上述第一个第一导电型半导体层之间。上述第二个第一导电型半导体层的杂质浓度比上述第三半导体层低，且杂质浓度比上述第一个第一导电型半导体层高。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第一个第一导电型半导体层是掺杂质子而成的。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第一个第一导电型半导体层以从上述第三半导体层与上述第三电极的界面起算至少包括2.0μm以上且8.0μm以下的深度的区域的方式配置。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第二个第一导电型半导体层是掺杂磷而成的。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第二个第一导电型半导体层被配置在距离上述第三半导体层与上述第三电极的界面0.5μm以上且3.0μm以下的深度的范围内。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第一半导体区的厚度、上述第一半导体层的被设置在上述第一半导体区与上述第二半导体层之间的部分的厚度、上述第二半导体层的厚度以及上述第三半导体层的厚度的总计为60μm以下。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与上述第一半导体层的一侧的面平行的方向延伸的条状的方式形成多个沟槽的第一工序。接下来，进行在上述沟槽的内部，隔着栅极绝缘膜而形成第一电极的第二工序。接着，进行在上述第一半导体层的一侧的面的表面层的被上述沟槽分离的台面区，以比上述沟槽浅的深度、在上述第一半导体层的一侧的整个表面层形成第二导电型的第一半导体区的第三工序。接下来，进行在上述第一半导体区的内部选择性地形成第一导电型的第二半导体区的第四工序。接着，进行在上述第一半导体层的另一侧的面的表面层形成杂质浓度比上述第一半导体层高的第一导电型的第二半导体层的第五工序。接下来，进行在上述第一半导体层的另一侧的面的表面层的比上述第二半导体层浅的位置形成与上述第二半导体层接触的第二导电型的第三半导体层的第六工序。在上述第五工序中，首先，进行在与上述第三半导体层分离的位置形成杂质浓度比上述第三半导体层低的第一个第一导电型半导体层的第一形成工序。其后，进行在上述第三半导体层与上述第一个第一导电型半导体层之间形成杂质浓度比上述第三半导体层低，且杂质浓度比上述第一个第一导电型半导体层高的第二个第一导电型半导体层的第二形成工序。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，在上述第一形成工序中，通过来自上述第一半导体层的另一侧的面的质子照射而形成上述第一个第一导电型半导体层。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，上述质子照射的剂量为1.0×1013/cm2以上且1.0×1015/cm2以下。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，上述质子照射的加速电压为400keV以上且1.5MeV以下。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，在上述第一形成工序中，在上述质子照射之后进行在330℃以上且450℃以下的温度下的退火。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，在上述第二形成工序中，通过从上述第一半导体层的另一侧的面进行磷的离子注入来形成上述第二个第一导电型半导体层。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，上述离子注入中的磷的剂量为5.0×1011/cm2以上且1.0×1013/cm2以下。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，上述离子注入的加速电压为100keV以上且900keV以下。
另外，本发明的半导体装置的制造方法的特征是，在上述的发明中，在上述第二形成工序中，在上述离子注入之后进行在330℃以上且450℃以下的温度下的退火或激光退火。
另外，本发明的半导体装置的特征是，在上述的发明中，还具备第二导电型的第三半导体区，其在上述沟槽呈条状延伸的第一方向上直线状地设置在上述第一半导体区的内部，且杂质浓度比上述第一半导体区高。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第三半导体区被设置为通过上述第二半导体区的上述第一半导体层侧的直线状。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第二半导体区被设置为以在上述第一方向以预定的间隔且在深度方向与上述第三半导体区对置的方式遍及相邻的沟槽间。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第三半导体区的深度为0.5μm以上。
另外，本发明的半导体装置的特征是，在上述的发明中，上述第三半导体区的深度与上述第二半导体区的深度相同，或者比上述第二半导体区的深度深。上述第三半导体区的深度与上述第二半导体区的深度之差为0.0μm以上且0.3μm以下。
根据上述的发明，通过采用在沟槽间的台面区的基板正面侧的整个表面层配置与第二电极相同电位的第一半导体区，提高基板正面侧的沟道密度，增加多数载流子向第一半导体层的注入量的结构，从而能够降低导通电压。另外，根据上述的发明，通过在沟槽间的台面区的基板正面侧的整个表面层配置发射极电位的第一半导体区，从而栅极绝缘膜与第一半导体层的接触面积变小，因此能够降低开关损耗。
另外，根据上述的发明，通过设置第一个第一导电型半导体层作为第二半导体层，能够抑制与以往同样地在制造工艺中产生在晶片背面的损伤、颗粒等引起的不良发生，并且能够增加残留在第三半导体层侧的载流子，能够抑制关断时的电压-电流波形的振荡。由此，能够使晶片薄板化，因此能够实现低导通电压化和低开关损耗化。
另外，根据上述的发明，通过在与第一个第一导电型半导体层相比距离基板背面浅的位置设置第二个第一导电型半导体层作为第二半导体层，能够防止在关断时，从第二半导体区侧延伸的耗尽层穿通第三半导体层而产生的耐压降低，并且能够抑制载流子从第三半导体层侧向漂移层的注入。这样，由于能够进一步使晶片薄板化，所以能够进一步实现低导通电压化和低开关损耗化。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，起到能够维持导通电压，并且能够降低开关损耗的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的立体图。
图2是表示额定电压600V的半导体装置在深度方向的杂质浓度分布的特性图。
图3是表示额定电压350V的半导体装置在深度方向的杂质浓度分布的特性图。
图4是表示实施方式2的半导体装置的结构的立体图。
图5是表示实施方式3的半导体装置的结构的立体图。
图6是表示实施方式4的半导体装置的结构的立体图。
图7是表示实施例1的半导体装置的输出特性的特性图。
图8是表示实施例2的半导体装置的导通电压与半导体基板的厚度之间的关系的特性图。
图9是表示实施方式5的半导体装置的结构的截面图。
图10是表示图9的半导体装置在深度方向的杂质浓度分布的特性图。
图11是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图12是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图13是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图14是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图15是表示实施方式6的半导体装置的结构的截面图。
图16是表示图15的半导体装置在深度方向的杂质浓度分布的特性图。
图17是表示实施方式7的半导体装置的结构的截面图。
图18是表示图17的半导体装置在深度方向的杂质浓度分布的特性图。
图19是表示实施方式8的半导体装置的结构的截面图。
图20是表示图19的半导体装置在深度方向的杂质浓度分布的特性图。
图21是表示实施方式9的半导体装置的结构的截面图。
图22是表示图21的半导体装置在深度方向的杂质浓度分布的特性图。
图23是表示实施例3的半导体装置的导通电压与开关损耗之间的权衡关系的特性图。
图24是表示现有的沟槽栅型IGBT的结构的立体图。
图25是表示现有的FS-IGBT的结构的截面图。
图26是表示图25的FS-IGBT在深度方向的杂质浓度分布的特性图。
图27是表示现有的FS-IGBT的另一结构的截面图。
图28是表示图27的FS-IGBT在深度方向的杂质浓度分布的特性图。
图29是表示现有的FS-IGBT在制造过程中的状态的截面图。
图30是表示现有的FS-IGBT在制造过程中的状态的截面图。
图31是表示现有的FS-IGBT在制造过程中的状态的截面图。
图32是表示现有的FS-IGBT在制造过程中的状态的截面图。
图33是表示实施方式10的半导体装置的结构的立体图。
图34是表示比较例的半导体装置的结构的立体图。
图35是表示实施例4的半导体装置的p+型区深度与n+型区深度之差与闩锁电流之间的关系的特性图。
图36是表示实施例5的半导体装置的p+型区深度与n+型区深度之差与阈值电压之间的关系的特性图。
图37是表示实施例6的半导体装置的沟槽间隔与阈值电压Vth之间的关系的特性图。
符号说明
1：p+型集电层
2：n-型漂移层
3：p型基区
4、14：n+型发射区
5：沟槽
6：栅极绝缘膜
7：栅极
8、18、28：接触部
9：集电极
10：n+型缓冲层
13、23：p+型接触区
CGC：栅极-集电极间电容
CGE：栅极-发射极间电容
具体实施方式
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的立体图。在图1中示出了实施方式1的半导体装置的活性区的结构，但也可以配置包围活性区的周围的耐压结构部(省略图示)。活性区是导通状态时流通电流的区域。耐压结构部是缓和n-型漂移层(第一半导体层)2的基板正面侧的电场并保持耐压的区域，例如具有组合了保护环、场板和降低表面电场器件(Resurf)等的耐压结构。
如图1所示，在实施方式1的半导体装置中，在成为n-型漂移层2的n-型半导体基板(半导体芯片)的正面的表面层设有p型基区(第一半导体区)3。在p型基区3的内部，在基板正面侧的表面层选择性地设有n+型发射区(第二半导体区)4。从基板正面起在深度方向设有贯穿n+型发射区4和p型基区3而到达n-型漂移层2的沟槽5。多个沟槽5具有沿着与基板正面平行的方向(在图1中为纸面的进深方向，以下称为沟槽5的长度方向(第一方向：纵向))延伸的条状的平面布局。在沟槽5的内部，沿着沟槽5的内壁设有栅极绝缘膜6，在栅极绝缘膜6的内侧设有栅极(第一电极)7。
在基板正面侧的表面层的被沟槽5分离的台面区(沟槽5间的台面区)，以在基板正面整个面露出的方式设有p型基区3。即，p型基区3在沟槽5间的台面区中，具有沿着沟槽5的长度方向延伸的直线状的平面布局。另外，在沟槽5间的台面区，设置在p型基区3的内部的n+型发射区4在沟槽5的长度方向以预定间隔x1分散地配置。即，在沟槽5间的台面区，在沟槽5的长度方向上使以下两个部分交替重复配置，即，设置与沟槽5接触的n+型发射区4而成为发射极结构(单元)的部分以及在沟槽5间未设有n+型发射区4的部分。在同一台面区内，与设置在相邻的沟槽5的侧壁的各栅极绝缘膜6分别接触的n+型发射区4彼此在沟槽5并排的方向，即在与沟槽5的长度方向正交的方向(在图1中为纸面横向，以下称为沟槽5的宽度方向(第二方向：横向))隔开预定间隔x2而对置。
隔着沟槽5而设置在相邻的台面区的n+型发射区4彼此以在沟槽5的宽度方向不对置的方式配置。即，在隔着沟槽5而相邻的台面区，在沟槽5的宽度方向上，p型基区3的设有n+型发射区4的部分与未设有n+型发射区4的部分交替出现。优选沟槽5间的台面区的在沟槽5的宽度方向的宽度(以下，简称为宽度)被设计为尽可能窄。其理由是因为n+型发射区4在台面区中所占的比率变大，在后述的本发明的效果的基础上能够进一步提高沟道密度，能够降低导通电压。栅极7、n+型发射区4和p型基区3的表面上被层间绝缘膜(绝缘层：未图示)覆盖。
在层间绝缘膜，在沟槽5的长度方向以预定间隔选择性地设有接触孔，发射极(第二电极：未图示)经由层间绝缘膜的接触孔而与n+型发射区4和p型基区3连接。即，n+型发射区4和p型基区3与发射极的接触部(电接触部)8选择性地设置在沟槽5的长度方向，p型基区3的在沟槽5的长度方向被设置在相邻的n+型发射区4之间的部分被层间绝缘膜覆盖。在图1的立体图的上表面，阴影部分是n+型发射区4和p型基区3与发射极的接触部8，没有阴影的部分是被层间绝缘膜覆盖的部分。如上所述，在台面区内，在沟槽5的长度方向上连续配置p型基区3，由此台面区的基板正面侧的整个表面层成为发射极电位。
在n-型半导体基板的背面的表面层设有p+型集电层(第三半导体层)1。在基板背面设有成为与p+型集电层1欧姆接合的集电极(第三电极)9。另外，在n-型半导体基板的背面的表面层，在与p+型集电层1相比距离基板背面更深的位置设有n+型缓冲层(第二半导体层)10。即，n+型缓冲层10配置在p+型集电层1与n-型漂移层2之间，并与p+型集电层1和n-型漂移层2接触。对于n+型缓冲层10的杂质浓度而言，n-型漂移层2侧的杂质浓度比p+型集电层1侧的杂质浓度低，成为从n-型漂移层2侧向p+型集电层1侧增加的杂质浓度分布。
n+型缓冲层10的厚度t3与n-型漂移层2的厚度(n-型漂移层2的被设置在p型基区3与n+型缓冲层10之间的部分的厚度)t2大致相同，或者比n-型漂移层2的厚度t2厚。具体而言，额定电压例如为600V以下，p型基区3的厚度t1、n-型漂移层2的厚度t2、n+型缓冲层10的厚度t3和p+型集电层1的厚度t4的总计(即半导体基板的厚度(硅厚度)D)为60μm以下。n+型缓冲层10的厚度t3基于额定电压而被设定在例如15μm～30μm程度的范围内。通过设置满足了上述条件的n+型缓冲层10，从而在稳态切换时，从p型基区3与n-型漂移层2之间的pn结延伸的耗尽层成为穿通n+型缓冲层10的构成。
接下来，对实施方式1的半导体装置的各部分的尺寸和杂质浓度进行说明。在例如额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度为如下的值。图2是表示额定电压600V的半导体装置在深度方向的杂质浓度分布的特性图。在图2中示出从图1所示的半导体装置的发射极与n+型发射区4的界面(深度＝0μm)起在深度方向上包括n+型发射区4、p型基区3、n-型漂移层2、n+型缓冲层10和p+型集电层1的区域的杂质浓度分布(在图3、图10、图16、图18、图20、图22中也是同样)。半导体基板的厚度D为60μm。p型基区3的厚度t1为2.8μm。p+型集电层1的杂质浓度为3.0×1017/cm3以上且3.6×1018/cm3以下，其厚度t4为1.0μm。从发射极与n+型发射区4的界面到n-型漂移层2与n+型缓冲层10的界面为止的深度为30μm。即，n-型漂移层2的厚度t2为27.2μm，n+型缓冲层10的厚度t3为29μm。n-型漂移层2的电阻率为23Ωcm以上且26Ωcm以下。n+型缓冲层10的峰浓度(集电极侧的杂质浓度)为1.1×1015/cm3。此时，假定元件耐压为例如700V左右，在稳态切换时施加300V(额定电压的一半)的电压的情况下，耗尽层从发射极与n+型发射区4的界面扩展到36μm左右的深度。即，耗尽层从n-型漂移层2与n+型缓冲层10的界面进入n+型缓冲层10的进入量为6μm左右。额定电压600V的IGBT例如用于空调的变频控制。
另外，在例如额定电压为350V的情况下，耐压为370V左右，各部分的尺寸和杂质浓度为如下的值。图3是表示额定电压350V的半导体装置在深度方向的杂质浓度分布的特性图。半导体基板的厚度D为37μm。p型基区3的厚度t1为2.8μm。p+型集电层1的杂质浓度为4.2×1017/cm3以上且6.0×1018/cm3以下，其厚度t4为1.0μm。从发射极与n+型发射区4的界面到n-型漂移层2与n+型缓冲层10的界面为止的深度为19μm。即，n-型漂移层2的厚度t2为16.2μm，n+型缓冲层10的厚度t3为17μm。n-型漂移层2的电阻率为17Ωcm。n+型缓冲层10的峰浓度为1.4×1015/cm3。此时，假定元件耐压例如为370V左右，在稳态切换时施加150V(额定电压的一半)的电压的情况下，耗尽层从发射极与n+型发射区4的界面扩展到28μm左右的深度。即，耗尽层从n-型漂移层2与n+型缓冲层10的界面进入n+型缓冲层10的进入量为9μm左右。额定电压300V以上且400V以下程度的IGBT例如用于HEV(HybridElectricVehicle：混合动力电动汽车)的发动机部分(BAS：BeltedAlternatorStarter，带交流发电机起动机)。
这样，在本发明中，使n+型缓冲层10的厚度t3与n-型漂移层2的厚度t2大致相同，或者比n-型漂移层2的厚度t2厚，而使额定电压为600V以下(将半导体基板的厚度D设为60μm以下)，在沟槽5间的台面部的基板正面侧的整个表面层配置发射极电位的p型基区3，由此因空穴从p型基区3向发射极引出所引起的导通电压的增加少。另一方面，像以往(例如相当于上述专利文献5的技术的现有结构(图24))那样，在沟槽105间的台面区内，在沟槽105的长度方向以预定间隔配置多个p型基区103而维持IE效应的结构中，半导体基板的厚度D薄到60μm以下的情况下，n-型漂移层102的电阻变低，因此在n-型漂移层102的被设置在p型基区103之间的部分(浮置n-区)难以累积空穴，IE效应变小。因此，在额定电压为600V以下的情况下，不是像以往那样维持IE效应的结构，而是像本发明那样通过在沟槽5间的台面区的基板正面侧的整个表面层配置发射极电位的p型基区3，从而提高沟道密度，增加电子向n-型漂移层2的注入量的结构即可。
另外，在像本发明那样，在沟槽5间的台面区的基板正面侧的整个表面层配置了发射极电位的p型基区3的构成中，例如在额定电压为1200V以上的情况下，由于会从p型基区3向发射极引出空穴，所以IE效应变小，导通电压变高。因此，为了实现低导通电压，优选将额定电压设为600V以下的程度。另外，由于将沟槽5间的台面区的基板正面侧的整个表面层设为发射极电位的p型基区3，所以设置在沟槽5的侧壁的栅极绝缘膜6的大部分成为栅极-发射极间电容CGE。由于栅极绝缘膜6与n-型漂移层2的接触面积变小，所以与将台面区内的p型基区分割为多个从而将单位单元的台面区内的有限的区域作为发射极结构的现有结构(图24)相比，栅极-集电极间电容CGC变小，能够减少开关损耗。另外，由于将沟槽5间的台面区的基板正面侧的整个表面层设为发射极电位的p型基区3，所以在用于形成p型基区3的离子注入时不需要掩模。因此，能够减少在制造工序中使用的掩模的片数。
接下来，对实施方式1的半导体装置的制造方法进行说明。首先，作为起始晶片，例如准备成为n-型漂移层2的n-型的半导体晶片。接着，从半导体晶片的正面形成预定深度的多个沟槽5。沟槽5的深度是不到达在后述的工序中形成在基板背面侧的n+型缓冲层10的深度。接下来，在沟槽5的内部，沿着沟槽5的侧壁形成栅极绝缘膜6。接着，在沟槽5的内部的栅极绝缘膜6的内侧形成栅极7。接下来，例如通过从基板正面侧进行p型杂质的离子注入，从而在沟槽5间的台面区的基板正面侧的整个表面层以比沟槽5的深度浅的深度形成p型基区3。
接下来，通过使用与n+型发射区4的形成区域对应的部分呈开口的掩模，从基板正面侧进行n型杂质的离子注入，从而在p型基区3的内部选择性地形成n+型发射区4。接着，利用通常的方法在半导体晶片的正面形成层间绝缘膜、发射极等其余的正面元件结构。此时，在层间绝缘膜，在沟槽5的长度方向以预定间隔选择性地形成接触孔。接下来，从半导体晶片的背面例如以1×1014/cm2左右进行硒(Se)的离子注入，之后在900℃左右的温度下进行2小时左右的热处理(退火)，由此在半导体晶片的背面的表面层形成预定厚度的n+型缓冲层10。由此，残留在n+型缓冲层10与p型基区3之间的n-型层成为n-型漂移层2。
代替硒的离子注入，可以通过以不同的剂量多次注射(多级注射)质子(H+)来形成n+型缓冲层10。通过硒的离子注入、质子的多级注射来形成n+型缓冲层10，从而成为n+型缓冲层10的杂质浓度从n-型漂移层2侧向p+型集电层1侧增加的杂质浓度分布。另外，例如在通过磷(P)的离子注入而形成n+型缓冲层10的情况下，由于对于硅的扩散系数小，所以难以得到深的扩散区，但通过扩散系数大的硒的离子注入来形成n+型缓冲层10，能够得到深的扩散区。
接下来，通过从晶片背面以例如1.0×1013/cm2以上且4.0×1013/cm2以下的剂量进行p型杂质的离子注入，从而在半导体晶片的背面的表面层(即n+型缓冲层10的表面层)以比n+型缓冲层10薄的厚度形成p+型集电层1。在p+型集电层1的剂量小于1.0×1013/cm2的情况下，无法形成与集电极9的欧姆接合，因此不优选。其后，通过利用通常的方法在半导体晶片的背面形成集电极9等，从而完成图1所示的半导体装置。在上述的半导体装置的制造方法中，在起始晶片的厚度比产品厚度厚的情况下，例如可以在形成n+型缓冲层10之前，从背面侧磨削半导体晶片，磨削到用作半导体装置的产品厚度的位置为止即可。
如上所说明，根据实施方式1，采用在沟槽间的台面区的基板正面侧的整个表面层配置发射极电位的p型基区，提高发射极侧的沟道密度，从而成为增加了电子向n-型漂移层的注入量的结构，且使n+型缓冲层的厚度与n-型漂移层的厚度大致相同，或者比n-型漂移层的厚度厚，由此能够在额定电压600V以下降低导通电压。另外，根据实施方式1，通过在沟槽间的台面区的基板正面侧的整个表面层配置发射极电位的p型基区，从而使栅极绝缘膜与n-型漂移层的接触面积变小，因此能够栅极-集电极间电容变小，降低开关损耗。另外，根据实施方式1，由于在沟槽间的台面区的基板正面侧的整个表面层设置p型基区，所以在用于形成p型基区的离子注入时不需要掩模。因此，能够降低制造工序中使用的掩模片数。另外，根据实施方式1，由于额定电压为600V以下，是低耐压，所以相对于耐压的大小，导通电压不变高。因此，能够维持耐压，并且能够实现低导通电压。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图4是表示实施方式2的半导体装置的结构的立体图。实施方式2的半导体装置与实施方式1的半导体装置的不同之处在于在p型基区3的内部设置沿着沟槽5的长度方向延伸的呈条状的p+型接触区(第三半导体区)13，且将与发射极的接触部18设置成沿着沟槽5的长度方向延伸的条状。在图4的立体图上表面，阴影部分是n+型发射区4、p+型接触区13和p型基区3与发射极的接触部18，没有阴影的部分是被层间绝缘膜覆盖的部分(在图5中也是同样)。另外，在台面区内沿着沟槽5的长度方向延伸的2条虚线的内侧的部分为p+型接触区13(在图5中也是同样)。
具体而言，如图4所示，在p型基区3的内部，在同一台面区内，在沟槽5的宽度方向，在相邻的n+型发射区4间设有p+型接触区13。p+型接触区13被设置成在基板正面侧的表面层沿着沟槽5的长度方向延伸的条状。即，p+型接触区13被设置在p型基区3的成为发射极结构(单元)的部分，并且也被设置在p型基区3的未设有n+型发射区4的部分(在发射极结构之间的部分)。
另外，p+型接触区13在p型基区3的未设有n+型发射区4的部分中可以与沟槽5侧壁的栅极绝缘膜6接触。此时，通过可实现不使阈值电压Vth上升和维持n+型发射区4的杂质浓度的设计条件或制造工序而形成p+型接触区13。在层间绝缘膜设有沿着沟槽5的长度方向延伸的呈条状的接触孔。发射极(未图示)经由层间绝缘膜的接触孔而与n+型发射区4、p+型接触区13和p型基区3连接。
对于实施方式2的半导体装置的制造方法，例如可以在实施方式1的半导体装置的制造方法中追加在p型基区3的形成后形成p+型接触区13的工序，且使层间绝缘膜的接触孔形成为沿着沟槽5的长度方向延伸的条状。在p+型接触区13的形成中，通过使用例如与p+型接触区13的形成区域对应的部分开口的掩模，从基板正面侧进行p型杂质的离子注入来形成p+型接触区13。实施方式2的半导体装置的制造方法的除此以外的构成与实施方式1的半导体装置的制造方法相同。
如以上所说明，根据实施方式2，能够获得与实施方式1同样的效果。另外，根据实施方式2，通过设置p+型接触区，能够控制由p+型集电层、n+型缓冲层、n-型漂移层、p型基区和n+型发射区构成的寄生的pnpn晶闸管的动作而防止产生闩锁。
(实施方式3)
接下来，对实施方式3的半导体装置的结构进行说明。图5是表示实施方式3的半导体装置的结构的立体图。实施方式3的半导体装置与实施方式2的半导体装置的不同之处在于将n+型发射区14设置为沿着沟槽5的长度方向延伸的条状。即，在沟槽5的长度方向连续地形成有发射极结构(单元)。发射极(未图示)经由层间绝缘膜的接触孔而与n+型发射区14和p+型接触区13连接，且经由p+型接触区13而与p型基区3电连接。
对于实施方式3的半导体装置的制造方法，可以在实施方式2的半导体装置的制造方法中将在用于形成n+型发射区14的离子注入中使用的掩模的开口图案设为沿着沟槽5的长度方向延伸的条状。实施方式3的半导体装置的制造方法的除此以外的构成与实施方式2的半导体装置的制造方法相同。
如以上所说明，根据实施方式3，能够获得与实施方式1、2同样的效果。另外，根据实施方式3，通过将n+型发射区设置成沿着沟槽的长度方向延伸的条状，从而使n+型发射区在台面区中所占的比率变大，能够进一步提高沟道密度。由此，能够进一步降低导通电压。
(实施方式4)
接下来，对实施方式4的半导体装置的结构进行说明。图6是表示实施方式4的半导体装置的结构的立体图。实施方式4的半导体装置与实施方式1的半导体装置的不同之处在于在沟槽长度方向以预定间隔设置p+型接触区23，经由p+型接触区23将发射极(未图示)与p型基区3电连接。在图6的立体图上表面，阴影部分是n+型发射区4、p+型接触区23和p型基区3与发射极的接触部28，没有阴影的部分是被层间绝缘膜覆盖的部分。另外，用虚线包围的部分是p+型接触区23。
具体而言，如图6所示，在p型基区3的内部，在基板正面侧的表面层，沿着沟槽5的长度方向以预定间隔选择性地设有p+型接触区23。p+型接触区23在同一台面区内被设置在沿着沟槽5的宽度方向相邻的n+型发射区4间。在层间绝缘膜，沿着沟槽5的长度方向以预定间隔选择性地设有接触孔。发射极经由层间绝缘膜的接触孔而与n+型发射区4和p+型接触区23连接，且经由p+型接触区23而与p型基区3电连接。
对于实施方式4的半导体装置的制造方法，例如可以在实施方式1的半导体装置的制造方法中追加在p型基区3的形成后形成p+型接触区23的工序。在p+型接触区23的形成中，通过使用例如与p+型接触区23的形成区域对应的部分开口的掩模，从基板正面侧进行p型杂质的离子注入，从而形成p+型接触区23。实施方式4的半导体装置的制造方法的除此以外的构成与实施方式1的半导体装置的制造方法相同。
如以上所说明，根据实施方式4，能够获得与实施方式1同样的效果。
(实施例1)
接下来，对本发明的半导体装置的输出特性进行说明。图7是表示实施例1的半导体装置的输出特性(集电极-发射极间电压VCE-集电极电流IC特性)的特性图。在图7中示出上述的实施方式1的半导体装置(以下，称为实施例1)的输出特性。在图7中，作为比较，还示出通过在沟槽105的长度方向以预定间隔选择性地设置p型基区103而将台面区内的有限的区域作为发射极结构来提高IE效应的现有的半导体装置(参照图24，以下称为现有例1)的输出特性。现有例1的除了p型基区103以外的构成与实施例1相同。根据图7所示的结果，可确认与现有例1相比，在实施例1中，集电极-发射极间饱和电压低，开关动作快。
(实施例2)
接下来，对导通电压Von与半导体基板的厚度D之间的关系进行说明。图8是表示实施例2的半导体装置的导通电压与半导体基板的厚度之间的关系的特性图。针对实施方式1的半导体装置(以下称为实施例2)，对将半导体基板(硅基板)的厚度D设为30μm～80μm时的导通电压进行了验证，将结果示于图8。在图8中，作为比较，还示出对于通过在沟槽105的长度方向以预定间隔选择性地设置p型基区103而将在台面区内的有限的区域作为发射极结构来提高IE效应的现有的半导体装置(参照图24，以下称为现有例2)，将半导体基板的厚度设为与实施例2相同的条件时的导通电压。现有例2的除了p型基区103以外的构成与实施例2相同。
根据图8所示的结果，可确认在实施例2中，在半导体基板的厚度D为60μm以下(即额定电压600V以下)的情况下，与现有例2相比，能够降低导通电压Von。其理由是因为在将半导体基板的厚度D设为60μm以下的情况下，在像以往那样提高IE效应的结构中，由于n-型漂移层102的厚度过薄，所以难以在发射极侧蓄积载流子，难以获得IE效应。因此，可确认在将半导体基板的厚度D设为60μm以下而构成例如额定电压300V～600V的IGBT的情况下，与像以往那样采用提高IE效应的结构相比，优选采用像本发明那样提高发射极侧的沟道密度，从而增加电子向n-型漂移层2的注入量的结构。
(实施方式5)
接下来，对实施方式5的半导体装置的结构进行说明。图9是表示实施方式5的半导体装置的结构的截面图。图10是表示图9的半导体装置在深度方向的杂质浓度分布的特性图。实施方式5的半导体装置与实施方式1的半导体装置的不同之处在于具备掺杂质子而成的缓冲层(以下，称为质子掺杂缓冲层(第一个第一导电型半导体层))31、掺杂磷而成的缓冲层(以下，称为磷掺杂缓冲层(第二个第一导电型半导体层))32这两层结构的缓冲层。即，p型基区3的厚度t1、n-型漂移层2的厚度t2、质子掺杂缓冲层31的厚度t31、磷掺杂缓冲层32的厚度t32和p+型集电层1的厚度t4的总计成为半导体基板的厚度(硅厚度)D。另外，在实施方式5中，质子掺杂缓冲层31的厚度t31和磷掺杂缓冲层32的厚度t32的总计与n-型漂移层2的厚度t2大致相同，或者比n-型漂移层2的厚度t2厚。
在图9、图10中，将质子掺杂缓冲层31的导电型记为n+(H+)，将磷掺杂缓冲层32的导电型记为n+(P)(在图14～22中也是同样)。具体而言，如图9、图10所示，质子掺杂缓冲层31被设置在与磷掺杂缓冲层32相比距离基板背面更深的位置，且与磷掺杂缓冲层32和n-型漂移层2接触。即，质子掺杂缓冲层31配置在磷掺杂缓冲层32与n-型漂移层2之间。具体而言，优选质子掺杂缓冲层31以包括距离基板背面至少2.0μm以上且8.0μm以下程度的深度的区域的方式配置。其理由是因为能够维持耐压，并且是为了在关断时在集电极侧残留载流子而抑制振荡最适的深度。另外，质子掺杂缓冲层31由形成在距离基板背面不同的深度的多层的缓冲层构成。构成质子掺杂缓冲层31的各缓冲层例如以在深度方向相邻的层彼此相互接触的方式配置。在图10中示出质子掺杂缓冲层31包括3层缓冲层(以下，称为第一质子掺杂缓冲层～第三质子掺杂缓冲层)31a～31c的情况。
第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的杂质浓度分别从杂质浓度峰的位置向n+型发射区4侧和p+型集电层1侧变低。第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的峰浓度(杂质浓度峰的杂质浓度)是越在距离基板背面深的位置越低。具体而言，配置在距离基板背面最深的位置的第一质子掺杂缓冲层31a的峰浓度比第二质子掺杂缓冲层31b、第三质子掺杂缓冲层31c的峰浓度低。配置在距离基板背面第二深的位置的第二质子掺杂缓冲层31b的峰浓度比配置在距离基板背面最浅的位置的第三质子掺杂缓冲层31c的峰浓度低。质子掺杂缓冲层31的厚度(即，第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的厚度的总计)t31比磷掺杂缓冲层32的厚度t32厚。
磷掺杂缓冲层32配置在p+型集电层1与质子掺杂缓冲层31之间，并且与p+型集电层1和质子掺杂缓冲层31接触。即，磷掺杂缓冲层32设置在与p+型集电层1相比距离基板背面更深的位置，且与质子掺杂缓冲层31相比距离基板背面更浅的位置。具体而言，优选磷掺杂缓冲层32被配置在距离基板背面0.5μm以上且3.0μm以下程度的深度的范围内。磷掺杂缓冲层32的杂质浓度从杂质浓度峰的位置向n+型发射区4侧和p+型集电层1侧变低。另外，磷掺杂缓冲层32的峰浓度比p+型集电层1的杂质浓度低，且比与磷掺杂缓冲层32接触的第三质子掺杂缓冲层31c的峰浓度高。另外，在p型基区3的内部也可以与实施方式2～实施方式4同样地设有p+型接触区13(23)。
接下来，对实施方式5的半导体装置的各部分的尺寸和杂质浓度的一个例子进行说明。在例如额定电压为600V的情况下，使耐压为700V左右，各部分的尺寸和杂质浓度设为如下的值。半导体基板的厚度D和p型基区3的厚度t1与实施方式1相同。n-型漂移层2的厚度t2为28.2μm，其电阻率与实施方式1相同。第一质子掺杂缓冲层31a的峰浓度为7.0×1014/cm3，其厚度t311为9.0μm。第二质子掺杂缓冲层31b的峰浓度为2.0×1015/cm3，其厚度t312为9.0μm。第三质子掺杂缓冲层31c的峰浓度为8.5×1015/cm3，其厚度t313为9.5μm。磷掺杂缓冲层32的峰浓度为4.0×1016/cm3，其厚度t32为1.0μm。p+型集电层1的杂质浓度为4.0×1017/cm3，其厚度t4为0.5μm。即，质子掺杂缓冲层31的厚度t31和磷掺杂缓冲层32的厚度t32的总计为28.5μm。
接下来，对实施方式5的半导体装置的制造方法进行说明。图11～图14是表示实施方式5的半导体装置在制造过程中的状态的截面图。首先，如图11所示，作为起始晶片，例如准备成为n-型漂移层2的n-型的半导体晶片。接下来，在半导体晶片的正面侧，与实施方式1同样地形成由p型基区3、n+型发射区4、沟槽5、栅极绝缘膜6和栅极7构成的沟槽栅型的MOS栅极结构。接着，在半导体晶片的正面形成层间绝缘膜11，之后与实施方式1同样地形成在深度方向贯穿层间绝缘膜11的接触孔，从而使n+型发射区4和p型基区3露出。在此，形成p+型接触区13(23)作为MOS栅极结构的情况下，与实施方式2～实施方式4同样地形成p+型接触区13(23)、接触孔即可。以下，以形成了p+型接触区13的情况为例进行说明。
接下来，如图12所示，在半导体晶片的正面形成经由层间绝缘膜11的接触孔而与n+型发射区4和p+型接触区13接触的发射极12。接着，如图13所示，从背面侧磨削半导体晶片，磨削到用作半导体装置的产品厚度的位置为止。产品厚度是上述的半导体基板的厚度D。接下来，如图14所示，从半导体晶片的背面进行质子的多级注射后，通过在例如330℃以上且450℃以下程度的温度下进行热处理(退火)，从而在半导体晶片的磨削后的背面侧的预定的位置形成质子掺杂缓冲层31。用于形成质子掺杂缓冲层31的质子的多级注射条件优选是例如将加速电压设为400keV以上且1.5MeV以下的范围内，将剂量设为1.0×1013/cm2以上且1.0×1015/cm2以下的范围内，进行加速电压和剂量各不相同的多次的质子注入。
具体而言，例如在制作(制造)上述的额定电压600V的半导体装置的情况下，用于形成成为质子掺杂缓冲层31的3层缓冲层(第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c)的质子的多级注射条件和热处理条件如下。用于形成第一质子掺杂缓冲层31a的质子注入条件例如可以是将加速电压设为1.4MeV，将剂量设为2.0×1013/cm2。用于形成第二质子掺杂缓冲层31b的质子注入条件例如可以是将加速电压设为1.0MeV，将剂量设为5.0×1013/cm2。用于形成第三质子掺杂缓冲层31c的质子注入条件例如可以是将加速电压设为750keV，将剂量设为2.0×1014/cm2。通过以这样的条件形成第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c，从而在上述例示的深度形成预定的厚度t31的质子掺杂缓冲层31。形成第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的顺序可以进行各种改变。另外，热处理条件是在350℃左右的温度下进行2小时左右。
接下来，从半导体晶片的背面进行磷的离子注入，形成磷掺杂缓冲层32。用于形成磷掺杂缓冲层32的磷的离子注入条件优选例如是将加速电压设为100keV以上且900keV以下，将剂量设为5.0×1011/cm2以上且1.0×1013/cm2以下。具体而言，例如制作上述的额定电压600V的半导体装置的情况下，用于形成磷掺杂缓冲层32的磷的离子注入条件可以是将加速电压设为700keV，将剂量设为1.0×1012/cm2。由此，在与质子掺杂缓冲层31相比距离基板背面更浅的位置形成预定的厚度t32的磷掺杂缓冲层32。接着，从半导体晶片的背面进行例如硼等p型杂质的离子注入，形成p+型集电层1。为了形成p+型集电层1，例如硼的离子注入条件可以是将加速电压设为45keV，将剂量设为1.0×1013/cm2。然后，通过在例如330℃以上且450℃以下程度的温度下进行退火或激光退火，从而使磷掺杂缓冲层32和p+型集电层1活化。接下来，通过在半导体晶片的背面形成集电极9，从而完成图9所示的半导体装置。
如以上所说明，根据实施方式5，通过在距离基板背面深的位置设置多个缓冲层连续而成的质子掺杂缓冲层，从而能够抑制在关断时从发射极侧延伸的耗尽层穿通p+型集电层而产生的耐压降低(场终止功能)，能够获得与实施方式1同样的效果。另外，根据实施方式5，通过设置质子掺杂缓冲层，能够抑制与以往同样地在制造工艺中产生在晶片背面的损伤、颗粒等导致的不良，并且能够增加残留在集电极侧的载流子，能够抑制关断时的电压-电流波形的振荡。由此，能够使漂移层的厚度(晶片的厚度)变薄(薄板化)，因此能够降低导通电压，并且能够降低开关损耗。
另外，根据实施方式5，通过在与质子掺杂缓冲层相比距离基板背面更浅的位置设置磷掺杂缓冲层，能够防止因在关断时从发射极侧延伸的耗尽层穿通p+型集电层而产生的耐压降低，并且能够抑制载流子从集电极侧向漂移层的注入。由此，能够使晶片薄板化，因此能够进一步实现低导通电压化和低开关损耗化。在额定电压600V以下的低耐压中，虽然相对于半导体基板的厚度，质子掺杂缓冲层的厚度厚，但通过设置磷掺杂缓冲层，能够使导通电压与开关损耗之间的权衡关系成为更良好的状态。即，通过设置质子掺杂缓冲层与磷掺杂缓冲层这两层结构的缓冲层，能够进一步改善导通电压与开关损耗之间的权衡关系。
另外，根据实施方式5，通过在晶片正面侧形成正面元件结构(MOS栅极结构等)之后使晶片薄板化，能够在晶片的机械强度高的状态下在晶片正面形成正面元件结构。因此，能够实现正面元件结构的微细化，能够进一步实现低导通电压化。
(实施方式6)
接下来，对实施方式6的半导体装置的结构进行说明。图15是表示实施方式6的半导体装置的结构的截面图。图16是表示图15的半导体装置在深度方向的杂质浓度分布的特性图。实施方式6的半导体装置与实施方式5的半导体装置的不同之处在于使质子掺杂缓冲层31与磷掺杂缓冲层32分离地配置，在距离基板背面更深的位置设置质子掺杂缓冲层31。具体而言，在质子掺杂缓冲层31与磷掺杂缓冲层32之间设有n-型层33。即，p型基区3的厚度t1、n-型漂移层2的厚度t2、质子掺杂缓冲层31的厚度t31、n-型层33的厚度t5、磷掺杂缓冲层32的厚度t32和p+型集电层1的厚度t4的总计成为半导体基板的厚度D。n-型层33的杂质浓度例如与n-型漂移层2的杂质浓度相同。
接下来，对实施方式6的半导体装置的各部分的尺寸和杂质浓度的一个例子进行说明。例如在额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度设为如下的值。半导体基板的厚度D和n-型漂移层2的电阻率与实施方式5相同。p型基区3的厚度t1与实施方式5相同，n-型漂移层2的厚度t2为24.7μm。第一质子掺杂缓冲层31a的峰浓度为6.5×1014/cm3，其厚度t311为9.0μm。第二质子掺杂缓冲层31b的峰浓度为1.5×1015/cm3，其厚度t312为9.0μm。第三质子掺杂缓冲层31c的峰浓度为8.0×1015/cm3，其厚度t313为12.0μm。即，质子掺杂缓冲层31的厚度t31为30.0μm。n-型层33的厚度t5为1.0μm。磷掺杂缓冲层32的峰浓度和厚度t32与实施方式5相同。p+型集电层1的杂质浓度和厚度t4与实施方式5相同。
对于实施方式6的半导体装置的制造方法而言，例如可以在实施方式5的半导体装置的制造方法中，以在质子掺杂缓冲层31与磷掺杂缓冲层32之间残留成为n-型层33的基板浓度的n-型区的方式进行用于形成质子掺杂缓冲层31的质子的多级注射。具体而言，例如，在制作上述的额定电压600V的半导体装置的情况下，用于形成第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的质子的多级注射条件如下。用于形成第一质子掺杂缓冲层31a的质子注入条件例如可以是将加速电压设为1.5MeV，将剂量设为2.0×1013/cm2。用于形成第二质子掺杂缓冲层31b的质子注入条件例如可以是将加速电压设为1.2MeV，将剂量设为5.0×1013/cm2。用于形成第三质子掺杂缓冲层31c的质子注入条件例如可以是将加速电压设为800keV，将剂量设为2.0×1014/cm2。
如以上所说明，根据实施方式6，能够得到与实施方式5同样的效果。另外，根据实施方式6，通过在质子掺杂缓冲层与磷掺杂缓冲层之间设置n-型层，能够在距离基板背面更深的位置配置质子掺杂缓冲层。因此，抑制关断时的电压-电流波形的振荡的效果进一步提高。另外，由于抑制关断时的电压-电流波形的振荡的效果进一步提高，所以能够使半导体基板的厚度进一步变薄，能够进一步改善导通电压与开关损耗之间的权衡关系。
(实施方式7)
接下来，对实施方式7的半导体装置的结构进行说明。图17是表示实施方式7的半导体装置的结构的截面图。图18是表示图17的半导体装置在深度方向的杂质浓度分布的特性图。实施方式7的半导体装置与实施方式5的半导体装置的不同之处在于不设置磷掺杂缓冲层。即，质子掺杂缓冲层31以与p+型集电层1接触的方式配置，p型基区3的厚度t1、n-型漂移层2的厚度t2、质子掺杂缓冲层31的厚度t31和p+型集电层1的厚度t4的总计为半导体基板的厚度D。另外，在实施方式7中，质子掺杂缓冲层31的厚度t31与n-型漂移层2的厚度t2大致相同，或者比n-型漂移层2的厚度t2厚。此时，可以采用通过将质子掺杂缓冲层31的剂量设定为较高等，从而在关断时，从发射极侧延伸的耗尽层不穿通p+型集电层1的构成。这样，不会发生因穿通导致的耐压降低，且能够成为仅形成质子掺杂缓冲层31作为缓冲层的简化的制造工序，实现低成本化。
接下来，对实施方式7的半导体装置的各部分的尺寸和杂质浓度的一个例子进行说明。例如在额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度设为如下的值。半导体基板的厚度D和p型基区3的厚度t1与实施方式5相同。n-型漂移层2的厚度t2为28.2μm，其电阻率与实施方式5相同。第一质子掺杂缓冲层31a的峰浓度和厚度t311与实施方式5相同。第二质子掺杂缓冲层31b的峰浓度和厚度t312与实施方式5相同。第三质子掺杂缓冲层31c的峰浓度与实施方式5相同，其厚度t313为10.5μm。即，质子掺杂缓冲层31的厚度t31为28.5μm。p+型集电层1的杂质浓度和厚度t4与实施方式5相同。
对于实施方式7的半导体装置的制造方法而言，例如可以在实施方式5的半导体装置的制造方法中，省略用于形成磷掺杂缓冲层的磷的离子注入工序。此时，制作上述的额定电压600V的半导体装置的情况下，用于形成第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的质子的多级注射条件例如可以与实施方式5相同。
如以上所说明，根据实施方式7，能够得到与实施方式5相同的效果。
(实施方式8)
接下来，对实施方式8的半导体装置的结构进行说明。图19是表示实施方式8的半导体装置的结构的截面图。图20是表示图19的半导体装置在深度方向的杂质浓度分布的特性图。实施方式8的半导体装置与实施方式7的半导体装置的不同之处在于质子掺杂缓冲层31与p+型集电层1分离地配置，在距离基板背面更深的位置设置质子掺杂缓冲层31。具体而言，在质子掺杂缓冲层31与p+型集电层1之间设有n-型层33。即，p型基区3的厚度t1、n-型漂移层2的厚度t2、质子掺杂缓冲层31的厚度t31、n-型层33的厚度t5和p+型集电层1的厚度t4的总计为半导体基板的厚度D。n-型层33的杂质浓度例如与n-型漂移层2的杂质浓度相同。
接下来，对实施方式8的半导体装置的各部分的尺寸和杂质浓度的一个例子进行说明。例如在额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度设为如下的值。半导体基板的厚度D和n-型漂移层2的电阻率与实施方式7相同。p型基区3的厚度t1与实施方式7相同，n-型漂移层2的厚度t2为24.7μm。第一质子掺杂缓冲层31a的峰浓度为6.5×1014/cm3，其厚度t311为9.0μm。第二质子掺杂缓冲层31b的峰浓度为1.5×1015/cm3，其厚度t312为9.0μm。第三质子掺杂缓冲层31c的峰浓度为8.0×1015/cm3，其厚度t313为12.0μm。即，质子掺杂缓冲层31的厚度t31为30.0μm。n-型层33的厚度t5为2.0μm。p+型集电层1的杂质浓度和厚度t4与实施方式7相同。
对于实施方式8的半导体装置的制造方法而言，例如可以在实施方式7的半导体装置的制造方法中，以在质子掺杂缓冲层31与p+型集电层1之间残留成为n-型层33的基板浓度的n-型区的方式进行用于形成质子掺杂缓冲层31的质子的多级注射。具体而言，例如，在制作上述的额定电压600V的半导体装置的情况下，用于形成第一质子掺杂缓冲层～第三质子掺杂缓冲层31a～31c的质子的多级注射条件如下。用于形成第一质子掺杂缓冲层31a的质子注入条件例如可以是将加速电压设为1.5MeV，将剂量设为2.0×1013/cm2。用于形成第二质子掺杂缓冲层31b的质子注入条件例如可以是将加速电压设为1.2MeV，将剂量设为5.0×1013/cm2。用于形成第三质子掺杂缓冲层31c的质子注入条件例如可以是将加速电压设为800keV，将剂量设为2.0×1014/cm2。
如以上所说明，根据实施方式8，能够得到与实施方式7相同的效果。另外，根据实施方式8，通过在质子掺杂缓冲层与p+型集电层之间设置n-型层，能够在距离基板背面更深的位置配置质子掺杂缓冲层。因此，抑制关断时的电压-电流波形的振荡的效果进一步提高。另外，由于抑制关断时的电压-电流波形的振荡的效果进一步提高，所以能够进一步使半导体基板的厚度变薄，能够进一步改善导通电压与开关损耗之间的权衡关系。
(实施方式9)
接下来，对实施方式9的半导体装置的结构进行说明。图21是表示实施方式9的半导体装置的结构的截面图。图22是表示图21的半导体装置在深度方向的杂质浓度分布的特性图。实施方式9的半导体装置与实施方式1的半导体装置的不同之处在于在n+型缓冲层(例如掺杂硒而成的缓冲层，以下称为硒掺杂缓冲层)10与p+型集电层1之间设置磷掺杂缓冲层32。磷掺杂缓冲层32与硒掺杂缓冲层10和p+型集电层1接触。即，p型基区3的厚度t1、n-型漂移层2的厚度t2、硒掺杂缓冲层10的厚度t3、磷掺杂缓冲层32的厚度t32和p+型集电层1的厚度t4的总计成为半导体基板的厚度D。在图21、图22中将硒掺杂缓冲层10的导电型表示为n+(Se)。
接下来，对实施方式9的半导体装置的各部分的尺寸和杂质浓度的一个例子进行说明。例如在额定电压为600V的情况下，耐压为700V左右，各部分的尺寸和杂质浓度设为如下的值。半导体基板的厚度D和p型基区3的厚度t1与实施方式1相同。n-型漂移层2的厚度t2和电阻率与实施方式1相同。硒掺杂缓冲层10的峰浓度(集电极侧的杂质浓度)与实施方式1相同，其厚度t3为28.5μm。磷掺杂缓冲层32的峰浓度为4.0×1016/cm3，其厚度t32为1.0μm。p+型集电层1的杂质浓度为4.0×1017/cm3，其厚度t4为0.5μm。
对于实施方式9的半导体装置的制造方法而言，例如可以在实施方式1的半导体装置的制造方法中追加用于形成磷掺杂缓冲层的磷的离子注入工序。用于形成磷掺杂缓冲层的磷的离子注入工序例如与实施方式5相同。
如以上所说明，根据实施方式9，能够得到与实施方式1相同的效果。另外，根据实施方式9，通过设置硒掺杂缓冲层，能够抑制与以往同样地在制造工艺中，在晶片背面产生的损伤、颗粒等导致的不良，并且能够增加残留在集电极侧的载流子，能够抑制关断时的电压-电流波形的振荡。由此，能够使漂移层的厚度变薄，因此能够降低导通电压，并且能够降低开关损耗。另外，根据实施方式9，虽然相对于半导体基板的厚度，硒掺杂缓冲层的厚度厚，但只要可以提高n-型漂移层的电阻率，从而降低硒掺杂缓冲层的杂质浓度相对于n-型漂移层的杂质浓度的比率，就能够防止耐压降低。
(实施例3)
接下来，对本发明的半导体装置的导通电压与开关损耗(关断损耗)之间的权衡关系进行说明。图23是表示实施例3的半导体装置的导通电压与开关损耗之间的权衡关系的特性图。在图23中用●标记表示上述的实施方式5的半导体装置(以下，称为实施例3)的导通电压与开关损耗之间的权衡关系。另外，在图23中，作为比较，用■标记表示以与p+型集电层101接触的方式设有硒掺杂缓冲层120的现有的半导体装置(参照图27，以下称为现有例3)的导通电压与开关损耗之间的权衡关系。
如图23所示，可确认在实施例3中，与现有例3相比，导通电压和开关损耗均降低。即，可知在本发明中，与以往相比，能够大幅度抑制关断时的电压-电流波形的振荡，由此能够使硅厚度变薄，因此与以往相比，能够进一步改善导通电压与开关损耗之间的权衡关系。虽然省略了图示，但确认了在实施方式6～9的半导体装置中也能够得到与实施例3相同的结果。
(实施方式10)
接下来，对实施方式10的半导体装置的结构进行说明。图33是表示实施方式10的半导体装置的结构的立体图。实施方式10的半导体装置与实施方式2的半导体装置的不同之处在于以下两点。第一个不同之处在于在遍及相邻的沟槽5间，沿沟槽5的宽度方向连续地设有n+型发射区44。第二个不同之处在于通过n+型发射区44的正下方(集电极侧)而以沿着沟槽5的长度方向延伸的大致直线状的方式设有p+型接触区43。在图33的立体图的上表面，阴影部分是n+型发射区44、p+型接触区43和p型基区3与发射极(未图示)的接触部18，没有阴影的部分是被层间绝缘膜覆盖的部分。另外，用虚线包围的部分是p+型接触区43。
具体而言，如图33所示，在沟槽5间的台面区，在设有n+型发射区44而成为发射极结构(单元)的部分，在p型基区3的基板正面侧的表面层，遍及相邻的沟槽5间而沿沟槽5的宽度方向连续地设有n+型发射区44。即，在基板正面仅露出有n+型发射区44。在p型基区3的基板正面侧的表面层的比n+型发射区44深的位置，以与n+型发射区44的下侧(集电极侧)的面接触的方式设有p+型接触区43。p+型接触区43以与设置在沟槽5的侧壁的栅极绝缘膜6分离的方式配置在例如台面区的中央部附近。n+型发射区44的接触p+型接触区43的部分(中央部附近)的厚度例如可以比n+型发射区44的沟槽侧的部分的厚度薄。
另一方面，在沟槽5间的台面区中，在沟槽5间未设有n+型发射区44的部分，在p型基区3的基板正面侧的表面层仅设有p+型接触区43。即，在沟槽5间未设有n+型发射区44的部分中，在基板正面露出有p型基区3和p+型接触区43(或者仅是p+型接触区43)。另外，在沟槽5间未设有n+型发射区44的部分中，p+型接触区43以与配置在n+型发射区44的正下方的p+型接触区43连接的方式设置。即，沿沟槽5的长度方向呈直线状延伸的接触部18是在沟槽5的长度方向使n+型发射区44与p+型接触区43交替重复并与发射极(未图示)连接而成。
优选沟槽节距(沟槽5的宽度方向的配置间隔)例如为2.2μm以上。其理由是为了能够防止阈值电压Vth的变化。n+型发射区44的最深的部分(即n+型发射区44的没有与p+型接触区43接触的沟槽5侧的部分)的距离基板正面的深度d2与p+型接触区43的距离基板正面的深度d1相同，或者比p+型接触区43的距离基板正面的深度d1浅。具体而言，优选p+型接触区43的距离基板正面的深度d1例如为0.5μm以上的程度。优选将n+型发射区44的最深的部分的距离基板正面的深度d2与p+型接触区43的距离基板正面的深度d1之差设为例如0.0μm以上且0.3μm以下的程度。其理由是能够防止因闩锁而导致破坏，并且能够防止阈值电压Vth的变化。
对于实施方式10的半导体装置的制造方法，例如可以在实施方式2的半导体装置的制造方法中，在p+型接触区43的形成后，在p+型接触区43的表面层，沿沟槽5的长度方向以预定的间隔配置的方式形成n+型发射区44。具体而言，与实施方式2同样地形成沿着沟槽5的长度方向延伸的条状的p+型接触区43。或者也可以将层间绝缘膜用作掩模，为了形成与发射极的接触部18，通过从在层间绝缘膜开口的接触孔进行p型杂质的离子注入来形成p+型接触区43。然后，以在沟槽5的长度方向以预定的间隔露出p+型接触区43的方式使用开口的掩模，从而形成n+型发射区44。实施方式10的半导体装置的制造方法的除此以外的构成与实施方式2的半导体装置的制造方法相同。
如以上所说明，根据实施方式10，能够获得与实施方式1、实施方式2同样的效果。根据实施方式10，通过以n+型发射区的正下方的方式设置p+型接触区，能够减小p+型接触区的体积相对于设置n+型发射区而成为发射极结构的部分的体积的比率。因此，即使为了改善导通电压-关断损耗之间的关系而使沟槽节距变窄，也能够抑制通过侵入到沿着p型基区的沟槽的部分(形成沟道的部分)而形成p+型接触区(以下，称为向p+型接触区的沟道的侵入)。能够防止形成沟道的部分的杂质浓度变高，所以能够抑制阈值电压上升。因此，能够与实施方式2同样地防止闩锁产生，并且能够抑制阈值电压的上升。
(实施例4)
接下来，对p+型接触区43的距离基板正面的深度(以下，称为p+型区深度)与n+型发射区44的最深的部分距离基板正面的深度(以下，称为n+型区深度)之差(＝p+型区深度-n+型区深度)与闩锁电流之间的关系进行说明。闩锁电流是闩锁产生的电流值。图35是表示实施例4的半导体装置的p+型区深度与n+型区深度之差与闩锁电流之间的关系的特性图。图34是表示比较例的半导体装置的结构的立体图。针对上述的实施方式10的半导体装置，对使p+型区深度与n+型区深度之差在-0.5μm～0.5μm的范围内进行各种变化时的闩锁电流进行了验证(以下，称为实施例4)。将其结果示于图35。
在图35中也示出作为比较，对于现有例4和比较例(图34)，以与实施例4相同的条件使p+型区深度与n+型区深度之差进行各种变化时的闩锁电流。现有例4构成为在现有例1(参照图24)中，在同一台面区内，在沟槽105的宽度方向，在相邻的n+型发射区104间以沿着沟槽105的长度方向延伸的直线状地设有p+型接触区。对于比较例，采用即便在使沟槽节距变窄的情况下，阈值电压Vth也不上升的结构。具体而言，比较例与实施例4的不同之处在于在n+型发射区54的正下方未设有p+型接触区53。在比较例中，在沟槽5的长度方向呈直线状延伸的p+型接触区53被在沟槽5的长度方向以预定的间隔配置的n+型发射区54分离成多个。即，在沟槽5的长度方向，在相邻的n+型发射区54间设有p+型接触区53。符号48是接触孔。
根据图35所示的结果，可确认在现有例4中，在使p+型区深度与n+型区深度之差为0.4μm以下时，p+型区深度与n+型区深度之差越向负方向移动，闩锁电流从额定电流的10倍起越低。本发明人等确认了其理由是因为n+型发射区104的在沟槽105的长度方向的宽度(进深长度)相对于实施例4的n+型发射区的该宽度为4倍以上。确认了在比较例中，在p+型区深度与n+型区深度之差为0.2μm以下的情况下，p+型区深度与n+型区深度之差越向负方向移动，闩锁电流从额定电流的10倍起越低。其理由是因为在n+型发射区54的正下方未设有p+型接触区53，所以在从集电极侧注入的空穴流到p+型接触区53时，在经由的高电阻的p型基区3内的空穴的通过距离比实施例4长，通态电阻成分大。
另一方面，确认了在实施例4中，通过使p+型区深度与n+型区深度之差为0.0μm以上且0.5μm以下的程度，能够使闩锁电流为额定电流(＝10A)的10倍以上(即100A以上)。另外，确认了实施例4在p+型区深度与n+型区深度之差为小于0.4μm的程度的情况下，与使p+型区深度与n+型区深度之差相等的现有例4和比较例相比，能够提高闩锁电流。即，确认了实施例4与现有例4和比较例相比，能够提高闩锁耐量。另外，以往以来，在与p+型区深度相比增加n+型区深度的情况(p+型区深度＜n+型区深度)下，由n+型发射区、p型基区和n-型漂移层构成的npn晶体管导通而容易闩锁。因此，通过将p+型区深度与n+型区深度之差设为0.0μm以上，能够抑制由闩锁引起的破坏耐量的降低。
(实施例5)
接下来，对p+型区深度与n+型区深度之差与阈值电压Vth之间的关系进行说明。图36是表示实施例5的半导体装置的p+型区深度与n+型区深度之差与阈值电压之间的关系的特性图。针对实施方式10的半导体装置，验证了使p+型区深度与n+型区深度之差在-0.5μm以上且0.5μm以下的范围进行各种变化时的阈值电压Vth(以下，称为实施例5)。将其结果示于图36。在图36中也示出作为比较，对于现有例5和上述比较例，以与实施例4相同的条件使p+型区深度与n+型区深度之差进行各种变化时的阈值电压Vth。现有例5的构成与现有例4相同。
根据图36所示的结果，可确认在实施例5中，在p+型区深度与n+型区深度之差为0.3μm以下的情况下，阈值电压Vth未发生变化。其理由是因为通过使p+型区深度与n+型区深度之差为0.3μm以下，使得即便使沟槽节距变窄，也能够抑制向p+型接触区43的沟道的侵入。因此，能够抑制沟道的杂质浓度变高，能够抑制阈值电压Vth的变化。在现有例5中，由于p+型区深度与n+型区深度之差与实施例5相同，所以p+型区深度与n+型区深度之差与阈值电压Vth之间的关系是与实施例5相同的结果。
在比较例中，可知无论p+型区深度与n+型区深度之差的不同，阈值电压Vth均未变化。在比较例中，由于在n+型发射区54的正下方，即在沟道附近未设有p+型接触区53，所以即便使沟槽节距变窄，也几乎不发生向p+型接触区53的沟道的侵入，阈值电压Vth不上升。因此，根据图35、图36所示的结果，即使像实施例4、实施例5那样在n+型发射区44的正下方配置了p+型接触区43的情况下，通过将p+型区深度与n+型区深度之差设为上述条件，也能够得到比比较例高的闩锁耐量，并且能够得到与比较例同样的阈值电压Vth特性。
(实施例6)
接下来，对沟槽节距与阈值电压Vth之间的关系进行说明。图37是表示实施例6的半导体装置的沟槽间隔与阈值电压Vth之间的关系的特性图。针对实施方式10的半导体装置，验证了使沟槽节距在1.8μm以上且5.0μm以下的范围内进行各种变化时的阈值电压Vth(以下，称为实施例6)。将其结果示于图37。在图37中也示出作为比较，对于现有例6，以与实施例4相同的条件使沟槽节距进行各种变化时的阈值电压Vth。实施例6和现有例6均使p+型区深度与n+型区深度之差为0.3μm。现有例6的除了p+型区深度与n+型区深度之差以外的构成与现有例4相同。
根据图37所示的结果，确认了在实施例6中，在沟槽节距小于2.2μm的情况下，阈值电压Vth上升，在沟槽节距为2.2μm以上的情况下，阈值电压Vth未变化。即，可知即使使p+型区深度与n+型区深度之差为0.3μm以下，从而成为抑制了向p+型接触区43的沟道的侵入的结构(参照实施例5，图36)的情况下，在沟槽节距小于2.2μm时，也会产生向p+型接触区43的沟道的侵入，沟道的杂质浓度变高。因此，优选沟槽节距为2.2μm以上。
另一方面，可确认在现有例6中，在沟槽节距为3.4μm以下的情况下，阈值电压Vth变化。即，为了不产生阈值电压Vth的变化，需要使沟槽节距大于3.4μm，与实施例6相比，无法使沟槽节距变窄。其理由是因为，现有例6的阈值电压Vth上升的理由与实施例6的阈值电压Vth上升的理由不同。在现有例6中，在设有n+型发射区104而成为发射极结构的部分中，在台面部的中央部设有p+型接触区。因此，现有例6的p+型接触区的厚度比实施例6的p+型接触区43的厚度厚，为0.3μm以上(p+型区深度与n+型区深度之差以上)。
与此相对，在实施例6中，由于p+型接触区43被设置在n+型发射区44的正下方，所以p+型接触区43的厚度为0.3μm(＝p+型区深度与n+型区深度之差)。因此，在现有例6中，p+型接触区的体积相对于成为发射极结构的部分的体积的比率比实施例6的该体积比率大，与实施例6相比，容易产生向p+型接触区的沟道的侵入。因此，可知通过像本发明那样在n+型发射区44的正下方设置p+型接触区43，能够进一步使沟槽节距变窄。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种变更。例如，在实施方式5～9中，以设置利用质子的多级注射形成的具有多段的杂质浓度峰的质子掺杂缓冲层的情况为例进行了说明，但也可以设置由通过1次质子注入形成的具有1个杂质浓度峰的1层的缓冲层所构成的质子掺杂缓冲层。另外，在各实施方式中，使第一导电型为n型，使第二导电型为p型，但本发明使第一导电型为p型，使第二导电型为n型也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置及半导体装置的制造方法对于车载用的额定电压600V以下的半导体装置有用。

Claims (27)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
多个沟槽，其被设置为从所述第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与所述第一半导体层的一侧的面平行的方向延伸的条状；
第二导电型的第一半导体区，其在所述第一半导体层的一侧的面的表面层的被所述沟槽分离的台面区，以比所述沟槽浅的深度设置在所述第一半导体层的一侧的整个表面层；
第一导电型的第二半导体区，其选择性地设置在所述第一半导体区的内部；
第一电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第一导电型的第二半导体层，其设置在所述第一半导体层的另一侧的面的表面层，且杂质浓度比所述第一半导体层高；
第二导电型的第三半导体层，其以与所述第二半导体层接触的方式设置在所述第一半导体层的另一侧的面的表面层的比所述第二半导体层浅的位置；
第二电极，其与所述第一半导体区和所述第二半导体区接触；以及
第三电极，其与所述第三半导体层接触，
所述第二半导体层的厚度比所述第一半导体层的被设置在所述第一半导体区与所述第二半导体层之间的部分的厚度厚。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二半导体区以预定的间隔被设置在所述沟槽呈条状延伸的第一方向，
所述第一半导体区的在所述第一方向被设置在相邻的所述第二半导体区之间的部分被绝缘层覆盖，所述绝缘层覆盖所述第一半导体层的一侧的面。
3.根据权利要求1所述的半导体装置，其特征在于，还具备第二导电型的第三半导体区，其选择性地设置在所述第一半导体区的内部，且杂质浓度比所述第一半导体区高，
所述第二电极隔着所述第三半导体区而与所述第一半导体区电连接。
4.根据权利要求2所述的半导体装置，其特征在于，在隔着所述沟槽且相邻的所述台面区，在与所述第一半导体层的一侧的面平行的方向且与所述第一方向正交的第二方向，与所述沟槽接触的所述第二半导体区和在所述沟槽间未设有所述第二半导体区的部分交替出现。
5.根据权利要求1所述的半导体装置，其特征在于，所述第一半导体区的厚度、所述第一半导体层的被设置在所述第一半导体区与所述第二半导体层之间的部分的厚度、所述第二半导体层的厚度以及所述第三半导体层的厚度的总计为35μm以上且60μm以下。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述第二半导体层的厚度为15μm以上且30μm以下。
7.一种半导体装置的制造方法，其特征在于，包括如下工序：
第一工序，其以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与所述第一半导体层的一侧的面平行的方向延伸的条状的方式形成多个沟槽；
第二工序，其在所述沟槽的内部，隔着栅极绝缘膜而形成第一电极；
第三工序，其在所述第一半导体层的一侧的面的表面层的被所述沟槽分离的台面区，以比所述沟槽浅的深度在所述第一半导体层的一侧的整个表面层形成第二导电型的第一半导体区；
第四工序，其在所述第一半导体区的内部选择性地形成第一导电型的第二半导体区；
第五工序，其在所述第一半导体层的另一侧的面的表面层形成杂质浓度比所述第一半导体层高的第一导电型的第二半导体层；以及
第六工序，其在所述第一半导体层的另一侧的面的表面层的比所述第二半导体层浅的位置形成与所述第二半导体层接触的第二导电型的第三半导体层；
在所述第五工序中，使所述第二半导体层的厚度比所述第一半导体层的被设置在所述第一半导体区与所述第二半导体层之间的部分的厚度厚。
8.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
多个沟槽，其被设置为从所述第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与所述第一半导体层的一侧的面平行的方向延伸的条状；
第二导电型的第一半导体区，其在所述第一半导体层的一侧的面的表面层的被所述沟槽分离的台面区，以比所述沟槽浅的深度设置在所述第一半导体层的一侧的整个表面层；
第一导电型的第二半导体区，其选择性地设置在所述第一半导体区的内部；
第一电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第一导电型的第二半导体层，其设置在所述第一半导体层的另一侧的面的表面层，且杂质浓度比所述第一半导体层高；
第二导电型的第三半导体层，其以与所述第二半导体层接触的方式设置在所述第一半导体层的另一侧的面的表面层的比所述第二半导体层浅的位置；
第二电极，其与所述第一半导体区和所述第二半导体区接触；以及
第三电极，其与所述第三半导体层接触，
所述第二半导体层具有：
第一个第一导电型半导体层，其配置在与所述第三半导体层分离的位置，且杂质浓度比所述第三半导体层低；以及
第二个第一导电型半导体层，其配置在所述第三半导体层与所述第一个第一导电型半导体层之间，杂质浓度比所述第三半导体层低，且杂质浓度比所述第一个第一导电型半导体层高。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一个第一导电型半导体层是掺杂质子而成的。
10.根据权利要求8所述的半导体装置，其特征在于，所述第一个第一导电型半导体层以从所述第三半导体层与所述第三电极的界面起算至少包括2.0μm以上且8.0μm以下的深度的区域的方式配置。
11.根据权利要求8所述的半导体装置，其特征在于，所述第二个第一导电型半导体层是掺杂磷而成的。
12.根据权利要求8所述的半导体装置，其特征在于，所述第二个第一导电型半导体层被配置在距离所述第三半导体层与所述第三电极的界面0.5μm以上且3.0μm以下的深度的范围内。
13.根据权利要求8～12中任一项所述的半导体装置，其特征在于，所述第一半导体区的厚度、所述第一半导体层的被设置在所述第一半导体区与所述第二半导体层之间的部分的厚度、所述第二半导体层的厚度以及所述第三半导体层的厚度的总计为60μm以下。
14.一种半导体装置的制造方法，其特征在于，包括如下工序：
第一工序，其以从第一导电型的第一半导体层的一侧的面起算在深度方向上以预定的深度沿着与所述第一半导体层的一侧的面平行的方向延伸的条状的方式形成多个沟槽；
第二工序，其在所述沟槽的内部，隔着栅极绝缘膜而形成第一电极；
第三工序，其在所述第一半导体层的一侧的面的表面层的被所述沟槽分离的台面区，以比所述沟槽浅的深度在所述第一半导体层的一侧的整个表面层形成第二导电型的第一半导体区；
第四工序，其在所述第一半导体区的内部选择性地形成第一导电型的第二半导体区；
第五工序，其在所述第一半导体层的另一侧的面的表面层形成杂质浓度比所述第一半导体层高的第一导电型的第二半导体层；以及
第六工序，其在所述第一半导体层的另一侧的面的表面层的比所述第二半导体层浅的位置形成与所述第二半导体层接触的第二导电型的第三半导体层；
所述第五工序包括：
第一形成工序，其在与所述第三半导体层分离的位置形成杂质浓度比所述第三半导体层低的第一个第一导电型半导体层；以及
第二形成工序，其在所述第三半导体层与所述第一个第一导电型半导体层之间形成杂质浓度比所述第三半导体层低且杂质浓度比所述第一个第一导电型半导体层高的第二个第一导电型半导体层。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，通过来自所述第一半导体层的另一侧的面的质子照射而形成所述第一个第一导电型半导体层。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，所述质子照射的剂量为1.0×1013/cm2以上且1.0×1015/cm2以下。
17.根据权利要求15所述的半导体装置的制造方法，其特征在于，所述质子照射的加速电压为400keV以上且1.5MeV以下。
18.根据权利要求15所述的半导体装置的制造方法，其特征在于，在所述第一形成工序中，在所述质子照射之后进行在330℃以上且450℃以下的温度下的退火。
19.根据权利要求14～18中任一项所述的半导体装置的制造方法，其特征在于，在所述第二形成工序中，通过从所述第一半导体层的另一侧的面进行磷的离子注入来形成所述第二个第一导电型半导体层。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，所述离子注入中的磷的剂量为5.0×1011/cm2以上且1.0×1013/cm2以下。
21.根据权利要求19所述的半导体装置的制造方法，其特征在于，所述离子注入的加速电压为100keV以上且900keV以下。
22.根据权利要求19所述的半导体装置的制造方法，其特征在于，在所述第二形成工序中，在所述离子注入之后进行在330℃以上且450℃以下的温度下的退火或激光退火。
23.根据权利要求1所述的半导体装置，其特征在于，还具备第二导电型的第三半导体区，其在所述沟槽呈条状延伸的第一方向上直线状地设置在所述第一半导体区的内部，且杂质浓度比所述第一半导体区高。
24.根据权利要求23所述的半导体装置，其特征在于，所述第三半导体区被设置为通过所述第二半导体区的所述第一半导体层侧的直线状。
25.根据权利要求24所述的半导体装置，其特征在于，所述第二半导体区被设置为以在所述第一方向以预定的间隔且在深度方向与所述第三半导体区对置的方式遍及相邻的沟槽间。
26.根据权利要求23所述的半导体装置，其特征在于，所述第三半导体区的深度为0.5μm以上。
27.根据权利要求23～26中任一项所述的半导体装置，其特征在于，所述第三半导体区的深度与所述第二半导体区的深度相同，或者比所述第二半导体区的深度深，
所述第三半导体区的深度与所述第二半导体区的深度之差为0.0μm以上且0.3μm以下。
CN201480049841.XA 2013-12-16 2014-11-12 半导体装置及半导体装置的制造方法 Active CN105531825B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013-259649 2013-12-16
JP2013259649 2013-12-16
JP2014027896 2014-02-17
JP2014-027896 2014-02-17
PCT/JP2014/079995 WO2015093190A1 (ja) 2013-12-16 2014-11-12 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN105531825A true CN105531825A (zh) 2016-04-27
CN105531825B CN105531825B (zh) 2019-01-01

Family

ID=53402546

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480049841.XA Active CN105531825B (zh) 2013-12-16 2014-11-12 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US10418441B2 (zh)
JP (1) JP6311723B2 (zh)
CN (1) CN105531825B (zh)
DE (1) DE112014003712T5 (zh)
WO (1) WO2015093190A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037320A (zh) * 2017-06-09 2018-12-18 瑞萨电子株式会社 半导体器件及其制造方法
CN109075191A (zh) * 2016-10-17 2018-12-21 富士电机株式会社 半导体装置
CN109155332A (zh) * 2016-11-17 2019-01-04 富士电机株式会社 半导体装置
CN109216445A (zh) * 2017-06-29 2019-01-15 万国半导体(开曼)股份有限公司 引入外延层场阑区的半导体器件
CN109244125A (zh) * 2017-06-29 2019-01-18 万国半导体(开曼)股份有限公司 引入外延层场阑区的反向传导igbt及其制备方法
CN109273520A (zh) * 2017-07-18 2019-01-25 富士电机株式会社 半导体装置
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
CN113394279A (zh) * 2020-03-11 2021-09-14 三菱电机株式会社 半导体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347397B (zh) * 2013-07-23 2018-02-06 无锡华润上华科技有限公司 注入增强型绝缘栅双极型晶体管的制造方法
JP6164372B2 (ja) * 2014-09-17 2017-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105814694B (zh) * 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
US10411093B2 (en) * 2015-12-28 2019-09-10 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
JP6507112B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
JP6508099B2 (ja) * 2016-03-18 2019-05-08 三菱電機株式会社 半導体素子
JP2017188569A (ja) * 2016-04-06 2017-10-12 三菱電機株式会社 半導体装置およびその製造方法
JP6883745B2 (ja) 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP6816615B2 (ja) * 2017-04-04 2021-01-20 株式会社デンソー 絶縁ゲートバイポーラトランジスタ
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
US10833021B2 (en) 2017-06-29 2020-11-10 Alpha And Omega Semiconductor (Cayman) Ltd. Method for precisely aligning backside pattern to frontside pattern of a semiconductor wafer
JP6825520B2 (ja) 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
JP7056163B2 (ja) * 2018-01-17 2022-04-19 富士電機株式会社 半導体装置
JP6970632B2 (ja) * 2018-03-16 2021-11-24 株式会社東芝 半導体装置
JP6597826B2 (ja) * 2018-04-05 2019-10-30 三菱電機株式会社 半導体装置
US11145717B2 (en) * 2018-10-01 2021-10-12 Pakal Technologies, Inc. Cellular insulated gate power device with edge design to prevent failure near edge
US20220177240A1 (en) 2019-04-23 2022-06-09 Yamaha Hatsudoki Kabushiki Kaisha A linear conveyor system, a control method for a linear conveyor system, a control program for a linear conveyor system and a recording medium
CN113748075B (zh) 2019-04-23 2023-06-16 雅马哈发动机株式会社 线性输送机系统、线性输送机系统的控制方法以及记录介质
DE112020000333T5 (de) * 2019-08-09 2021-09-16 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP2022042904A (ja) * 2020-09-03 2022-03-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2022073497A (ja) 2020-11-02 2022-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN113054010A (zh) * 2021-02-07 2021-06-29 华为技术有限公司 半导体器件及相关模块、电路、制备方法
WO2022224883A1 (ja) * 2021-04-20 2022-10-27 富士電機株式会社 半導体装置
CN113644123A (zh) * 2021-06-28 2021-11-12 华为技术有限公司 半导体器件及相关芯片和制备方法
GB2623027A (en) * 2021-08-10 2024-04-03 Ideal Power Inc System and method for bi-directional trench power switches
CN116913973A (zh) * 2023-09-12 2023-10-20 成都蓉矽半导体有限公司 一种电流能力优化的沟槽碳化硅mosfet

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1052342C (zh) * 1995-07-19 2000-05-10 三菱电机株式会社 半导体器件及其制造方法
US20020117712A1 (en) * 2001-02-28 2002-08-29 Tomoko Matsudai High voltage semiconductor device and method for manufacturing the same
US20130001681A1 (en) * 2010-05-27 2013-01-03 Fuji Electric Co., Ltd. Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device
WO2013046578A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69233105T2 (de) 1991-08-08 2004-05-06 Kabushiki Kaisha Toshiba, Kawasaki Bipolartransistor mit isoliertem Graben-Gate
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
EP1142026B1 (de) 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
JP3684962B2 (ja) 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10055446B4 (de) 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
JP2001217419A (ja) 2000-02-03 2001-08-10 Denso Corp 半導体装置
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP3708014B2 (ja) * 2000-10-20 2005-10-19 株式会社東芝 半導体装置
WO2002061845A1 (en) * 2001-02-01 2002-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2003347549A (ja) 2002-05-31 2003-12-05 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP2006173297A (ja) * 2004-12-15 2006-06-29 Denso Corp Ｉｇｂｔ
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
DE102005009020B4 (de) * 2005-02-28 2012-04-26 Infineon Technologies Austria Ag Verfahren zur Erzeugung eines Leistungstransistors und damit erzeugbare integrierte Schaltungsanordnung
DE102005053487B4 (de) 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
JP2007258363A (ja) * 2006-03-22 2007-10-04 Denso Corp 半導体装置
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
JP4492735B2 (ja) * 2007-06-20 2010-06-30 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
US8686493B2 (en) * 2007-10-04 2014-04-01 Fairchild Semiconductor Corporation High density FET with integrated Schottky
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
KR101191281B1 (ko) 2008-03-31 2012-10-16 미쓰비시덴키 가부시키가이샤 반도체장치
JP5405089B2 (ja) * 2008-11-20 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP5613995B2 (ja) * 2009-04-28 2014-10-29 富士電機株式会社 炭化珪素半導体装置およびその製造方法
CN105552115B (zh) * 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5149922B2 (ja) * 2010-02-23 2013-02-20 富士電機株式会社 半導体素子
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
IT1401754B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP5919121B2 (ja) * 2011-07-27 2016-05-18 株式会社豊田中央研究所 ダイオードおよび半導体装置
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
CN103946983B (zh) * 2011-12-15 2017-05-31 富士电机株式会社 半导体装置和半导体装置的制造方法
JP6067585B2 (ja) * 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US9385211B2 (en) * 2012-03-30 2016-07-05 Fuji Electric Co., Ltd. Manufacturing method for semiconductor device
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
KR101990369B1 (ko) * 2014-06-10 2019-06-18 한화테크윈 주식회사 감시 카메라 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1052342C (zh) * 1995-07-19 2000-05-10 三菱电机株式会社 半导体器件及其制造方法
US20020117712A1 (en) * 2001-02-28 2002-08-29 Tomoko Matsudai High voltage semiconductor device and method for manufacturing the same
US20130001681A1 (en) * 2010-05-27 2013-01-03 Fuji Electric Co., Ltd. Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device
WO2013046578A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049941B2 (en) 2016-10-17 2021-06-29 Fuji Electric Co., Ltd. Semiconductor device
CN109075191A (zh) * 2016-10-17 2018-12-21 富士电机株式会社 半导体装置
CN109075191B (zh) * 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
CN109155332A (zh) * 2016-11-17 2019-01-04 富士电机株式会社 半导体装置
CN109155332B (zh) * 2016-11-17 2021-07-23 富士电机株式会社 半导体装置
CN109037320A (zh) * 2017-06-09 2018-12-18 瑞萨电子株式会社 半导体器件及其制造方法
CN109037320B (zh) * 2017-06-09 2023-10-17 瑞萨电子株式会社 半导体器件及其制造方法
CN109216445A (zh) * 2017-06-29 2019-01-15 万国半导体(开曼)股份有限公司 引入外延层场阑区的半导体器件
CN109244125B (zh) * 2017-06-29 2021-09-21 万国半导体(开曼)股份有限公司 引入外延层场阑区的反向传导igbt及其制备方法
CN109244125A (zh) * 2017-06-29 2019-01-18 万国半导体(开曼)股份有限公司 引入外延层场阑区的反向传导igbt及其制备方法
CN109273520A (zh) * 2017-07-18 2019-01-25 富士电机株式会社 半导体装置
CN109273520B (zh) * 2017-07-18 2023-10-27 富士电机株式会社 半导体装置
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
CN113394279A (zh) * 2020-03-11 2021-09-14 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
DE112014003712T5 (de) 2016-04-28
CN105531825B (zh) 2019-01-01
US20160197143A1 (en) 2016-07-07
US10418441B2 (en) 2019-09-17
WO2015093190A1 (ja) 2015-06-25
JPWO2015093190A1 (ja) 2017-03-16
JP6311723B2 (ja) 2018-04-18

Similar Documents

Publication Publication Date Title
CN105531825A (zh) 半导体装置及半导体装置的制造方法
CN102804385B (zh) 半导体器件
US9685523B2 (en) Diode structures with controlled injection efficiency for fast switching
CN102184944B (zh) 一种横向功率器件的结终端结构
JPH08316479A (ja) 絶縁ゲート型半導体装置およびその製造方法
CN103681882A (zh) 电力半导体装置
CN103928519A (zh) 半导体元件
US9013005B2 (en) Semiconductor device and method for manufacturing same
CN102456690B (zh) 半导体器件及其制造方法
JP2011243919A (ja) 半導体装置およびその製造方法
CN105321999A (zh) 半导体装置以及半导体装置的制造方法
CN114050184A (zh) 低米勒电容功率器件及其制造方法
CN113725292A (zh) 一种具有低导通电压高抗闩锁能力的igbt及其制备方法
JP2014154739A (ja) 半導体装置
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
CN107845673B (zh) 逆导型绝缘栅双极型晶体管及其制作方法、电力电子设备
CN113838913B (zh) 分段式注入的自钳位igbt器件及其制作方法
CN111370464A (zh) 沟槽栅功率器件及其制造方法
US7741655B2 (en) Semiconductor device
CN110504315B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN115483281A (zh) 逆导型横向绝缘栅双极型晶体管
CN114649407B (zh) 一种igbt器件结构
CN203481234U (zh) 绝缘栅双极型晶体管
CN203456468U (zh) 绝缘栅双极型晶体管
CN110459597B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant