JP2001217419A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001217419A JP2001217419A JP2000032617A JP2000032617A JP2001217419A JP 2001217419 A JP2001217419 A JP 2001217419A JP 2000032617 A JP2000032617 A JP 2000032617A JP 2000032617 A JP2000032617 A JP 2000032617A JP 2001217419 A JP2001217419 A JP 2001217419A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- substantially linear
- electric field
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 14
- 230000005684 electric field Effects 0.000 abstract description 25
- 238000009413 insulation Methods 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 ゲート絶縁膜にかかる電界強度が局所的に大
きくなることを防止し、ゲート絶縁耐圧の低下を抑制で
きるようにする。 【解決手段】 トレンチ６を略直線状部６ａと略円弧状
部６ｂとで構成すると共に、略直線状部６ａの端部を略
円弧状部６ｂで連結し、トレンチ６が切れ目なく連続的
につなげられた形状となるようにする。このように、ト
レンチ６を切れ目なく連続的につなげられた形状とすれ
ば、トレンチ６の端部をなくすことができるため、ゲー
ト絶縁膜７にかかる電界強度が局所的に大きくなること
を防止することができる。これにより、ゲート絶縁耐圧
の低下を抑制することができる。
きくなることを防止し、ゲート絶縁耐圧の低下を抑制で
きるようにする。 【解決手段】 トレンチ６を略直線状部６ａと略円弧状
部６ｂとで構成すると共に、略直線状部６ａの端部を略
円弧状部６ｂで連結し、トレンチ６が切れ目なく連続的
につなげられた形状となるようにする。このように、ト
レンチ６を切れ目なく連続的につなげられた形状とすれ
ば、トレンチ６の端部をなくすことができるため、ゲー
ト絶縁膜７にかかる電界強度が局所的に大きくなること
を防止することができる。これにより、ゲート絶縁耐圧
の低下を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ型の絶縁
ゲートを有する半導体装置に関するもので、特にパワー
ＭＯＳＦＥＴやＩＧＢＴに用いて好適である。
ゲートを有する半導体装置に関するもので、特にパワー
ＭＯＳＦＥＴやＩＧＢＴに用いて好適である。
【０００２】
【従来の技術】チップサイズの縮小化及びトランジスタ
性能の向上のため、トレンチ構造を有する半導体装置が
要求されてきている。以下、トレンチ構造を有する絶縁
ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとい
う）を例に挙げて説明する。
性能の向上のため、トレンチ構造を有する半導体装置が
要求されてきている。以下、トレンチ構造を有する絶縁
ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとい
う）を例に挙げて説明する。
【０００３】従来のトレンチ構造を有するＩＧＢＴのレ
イアウトを図８（ａ）に示し、図８（ｂ）に（ａ）のＣ
−Ｃ矢視断面図を示す。
イアウトを図８（ａ）に示し、図８（ｂ）に（ａ）のＣ
−Ｃ矢視断面図を示す。
【０００４】図８（ａ）に示すように、ＩＧＢＴは、ゲ
ート電極８が備えられる複数のトレンチ６をストライプ
状に延設することによって、ゲート電極８をストライプ
状に配置した構成とされる。
ート電極８が備えられる複数のトレンチ６をストライプ
状に延設することによって、ゲート電極８をストライプ
状に配置した構成とされる。
【０００５】図８（ｂ）に示すように、トレンチ側壁に
は、ｎ+型エミッタ層５とｎ-型ドリフト層３に挟まれた
ｐ型ベース層４をチャネル領域とするｎチャネルＭＯＳ
ＦＥＴトランジスタが形成される。
は、ｎ+型エミッタ層５とｎ-型ドリフト層３に挟まれた
ｐ型ベース層４をチャネル領域とするｎチャネルＭＯＳ
ＦＥＴトランジスタが形成される。
【０００６】このように構成されたＩＧＢＴでは、コレ
クタ電極１０に所定の正電位を印加すると共にエミッタ
電極９を接地し、ゲート電極８にｎチャネルＭＯＳＦＥ
Ｔのしきい値電圧以上の所定の電位を印加することによ
り、ｎチャネルＭＯＳＦＥＴがオン状態となり、ＩＧＢ
Ｔがオン状態となるようになっている。また、ゲート電
極８の電位をしきい値電圧に対して十分に低い電圧に設
定することで、ｎＭＯＳＦＥＴがオフ状態となり、ＩＧ
ＢＴがオフ状態となるようになっている。そして、この
ような動作を行なうＩＧＢＴをスイッチング素子として
使用している。
クタ電極１０に所定の正電位を印加すると共にエミッタ
電極９を接地し、ゲート電極８にｎチャネルＭＯＳＦＥ
Ｔのしきい値電圧以上の所定の電位を印加することによ
り、ｎチャネルＭＯＳＦＥＴがオン状態となり、ＩＧＢ
Ｔがオン状態となるようになっている。また、ゲート電
極８の電位をしきい値電圧に対して十分に低い電圧に設
定することで、ｎＭＯＳＦＥＴがオフ状態となり、ＩＧ
ＢＴがオフ状態となるようになっている。そして、この
ような動作を行なうＩＧＢＴをスイッチング素子として
使用している。
【０００７】
【発明が解決しようとする課題】上述したようにＩＧＢ
Ｔをスイッチング素子として使用するときには、ＩＧＢ
Ｔのオン・オフ動作の繰り返しに伴い、ゲート電極８に
電圧ストレスが加わる。このため、ゲート絶縁膜７の絶
縁耐圧としては、加わる電圧ストレスに対して十分に高
い耐圧が必要とされる。
Ｔをスイッチング素子として使用するときには、ＩＧＢ
Ｔのオン・オフ動作の繰り返しに伴い、ゲート電極８に
電圧ストレスが加わる。このため、ゲート絶縁膜７の絶
縁耐圧としては、加わる電圧ストレスに対して十分に高
い耐圧が必要とされる。
【０００８】しかしながら、従来のようにトレンチ６を
ストライプ状に配置した場合には、各トレンチ６は必ず
端部を有して終端するため、この端部に電界集中が生
じ、トレンチ６の端部においてトレンチ６の他の部分よ
りも、ゲート電圧印加時にゲート絶縁膜７にかかる電界
強度が大きくなり、ゲート絶縁耐圧の低下を招くという
問題がある。
ストライプ状に配置した場合には、各トレンチ６は必ず
端部を有して終端するため、この端部に電界集中が生
じ、トレンチ６の端部においてトレンチ６の他の部分よ
りも、ゲート電圧印加時にゲート絶縁膜７にかかる電界
強度が大きくなり、ゲート絶縁耐圧の低下を招くという
問題がある。
【０００９】本発明は上記点に鑑みて、ゲート絶縁膜に
かかる電界強度が局所的に大きくなることを防止でき、
ゲート絶縁耐圧の低下を抑制できる半導体装置を提供す
ることを目的とする。
かかる電界強度が局所的に大きくなることを防止でき、
ゲート絶縁耐圧の低下を抑制できる半導体装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、トレンチ（６）を切れ
目なく連続的につなげられた形状で構成することを特徴
としている。
め、請求項１に記載の発明では、トレンチ（６）を切れ
目なく連続的につなげられた形状で構成することを特徴
としている。
【００１１】このように、トレンチが切れ目なく連続的
につなげられた形状で構成されれば、トレンチの端部を
なくすことができるため、ゲート絶縁膜にかかる電界強
度が端部で局所的に大きくなることを防止することがで
きる。このため、ゲート絶縁耐圧の低下を抑制すること
ができる。
につなげられた形状で構成されれば、トレンチの端部を
なくすことができるため、ゲート絶縁膜にかかる電界強
度が端部で局所的に大きくなることを防止することがで
きる。このため、ゲート絶縁耐圧の低下を抑制すること
ができる。
【００１２】例えば、請求項２に示すように、トレンチ
が、平行に配置された複数の略直線状部（６ａ）を有し
ている場合に、隣り合う複数本の略直線状部を連結部
（６ｂ）によって連結し、切れ目なく連続的につなげら
れた形状とすることができる。
が、平行に配置された複数の略直線状部（６ａ）を有し
ている場合に、隣り合う複数本の略直線状部を連結部
（６ｂ）によって連結し、切れ目なく連続的につなげら
れた形状とすることができる。
【００１３】このような場合、請求項３に示すように、
略直線状部の両端を共に、該略直線状部に隣り合う２本
の略直線状部のうち一方の両端と連結部を介して連結す
ればよい。また、請求項４に示すように、略直線状部の
両端の一方を、該略直線状部に隣り合う２本の略直線状
部のうち一方と連結部を介して連結し、他方を、該略直
線状部に隣り合う２本の略直線状部のうち他方と連結部
を介して連結するようにしてもよい。
略直線状部の両端を共に、該略直線状部に隣り合う２本
の略直線状部のうち一方の両端と連結部を介して連結す
ればよい。また、請求項４に示すように、略直線状部の
両端の一方を、該略直線状部に隣り合う２本の略直線状
部のうち一方と連結部を介して連結し、他方を、該略直
線状部に隣り合う２本の略直線状部のうち他方と連結部
を介して連結するようにしてもよい。
【００１４】なお、請求項５に示すように、連結部は、
略円弧状に構成された略円弧状部とすることができる。
このような略円弧状部とした場合、請求項６に示すよう
に、略円弧状部の曲率半径（Ｒ）をトレンチの幅（Ｗ）
の１／２以上とすることができる。このため、トレンチ
を単に直線状で構成した場合において、トレンチの端部
を丸めたときに可能な曲率半径よりも大きな曲率半径と
することができ、電界集中を緩和することができる。
略円弧状に構成された略円弧状部とすることができる。
このような略円弧状部とした場合、請求項６に示すよう
に、略円弧状部の曲率半径（Ｒ）をトレンチの幅（Ｗ）
の１／２以上とすることができる。このため、トレンチ
を単に直線状で構成した場合において、トレンチの端部
を丸めたときに可能な曲率半径よりも大きな曲率半径と
することができ、電界集中を緩和することができる。
【００１５】請求項７に記載の発明においては、略円弧
状部の曲率半径（Ｒ）は、０．４μｍ以上となっている
ことを特徴としている。このように、略円弧状部の曲率
半径を０．４μｍ以上とすることにより、略直線状部で
の電界強度に対する略円弧状部での電界強度の比が安定
して１．２以下とすることができ、十分なゲート絶縁耐
圧を得ることができる。
状部の曲率半径（Ｒ）は、０．４μｍ以上となっている
ことを特徴としている。このように、略円弧状部の曲率
半径を０．４μｍ以上とすることにより、略直線状部で
の電界強度に対する略円弧状部での電界強度の比が安定
して１．２以下とすることができ、十分なゲート絶縁耐
圧を得ることができる。
【００１６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１７】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態を適用したＩＧＢＴのレイアウトを示
す。また、図２に図１のＡ−Ａ矢視断面図を示し、図３
に図１のＢ−Ｂ矢視断面図を示す。なお、図１は断面図
ではないが、レイアウト構成を見やすくするためにハッ
チングを示してある。以下、これらの図に基づいて本実
施形態の半導体装置の構成について説明する。
の第１実施形態を適用したＩＧＢＴのレイアウトを示
す。また、図２に図１のＡ−Ａ矢視断面図を示し、図３
に図１のＢ−Ｂ矢視断面図を示す。なお、図１は断面図
ではないが、レイアウト構成を見やすくするためにハッ
チングを示してある。以下、これらの図に基づいて本実
施形態の半導体装置の構成について説明する。
【００１８】図１に示すように、複数のユニットセルが
ストライプ状に配置されてＩＧＢＴが構成されている。
図２に示すように、ｐ+型基板１の主表面上には、高濃
度のｎ+型バッファ層２と低濃度のｎ-型ドリフト層３と
が順に積層されており、さらに、ｎ-型ドリフト層３の
表面にはｐ型ベース層４が形成されている。このような
複数層によって、ｐ型ベース層４側の表面を主表面と
し、ｐ+型基板１側の表面を裏面とする半導体基板が構
成されている。そして、さらにｐ型ベース層４の表層部
には複数のｎ+型エミッタ層５が選択的に形成されてい
る。
ストライプ状に配置されてＩＧＢＴが構成されている。
図２に示すように、ｐ+型基板１の主表面上には、高濃
度のｎ+型バッファ層２と低濃度のｎ-型ドリフト層３と
が順に積層されており、さらに、ｎ-型ドリフト層３の
表面にはｐ型ベース層４が形成されている。このような
複数層によって、ｐ型ベース層４側の表面を主表面と
し、ｐ+型基板１側の表面を裏面とする半導体基板が構
成されている。そして、さらにｐ型ベース層４の表層部
には複数のｎ+型エミッタ層５が選択的に形成されてい
る。
【００１９】そして、このような半導体基板の主表面に
は、ｎ+型エミッタ層５及びｐ型ベース層４を貫通し、
ｎ-型ドリフト層３に達するように、幅Ｗのトレンチ６
が形成されている。本実施形態では、このトレンチ６の
幅Ｗを例えば１．０μｍとしている。
は、ｎ+型エミッタ層５及びｐ型ベース層４を貫通し、
ｎ-型ドリフト層３に達するように、幅Ｗのトレンチ６
が形成されている。本実施形態では、このトレンチ６の
幅Ｗを例えば１．０μｍとしている。
【００２０】このトレンチ６は、図１に示すように、ス
トライプ状に配置された複数本の略直線状部６ａと、隣
り合う直線状部６ａの各端部を連結する連結部としての
略円弧状部６ｂとを有した平面形状となっている。複数
本の略直線状部６ａそれぞれの両端部は共に、略直線状
部６ａの各々が隣り合っている２本の略直線状部６ａの
うちの一方の両端部と略円弧状部６ｂを介して連結され
た構成となっている。つまり、トレンチ６は端部がな
く、切れ目なく連続的につながった形状で構成されてい
る。この略円弧状部６ｂの内周側の曲率半径Ｒはトレン
チ６の幅Ｗと同等の寸法（１．０μｍ）にされている。
なお、略直線状部６ａの１本１本がＩＧＢＴの１ユニッ
トセルに相当する。
トライプ状に配置された複数本の略直線状部６ａと、隣
り合う直線状部６ａの各端部を連結する連結部としての
略円弧状部６ｂとを有した平面形状となっている。複数
本の略直線状部６ａそれぞれの両端部は共に、略直線状
部６ａの各々が隣り合っている２本の略直線状部６ａの
うちの一方の両端部と略円弧状部６ｂを介して連結され
た構成となっている。つまり、トレンチ６は端部がな
く、切れ目なく連続的につながった形状で構成されてい
る。この略円弧状部６ｂの内周側の曲率半径Ｒはトレン
チ６の幅Ｗと同等の寸法（１．０μｍ）にされている。
なお、略直線状部６ａの１本１本がＩＧＢＴの１ユニッ
トセルに相当する。
【００２１】また、このトレンチ６の内壁表面には所望
膜厚のゲート絶縁膜７が形成されており、このゲート絶
縁膜７の表面にはゲート電極８が形成されている。そし
て、半導体基板の主表面側にはｐ型ベース層４とエミッ
タ層５に接するようにエミッタ電極９が形成され、半導
体基板の裏面側にはｐ+型基板１に接するようにコレク
タ電極１０が形成されている。なお、ゲート電極８の引
出し用の電極層（以下、ゲート電極引出し部という）１
１は、ゲート電極８のうちトレンチ６の円弧状部６ａ内
に形成された領域すべてを覆うようにパターニングされ
ており、このゲート電極引出し部１１を介してゲート電
極８への電圧印加が行なえるようになっている。
膜厚のゲート絶縁膜７が形成されており、このゲート絶
縁膜７の表面にはゲート電極８が形成されている。そし
て、半導体基板の主表面側にはｐ型ベース層４とエミッ
タ層５に接するようにエミッタ電極９が形成され、半導
体基板の裏面側にはｐ+型基板１に接するようにコレク
タ電極１０が形成されている。なお、ゲート電極８の引
出し用の電極層（以下、ゲート電極引出し部という）１
１は、ゲート電極８のうちトレンチ６の円弧状部６ａ内
に形成された領域すべてを覆うようにパターニングされ
ており、このゲート電極引出し部１１を介してゲート電
極８への電圧印加が行なえるようになっている。
【００２２】このように構成されたＩＧＢＴにおいて
は、トレンチ６のうち略直線状部６ａの各端部を略円弧
状部６ｂによって連結しているため、従来のようにトレ
ンチ６を略直線状部６ａのみで構成した場合に存在した
トレンチ端部をなくすことができる。
は、トレンチ６のうち略直線状部６ａの各端部を略円弧
状部６ｂによって連結しているため、従来のようにトレ
ンチ６を略直線状部６ａのみで構成した場合に存在した
トレンチ端部をなくすことができる。
【００２３】また、従来のように略直線状部６ａの端部
を丸める場合（図８（ａ）参照）には、丸めた部分の曲
率半径がトレンチ幅に依存し、曲率半径をトレンチ幅の
１／２以上とすることができない。これに対し、本実施
形態のように隣り合う略直線状部６ａを略円弧状部６ｂ
によって連結する場合には、トレンチ幅Ｗに依存せずに
電界集中が生じ易い部分の曲率半径Ｒを設定できる。例
えば、曲率半径Ｒをトレンチ幅Ｗの１／２以上にするこ
とが可能である。
を丸める場合（図８（ａ）参照）には、丸めた部分の曲
率半径がトレンチ幅に依存し、曲率半径をトレンチ幅の
１／２以上とすることができない。これに対し、本実施
形態のように隣り合う略直線状部６ａを略円弧状部６ｂ
によって連結する場合には、トレンチ幅Ｗに依存せずに
電界集中が生じ易い部分の曲率半径Ｒを設定できる。例
えば、曲率半径Ｒをトレンチ幅Ｗの１／２以上にするこ
とが可能である。
【００２４】このため、従来のようにトレンチ端部で電
界集中が生じないようにでき、ゲート絶縁膜７にかかる
電界強度が局所的に大きくなることを防止できると共
に、ゲート絶縁耐圧の低下を抑制することができる。
界集中が生じないようにでき、ゲート絶縁膜７にかかる
電界強度が局所的に大きくなることを防止できると共
に、ゲート絶縁耐圧の低下を抑制することができる。
【００２５】また、本実施形態においては、トレンチ６
の略円弧状部６ｂの曲率半径Ｒをトレンチ６の幅Ｗと同
等の寸法にしている。この略円弧状部６ｂの曲率半径Ｒ
とゲート絶縁膜７中の電界強度比との関係を図４（ａ）
に示す。
の略円弧状部６ｂの曲率半径Ｒをトレンチ６の幅Ｗと同
等の寸法にしている。この略円弧状部６ｂの曲率半径Ｒ
とゲート絶縁膜７中の電界強度比との関係を図４（ａ）
に示す。
【００２６】この図４（ａ）に示す電界強度比は、図４
（ｂ）に示すようにゲート絶縁膜７のうち電界強度が最
大になると想定される点ａと電界強度が最小になると想
定される点ｂ（ゲート絶縁膜７のうちトレンチ６の略直
線状部６ａに位置する任意の点）それぞれの電界強度の
比（＝点ａの電界強度／点ｂの電界強度）を求めたもの
である。なお、ここではゲート絶縁膜７の膜厚を０．１
μｍに設定して上記関係を求めている。
（ｂ）に示すようにゲート絶縁膜７のうち電界強度が最
大になると想定される点ａと電界強度が最小になると想
定される点ｂ（ゲート絶縁膜７のうちトレンチ６の略直
線状部６ａに位置する任意の点）それぞれの電界強度の
比（＝点ａの電界強度／点ｂの電界強度）を求めたもの
である。なお、ここではゲート絶縁膜７の膜厚を０．１
μｍに設定して上記関係を求めている。
【００２７】図４（ａ）に示すように、曲率半径Ｒが
０．２μｍ以下になると電界強度が急激に増加している
ことが判る。そして、ゲート絶縁耐圧として十分となる
と考えられる範囲が電界強度比１．２以下であるとする
と、電界強度比が安定して１．２以下となるようにする
には曲率半径Ｒが０．４μｍ以上とすればよい。このた
め、本実施形態のように、曲率半径Ｒを１．０μｍとす
れば、十分にゲート絶縁耐圧を得ることができるといえ
る。
０．２μｍ以下になると電界強度が急激に増加している
ことが判る。そして、ゲート絶縁耐圧として十分となる
と考えられる範囲が電界強度比１．２以下であるとする
と、電界強度比が安定して１．２以下となるようにする
には曲率半径Ｒが０．４μｍ以上とすればよい。このた
め、本実施形態のように、曲率半径Ｒを１．０μｍとす
れば、十分にゲート絶縁耐圧を得ることができるといえ
る。
【００２８】（第２実施形態）図５に、本発明の第２実
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
【００２９】本実施形態におけるＩＧＢＴのうち、第１
実施形態と異なる部分は、トレンチ６のうち隣り合うト
レンチ同士を繋げた略円弧状部６ｂの曲率半径Ｒが第１
実施形態における曲率半径Ｒよりも大きくしてある点で
ある。
実施形態と異なる部分は、トレンチ６のうち隣り合うト
レンチ同士を繋げた略円弧状部６ｂの曲率半径Ｒが第１
実施形態における曲率半径Ｒよりも大きくしてある点で
ある。
【００３０】すなわち、隣り合うトレンチ６の略直線状
部６ａの間隔Ｓが６μｍであるとすると、略円弧状部６
ｂの曲率半径Ｒを最大とし、間隔Ｓの半分の３μｍとな
るようにしている。
部６ａの間隔Ｓが６μｍであるとすると、略円弧状部６
ｂの曲率半径Ｒを最大とし、間隔Ｓの半分の３μｍとな
るようにしている。
【００３１】このように、トレンチの略円弧状部２ｂの
曲率半径Ｒを大きくすることにより、ゲート電極７に電
圧が印加されたときにゲート絶縁膜６にかかる電界をさ
らに緩和することができ、ゲート絶縁耐圧を向上させる
ことができる。
曲率半径Ｒを大きくすることにより、ゲート電極７に電
圧が印加されたときにゲート絶縁膜６にかかる電界をさ
らに緩和することができ、ゲート絶縁耐圧を向上させる
ことができる。
【００３２】（第３実施形態）図６に、本発明の第３実
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
【００３３】本実施形態におけるＩＧＢＴうち、第１実
施形態と異なる部分は、トレンチ６の略直線状部６ａに
隣り合っている２本の略直線状部６ａに対して、略直線
状部６ａの両端部の一端を隣り合っている一方の略直線
状部６ａと連結し、他端を隣り合っている他方の略直線
状部６ｂと接続している点である。
施形態と異なる部分は、トレンチ６の略直線状部６ａに
隣り合っている２本の略直線状部６ａに対して、略直線
状部６ａの両端部の一端を隣り合っている一方の略直線
状部６ａと連結し、他端を隣り合っている他方の略直線
状部６ｂと接続している点である。
【００３４】このように、トレンチ６の略直線状部６ａ
の両端をそれぞれ異なる略直線状部６ａと連結させるよ
うにしても第１実施形態と同様の効果を得ることが可能
である。
の両端をそれぞれ異なる略直線状部６ａと連結させるよ
うにしても第１実施形態と同様の効果を得ることが可能
である。
【００３５】ただし、このような場合には、最も外側に
位置するトレンチ６の略直線状部６ａの端部の一端は、
結合するべき隣り合ったトレンチが存在しなくなるた
め、最も外側に位置する反対側のトレンチ６の直線状部
６ａの端部と結合する必要がある。このため、第１実施
形態のような構成とした方が望ましい。
位置するトレンチ６の略直線状部６ａの端部の一端は、
結合するべき隣り合ったトレンチが存在しなくなるた
め、最も外側に位置する反対側のトレンチ６の直線状部
６ａの端部と結合する必要がある。このため、第１実施
形態のような構成とした方が望ましい。
【００３６】（第４実施形態）図７に、本発明の第４実
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
施形態を適用したＩＧＢＴのレイアウトを示す。なお、
本実施形態のＩＧＢＴの断面構成は図２、図３と同様に
なるため省略する。また、本図では図１におけるゲート
電極引出し部１１を省略してある。
【００３７】本実施形態におけるＩＧＢＴのうち、第１
実施形態と異なる部分は、ストライプ状に配置された隣
り合うトレンチの略直線状部６ａの端部をすべて連結さ
せている点である。
実施形態と異なる部分は、ストライプ状に配置された隣
り合うトレンチの略直線状部６ａの端部をすべて連結さ
せている点である。
【００３８】このように各略直線状部６ａの端部を、そ
の両側に配置された略直線状部６ａの端部と連結させる
ことも可能である。ただし、この場合には図７中のＢ点
で示したポイント、つまりトレンチのうちの略円弧状部
６ｂが重なり合う領域の端部が角張った形状となり、こ
の部分で電界が集中することが想定される。このため、
第１〜第３実施形態のように隣り合うトレンチのうち片
側を連結させるようにするのが望ましい。
の両側に配置された略直線状部６ａの端部と連結させる
ことも可能である。ただし、この場合には図７中のＢ点
で示したポイント、つまりトレンチのうちの略円弧状部
６ｂが重なり合う領域の端部が角張った形状となり、こ
の部分で電界が集中することが想定される。このため、
第１〜第３実施形態のように隣り合うトレンチのうち片
側を連結させるようにするのが望ましい。
【００３９】（他の実施形態）上記各実施形態では半導
体装置を構成する素子の例としてＩＧＢＴを挙げて説明
したが、絶縁ゲートを持つ他の素子、例えば、トレンチ
型のパワーＭＯＳＦＥＴや、ＭＯＳＦＥＴとサイリスタ
とを組み合わせたＭＯＳサイリスタ等を本発明に適用し
ても上記と同様の効果を得ることができる。
体装置を構成する素子の例としてＩＧＢＴを挙げて説明
したが、絶縁ゲートを持つ他の素子、例えば、トレンチ
型のパワーＭＯＳＦＥＴや、ＭＯＳＦＥＴとサイリスタ
とを組み合わせたＭＯＳサイリスタ等を本発明に適用し
ても上記と同様の効果を得ることができる。
【００４０】また、上記各実施形態では、略直線状部６
ａがストライプ状に並べられた場合を例に挙げて説明し
たが、略直線状部６ａが２本平行に並べられているよう
な場合であっても適用できる。
ａがストライプ状に並べられた場合を例に挙げて説明し
たが、略直線状部６ａが２本平行に並べられているよう
な場合であっても適用できる。
【００４１】さらに、トレンチ６が必ずしも略直線状部
６ａを有している場合だけでなくてもよい。すなわち、
トレンチ６に端部がなければよいため、トレンチ６が切
れ目なく連続的につなげられた形状であれば、トレンチ
６の形状は問わない。
６ａを有している場合だけでなくてもよい。すなわち、
トレンチ６に端部がなければよいため、トレンチ６が切
れ目なく連続的につなげられた形状であれば、トレンチ
６の形状は問わない。
【図１】本発明の第１実施形態におけるＩＧＢＴのレイ
アウトを示す図である。
アウトを示す図である。
【図２】図１に示すＩＧＢＴのＡ−Ａ矢視断面図であ
る。
る。
【図３】図１に示すＩＧＢＴのＢ−Ｂ矢視断面図であ
る。
る。
【図４】略円形状部分６ｂの曲率半径Ｒとゲート絶縁膜
７中の電界強度比との関係を示した図である。
７中の電界強度比との関係を示した図である。
【図５】本発明の第２実施形態におけるＩＧＢＴのレイ
アウトを示す図である。
アウトを示す図である。
【図６】本発明の第３実施形態におけるＩＧＢＴのレイ
アウトを示す図である。
アウトを示す図である。
【図７】本発明の第４実施形態におけるＩＧＢＴのレイ
アウトを示す図である。
アウトを示す図である。
【図８】従来のＩＧＢＴであって、（ａ）はレイアウト
を示す図であり、（ｂ）は（ａ）のＣ−Ｃ矢視断面図で
ある。
を示す図であり、（ｂ）は（ａ）のＣ−Ｃ矢視断面図で
ある。
１…ｐ+型基板，２…ｎ+型バッファ層、３…ｎ-型ドリ
フト層、４…ｐ型ベース層、５…ｎ+型エミッタ層、６
…トレンチ、６ａ…略直線状部、６ｂ…略円弧状部、７
…ゲート絶縁膜、８…ゲート電極、９…エミッタ電極、
１０…コレクタ電極、１１…ゲート電極引出し部。
フト層、４…ｐ型ベース層、５…ｎ+型エミッタ層、６
…トレンチ、６ａ…略直線状部、６ｂ…略円弧状部、７
…ゲート絶縁膜、８…ゲート電極、９…エミッタ電極、
１０…コレクタ電極、１１…ゲート電極引出し部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/74 ６０１Ａ
Claims (7)
- 【請求項１】 主表面と裏面とを有し、前記主表面にト
レンチ（６）が延設されてなる半導体基板と、 前記トレンチの内壁面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加することにより、前記半導
体基板のうち前記トレンチの側面に位置する部分にチャ
ネル領域を形成し、前記半導体基板の前記主表面側と前
記裏面側との間に電流を流すように構成され、 前記トレンチは、切れ目なく連続的につなげられた形状
となっていることを特徴とする半導体装置。 - 【請求項２】 主表面と裏面とを有し、前記主表面にト
レンチ（６）が延設されてなる半導体基板と、 前記トレンチの内壁面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加することにより、前記半導
体基板のうち前記トレンチの側面に位置する部分にチャ
ネル領域を形成し、前記半導体基板の前記主表面側と前
記裏面側との間に電流を流すように構成され、 前記トレンチは、平行に配置された複数本の略直線状部
（６ａ）を有していると共に、隣り合う前記複数本の略
直線状部が連結部（６ｂ）によって連結され、切れ目な
く連続的につなげられた形状となっていることを特徴と
する半導体装置。 - 【請求項３】 前記略直線状部の両端は、共に、該略直
線状部が隣り合っている２本の前記略直線状部のうち一
方の両端と前記連結部を介して連結されていることを特
徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記略直線状部の両端は、一方が、該略
直線状部に隣り合っている２本の前記略直線状部のうち
一方と前記連結部を介して連結され、他方が、該略直線
状部に隣り合う２本の前記略直線状部のうち他方と前記
連結部を介して連結されていることを特徴とする請求項
２に記載の半導体装置。 - 【請求項５】 前記連結部は、略円弧状に構成された略
円弧状部（６ｂ）であることを特徴とする請求項２乃至
４のいずれか１つに記載の半導体装置。 - 【請求項６】 前記略円弧状部の曲率半径（Ｒ）は、前
記トレンチの幅（Ｗ）の１／２以上となっていることを
特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記略円弧状部の曲率半径（Ｒ）は、
０．４μｍ以上となっていることを特徴とする請求項５
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032617A JP2001217419A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032617A JP2001217419A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217419A true JP2001217419A (ja) | 2001-08-10 |
Family
ID=18557189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000032617A Withdrawn JP2001217419A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217419A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282870A (ja) * | 2002-03-20 | 2003-10-03 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2007067249A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008205483A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 高電圧トランジスタ構造の端部でのゲートプルバック |
| JP2009224734A (ja) * | 2008-03-19 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | トレンチゲート構造を有するｍｏｓ型半導体装置およびその製造方法 |
| US7659575B2 (en) | 2007-07-27 | 2010-02-09 | Renesas Technology Corp. | Semiconductor device |
| WO2011074124A1 (ja) * | 2009-12-18 | 2011-06-23 | 富士電機ホールディングス株式会社 | 半導体装置 |
| US8643103B2 (en) | 2010-10-20 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor device including gate contact region and protruding gate electrode |
| JP2014123768A (ja) * | 2008-12-01 | 2014-07-03 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法および炭化珪素半導体素子 |
| US9082814B2 (en) | 2011-01-12 | 2015-07-14 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor devices and power conversion systems |
| CN108987386A (zh) * | 2017-05-30 | 2018-12-11 | 富士电机株式会社 | 半导体装置 |
| JP2019068036A (ja) * | 2017-05-30 | 2019-04-25 | 富士電機株式会社 | 半導体装置 |
| US10418441B2 (en) | 2013-12-16 | 2019-09-17 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| JP2020043307A (ja) * | 2018-09-13 | 2020-03-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2021093481A (ja) * | 2019-12-12 | 2021-06-17 | 株式会社デンソー | 炭化珪素半導体装置 |
| US11107910B2 (en) | 2018-02-14 | 2021-08-31 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11380784B2 (en) | 2018-02-14 | 2022-07-05 | Fuji Electric Co., Ltd. | Semiconductor device |
-
2000
- 2000-02-03 JP JP2000032617A patent/JP2001217419A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282870A (ja) * | 2002-03-20 | 2003-10-03 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2007067249A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008205483A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 高電圧トランジスタ構造の端部でのゲートプルバック |
| US7659575B2 (en) | 2007-07-27 | 2010-02-09 | Renesas Technology Corp. | Semiconductor device |
| JP2009224734A (ja) * | 2008-03-19 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | トレンチゲート構造を有するｍｏｓ型半導体装置およびその製造方法 |
| JP2014123768A (ja) * | 2008-12-01 | 2014-07-03 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法および炭化珪素半導体素子 |
| WO2011074124A1 (ja) * | 2009-12-18 | 2011-06-23 | 富士電機ホールディングス株式会社 | 半導体装置 |
| JP5516600B2 (ja) * | 2009-12-18 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
| US8759911B2 (en) | 2009-12-18 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
| US8643103B2 (en) | 2010-10-20 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor device including gate contact region and protruding gate electrode |
| US9082814B2 (en) | 2011-01-12 | 2015-07-14 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor devices and power conversion systems |
| US10418441B2 (en) | 2013-12-16 | 2019-09-17 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| CN108987386A (zh) * | 2017-05-30 | 2018-12-11 | 富士电机株式会社 | 半导体装置 |
| JP2019068036A (ja) * | 2017-05-30 | 2019-04-25 | 富士電機株式会社 | 半導体装置 |
| JP7225562B2 (ja) | 2017-05-30 | 2023-02-21 | 富士電機株式会社 | 半導体装置 |
| CN108987386B (zh) * | 2017-05-30 | 2023-12-19 | 富士电机株式会社 | 半导体装置 |
| US11107910B2 (en) | 2018-02-14 | 2021-08-31 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11380784B2 (en) | 2018-02-14 | 2022-07-05 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11949005B2 (en) | 2018-02-14 | 2024-04-02 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2020043307A (ja) * | 2018-09-13 | 2020-03-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2021093481A (ja) * | 2019-12-12 | 2021-06-17 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP7425943B2 (ja) | 2019-12-12 | 2024-02-01 | 株式会社デンソー | 炭化珪素半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001217419A (ja) | 半導体装置 | |
| KR100843062B1 (ko) | 횡형 박막ＳＯＩ(Ｓｉｌｉｃｏｎ-Ｏｎ-Ｉｎｓｕｌａｔｏｒ) 디바이스 | |
| JP2016096222A (ja) | 半導体装置 | |
| US20080296675A1 (en) | Semiconductor device | |
| JP2015065420A (ja) | 半導体装置 | |
| JP2000260984A (ja) | 高耐圧半導体素子 | |
| JP2000223707A (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JP2001168329A (ja) | トレンチ型ｍｏｓ半導体装置 | |
| JP2019024138A (ja) | 半導体装置 | |
| JPH0529614A (ja) | 横型絶縁ゲートトランジスタ | |
| JP2008091373A (ja) | 電力用半導体装置 | |
| JPS62176168A (ja) | 縦型ｍｏｓトランジスタ | |
| JP4126910B2 (ja) | 半導体装置 | |
| JP7338242B2 (ja) | 半導体装置 | |
| JP2002521822A (ja) | シリコン・オン・インシュレータ（ｓｏｉ）ハイブリッドトランジスタ・デバイス構造体 | |
| JPH03129764A (ja) | 半導体装置 | |
| JP3664129B2 (ja) | 半導体装置 | |
| JPH0533546U (ja) | 絶縁ゲート型半導体素子 | |
| WO2023188577A1 (ja) | 半導体装置および電力変換装置 | |
| JP6900535B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3430920B2 (ja) | 半導体装置 | |
| US20220020875A1 (en) | Semiconductor device | |
| JP4846400B2 (ja) | 半導体装置 | |
| JPH01238067A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2007142254A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |