JP2021093481A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】素子分離部で局所的なブレークダウンが生じることを抑制し、センスセル領域に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制する。【解決手段】素子分離部Inでは、第1ディープ層14がトレンチゲート構造の両側に間隔B3離れて配置されるようにし、素子分離部Inにおける第1ディープ層14の間隔B3をメインセル領域Rmにおける第1ディープ層14の間隔B1以下とする。【選択図】図4

Description

本発明は、セル領域にメインセルとセンスセルとが備えられたトレンチゲート構造を有する炭化珪素(以下、SiCという)半導体装置に関するものである。
従来、特許文献1に、トレンチゲート構造の縦型MOSFETをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにしたSiC半導体装置が開示されている。このSiC半導体装置では、メインセルが備えられたメインセル領域とセンスセルが備えられたセンスセル領域とが電気的に分離されるように素子分離層を備え、素子分離層によってメインセル領域とセンスセル領域それぞれのp型ベース層を分割している。そして、素子分離層の底部において電界集中が緩和されるように電界緩和層を備えつつ、さらに電界緩和層を素子分離層の間においてメインセル領域側とセンスセル領域側とに分離している。
特開2012−169386号公報
しかしながら、上記した特許文献1のSiC半導体装置では、メインセル領域とセンスセル領域との間の素子分離が行えるものの、素子分離層が酸化膜などで構成されていて、フローティング状態となっているため、等電位線が入り込み易く、耐圧が得られない。このため、この素子分離層において局所的なブレークダウンが生じ、センスセル領域に集中的にアバランシェ電流が流れ込み、素子破壊に至る可能性がある。
本発明は上記点に鑑み、素子分離部で局所的なブレークダウンが生じることを抑制し、センスセル領域に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できるSiC半導体装置を提供することを目的とする。
上記目的を達成するための請求項1に記載のSiC半導体装置は、トレンチゲート構造の縦型半導体素子がメインセル領域(Rm)およびセンスセル領域(Rs)を含むセル領域に形成されていると共に、メインセル領域とセンスセル領域とが素子分離部(In)によって電気的に分離された構造とされ、SiCからなる第1導電型または第2導電型の基板(11)と、基板の表面上に形成され、基板よりも低不純物濃度とされた第1導電型の第1不純物領域(12)と、を有している。
セル領域および素子分離部には、第1不純物領域の上に形成された第1導電型のSiCからなる第1電流分散層(13)と、第1不純物領域の上に形成され、基板の面方向において第1電流分散層と交互に配置された第2導電型のSiCからなる複数の第1ディープ層(14)と、第1電流分散層および第1ディープ層の上に形成され、第1電流分散層と繋がる第1導電型のSiCからなる第2電流分散層(15)と、第1電流分散層および第1ディープ層の上に形成され、第1ディープ層と繋がる第2導電型のSiCからなる第2ディープ層(17)と、第2電流分散層および第2ディープ層の上に形成され、第2ディープ層と繋がる第2導電型のSiCからなるベース領域(18)と、ベース領域よりも深く一方向を長手方向として形成されたトレンチ(21)の内壁面に形成されたゲート絶縁膜(22)と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極(23)と、を有するトレンチゲート構造と、が備えられている。
また、メインセル領域およびセンスセル領域には、ベース領域の表層部においてトレンチゲート構造と接して形成され、第1不純物領域よりも高不純物濃度とされた第1導電型のSiCからなる第2不純物領域(19)と、メインセル領域とセンスセル領域それぞれに分離して備えられ、メインセル領域の第2不純物領域とセンスセル領域の第2不純物領域それぞれに電気的に接続されると共にベース領域に電気的に接続される第1電極(24、24a、24b)と、基板の裏面側に形成され、基板と電気的に接続される第2電極(26)と、が備えられることで、ゲート電極への電圧印加に基づいて第1電極と第2電極との間に電流を流す縦型半導体素子が構成されている。
そして、素子分離部では、第1ディープ層がトレンチゲート構造の両側に間隔(B3)離れて配置されており、該素子分離部における第1ディープ層の間隔がメインセル領域における第1ディープ層の間隔(B1)以下とされている。
このように、素子分離部にもトレンチゲート構造を備えるようにして素子分離を行っているため、トレンチゲート構造がフィールドプレート構造として機能し、第2電極に高電圧が印加されても素子分離部の耐圧が得られる。
そして、素子分離部での第1ディープ層の間隔をセル領域での第1ディープ層の間隔以下としている。このため、素子分離部の耐圧がメインセル領域の耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部が先にブレークダウンすることはなく、メインセル領域が先もしくは素子分離部とメインセル領域が同時にブレークダウンするようにできる。よって、面積の小さな素子分離部で先にブレークダウンが生じることを抑制でき、センスセル領域側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
請求項10に記載のSiC半導体装置は、第1不純物領域の上に形成された第1導電型の電流分散層(32)と、基板の面方向において電流分散層と交互に配置された第2導電型の複数のディープ層(31)と、を備え、これら電流分散層およびディープ層の上に、ディープ層と繋がる第2導電型のベース領域(18)を備えた構成とされている。このような構成において、素子分離部では、ディープ層がトレンチゲート構造の両側に間隔(B3)離れて配置されており、該素子分離部におけるディープ層の間隔がメインセル領域におけるディープ層の間隔(B1)以下とされている。
このような構造においても、素子分離部でのディープ層の間隔をメインセル領域およびセンスセル領域を含むセル領域でのディープ層の間隔以下にしている。このため、素子分離部の耐圧がメインセル領域の耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部が先にブレークダウンすることはなく、メインセル領域が先もしくは素子分離部とメインセル領域が同時にブレークダウンするようにできて、請求項1と同様の効果を得ることが可能となる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第1実施形態におけるSiC半導体装置の上面レイアウト図である。 図1Aに対してソース電極を配置したときの上面レイアウト図である。 図1A中の領域ICの部分拡大図である。 図1C中の領域IIの拡大斜視断面図である。 図1Cおよび図2中のIII−III断面図である。 図1C中のIV−IV断面図である。 第1電流分散層の不純物濃度および幅と、第1電流分散層のオン抵抗との関係を示すシミュレーション結果である。 第1電流分散層の不純物濃度および幅と、ゲート絶縁膜に印加される電界との関係を示すシミュレーション結果である。 第1電流分散層の不純物濃度および幅と、耐圧との関係を示すシミュレーション結果である。 オン抵抗、ゲート絶縁膜に印加される電界、および耐圧と、第1電流分散層の不純物濃度および幅との関係を示す結果である。 第1実施形態にかかるSiC半導体装置の製造工程を示した図であり、図3に相当する部分の様子を示した断面図である。 図9Aに続くSiC半導体装置の製造工程を示す断面図である。 図9Bに続くSiC半導体装置の製造工程を示す断面図である。 図9Cに続くSiC半導体装置の製造工程を示す断面図である。 図9Dに続くSiC半導体装置の製造工程を示す断面図である。 図9Eに続くSiC半導体装置の製造工程を示す断面図である。 図9Fに続くSiC半導体装置の製造工程を示す断面図である。 図9Gに続くSiC半導体装置の製造工程を示す断面図である。 図9Hに続くSiC半導体装置の製造工程を示す断面図である。 図9Iに続くSiC半導体装置の製造工程を示す断面図である。 第1実施形態にかかるSiC半導体装置の製造工程を示した図であり、図4に相当する部分の様子を示した断面図である。 図10Aに続くSiC半導体装置の製造工程を示す断面図である。 図10Bに続くSiC半導体装置の製造工程を示す断面図である。 図10Cに続くSiC半導体装置の製造工程を示す断面図である。 図10Dに続くSiC半導体装置の製造工程を示す断面図である。 図10Eに続くSiC半導体装置の製造工程を示す断面図である。 図10Fに続くSiC半導体装置の製造工程を示す断面図である。 図10Gに続くSiC半導体装置の製造工程を示す断面図である。 図10Hに続くSiC半導体装置の製造工程を示す断面図である。 図10Iに続くSiC半導体装置の製造工程を示す断面図である。 第2実施形態にかかるSiC半導体装置の斜視断面図である。 メインセル領域およびセンスセル領域でのMOSFETの断面図である。 素子分離部の断面図である。 第3実施形態にかかるSiC半導体装置の斜視断面図である。 メインセル領域およびセンスセル領域でのMOSFETの断面図である。 素子分離部の断面図である。 ドレイン−ソース電圧Vdsとドレイン−ソース電流Idsの変化を示した図である。 第4実施形態にかかるSiC半導体装置の上面レイアウト図であって、図1Cに相当する部分の拡大図である。 図16中のXVII−XVII断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。図1Aに示すように、本実施形態のSiC半導体装置は、メインセルが備えられたメインセル領域Rmとセンスセルが備えられたセンスセル領域Rsを有した構成とされている。そして、メインセル領域Rmとセンスセル領域Rsとが素子分離部Inによって電気的に分離されている。メインセル領域Rmは一部が切り欠かれた四角枠体形状で構成されており、センスセル領域Rsは、メインセル領域Rm内またはメインセルに一部が隣接するように配置され、メインセル領域Rmに囲まれるように形成されている。なお、メインセル領域Rmやセンスセル領域Rsを取り囲む最外周には、ガードリングなどが備えられた外周耐圧領域が備えられているが、これについては図示を省略してある。
メインセル領域Rmおよびセンスセル領域Rsには同様の構造のトレンチゲート構造の縦型MOSFETが備えられている。ここでは、縦型MOSFETとして、nチャネル型MOSFETが備えられた場合を例に挙げて説明する。
以下、図1A〜図1Cおよび図2〜図4に基づいて本実施形態にかかる半導体装置の構造について説明する。なお、図2は、図1C中の破線で囲んだ領域IIで示されるメインセル領域Rm中における縦型MOSFETの1セル分を図示したものであるが、この図に示される縦型MOSFETのセルが図1Aの紙面上下方向に複数セル並べられた構造とされている。また、センスセル領域Rs中の縦型MOSFETを示してあるが、メインセル領域Rm中の縦型MOSFETも同様の断面構造とされている。
図2〜図4に示されるように、SiC半導体装置は、SiCからなるn型の基板11を備えている。本実施形態では、基板11には、例えば、(0001)Si面に対して0〜8°のオフ角を有し、窒素やリン等のn型不純物濃度が例えば1.0×1019/cmとされ、厚さが300μm程度とされたものが用いられる。
なお、図2では、基板11の面方向をxy平面とし、xy平面における<11−20>方向をy軸方向、y軸方向と直交する方向をx軸方向としている。また、基板11の面方向に対する法線方向をz軸方向としている。図1Aの紙面上下方向がx軸方向、左右方向がy軸方向、紙面法線方向がz軸方向に対応している。
基板11の表面上には、窒素やリン等のn型不純物濃度が例えば5.0〜10.0×1015/cmとされ、厚さが10〜15μm程度とされたSiCからなるn型層12が形成されている。このn型層12は、不純物濃度が深さ方向において一定であってもよいが、濃度分布に傾斜を付け、n型層12のうちの基板11側の方が基板11から離れる側よりも高濃度となるようにすると好ましい。例えば、n型層12は、基板11の表面から3〜5μm程度の部分の不純物濃度が2.0×1015/cm程度他の部分よりも高くなるようにするのがよい。このような構成にすると、n型層12の内部抵抗を低減でき、オン抵抗を低減することができる。なお、本実施形態では、n型層12が第1不純物領域に相当している。
そして、n型層12の表層部に、n型層12よりも高不純物濃度とされた第1電流分散層13が形成されている。第1電流分散層13は、窒素やリン等が導入されたn型不純物層によって構成され、n型層12以上、好ましくはn型層12よりも高い不純物濃度とされ、深さが0.3〜1.5μmとされている。なお、第1電流分散層13の具体的な不純物濃度については後述する。
第1電流分散層13には、ボロン等のp型不純物濃度が例えば2.0×1017〜2.0×1018とされたp型の第1ディープ層14が複数形成されている。本実施形態では、複数の第1ディープ層14は、ストライプ状となるように、それぞれx軸方向に沿って延設され、y軸方向に沿って等間隔に配列されている。
また、第1ディープ層14は、第1電流分散層13より浅く形成されている。つまり、第1ディープ層14は、底部が第1電流分散層13内に位置するように形成されている。言い換えると、第1ディープ層14は、n型層12との間に第1電流分散層13が位置するように形成されている。
なお、本実施形態では、第1ディープ層14は、後述するようにイオン注入によって形成されるが、イオン注入時におけるフォトリソグラフィーの加工限界を考慮し、y軸方向の長さが0.3μm以上となるように形成されている。また、隣合う第1ディープ層14のy軸方向に沿った間隔(以下、第1ディープ層14の間隔B1という)、つまり第1ディープ層14間に挟まれる第1電流分散層13のy軸方向に沿った幅は、少なくとも後述する隣合うトレンチ21の間隔よりも狭くされている。具体的には、第1ディープ層14の間隔B1は、第1電流分散層13側に伸びる空乏層幅を加味して所望のオン抵抗が得られるようにしつつ、後述する素子分離部Inとの耐圧の関係に基づいて設計されている。
第1電流分散層13および第1ディープ層14上には、窒素やリン等が導入されたn型不純物層で構成され、厚さが0.5〜2μmとされた第2電流分散層15が形成されている。第2電流分散層15のn型不純物濃度については例えば1.0×1016〜5.0×1017とされており、第1電流分散層13以上、好ましくは第1電流分散層13よりも高くされている。第2電流分散層15は、第1電流分散層13と繋がっているため、本実施形態では、n型層12、第1電流分散層13および第2電流分散層15が繋がり、これらによってドリフト層16が構成されている。
また、第2電流分散層15には、当該第2電流分散層15を貫通するように、ボロン等のp型不純物濃度が例えば2.0×1017〜2.0×1018とされ、厚さが第2電流分散層15と等しくされた複数の第2ディープ層17が形成されている。本実施形態では、第2ディープ層17は、y軸方向に沿って延設されている。つまり、第2ディープ層17は、各第1ディープ層14と交差する方向に延設されている。そして、各第2ディープ層17は、それぞれ複数の第1ディープ層14と繋がっている。
なお、第2ディープ層17は、後述するトレンチ21を挟むように形成されている。つまり、第2ディープ層17は、トレンチ21から離れて形成されている。そして、第2ディープ層17の間隔B2は、第1ディープ層14の間隔B1よりも大きくされている。
第2電流分散層15および第2ディープ層17上には、P型のベース領域18が形成されている。そして、ベース領域18の表層部には、n型のソース領域19およびp型のコンタクト層20が形成されている。なお、ソース領域19は、後述するトレンチゲート構造の両側に配置されており、コンタクト層20は、ソース領域19を挟んでトレンチゲート構造と反対側に備えられている。また、本実施形態では、ソース領域19が第2不純物領域に相当している。
ベース領域18は、ボロン等のp型不純物濃度が例えば5.0×1016〜2.0×1019/cm、厚さが2.0μm程度で構成されている。ソース領域19は、表層部における窒素やリン等のn型不純物濃度、すなわち表面濃度が例えば1.0×1021/cm、厚さが0.3μm程度で構成されている。コンタクト層20は、例えば表層部におけるボロン等のp型不純物濃度、すなわち表面濃度が例えば1.0×1021/cm、厚さが0.3μm程度で構成されている。
また、ベース領域18およびソース領域19を貫通して第2電流分散層15に達すると共に、底面が第2電流分散層15内に位置するように、例えば幅が1.4〜2.0μmとされたトレンチ21が形成されている。言い換えると、トレンチ21は、第1電流分散層13および第1ディープ層14に達しないように形成されている。つまり、トレンチ21は、当該トレンチ21の底面よりも下方に第1電流分散層13および第1ディープ層14が位置するように形成されている。なお、トレンチ21がベース領域18およびソース領域19を貫通するように形成されているため、ベース領域18およびソース領域19は、トレンチ21の側面と接するように形成されているともいえる。
そして、トレンチ21は、内壁面に形成されたゲート絶縁膜22と、ゲート絶縁膜22の表面に形成されたドープトPoly−Siによって構成されるゲート電極23によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜22は、トレンチ21の内壁面を熱酸化することで形成され、厚さがトレンチ21の側面側および底部側で共に100nm程度とされている。
また、メインセル領域Rmおよびセンスセル領域Rsのゲート電極23は、図4に示すように、トレンチゲート構造の両端においてトレンチ21の外部に引き出されたゲートライナー23aにて連結されている。ゲートライナー23aは、図1C中ハッチングで示したように、センスセル領域Rsの周囲を囲むように形成されており、後述する素子分離部Inを跨いでメインセル領域Rmに至るように形成されている。図中には一部しか示されていないが、ゲートライナー23aは、メインセル領域Rmの周囲を囲むようにも形成されている。
本実施形態では、このような構造により、トレンチゲート構造が構成されている。また、トレンチ21は、図1A中のy軸方向、すなわち<11−20>方向を長手方向として延設されている。本実施形態では、このようにトレンチ21が<11−20>方向に延設されることにより、トレンチ21の側壁面である(1−100)面にファセット面が形成されることを抑制できる。また、(1−100)面をチャネルとして用いることができるため、チャネル移動度依存性の影響を低減できる。なお、トレンチ21は、図1Aに示すように、x軸方向に沿って複数並べて形成されることでストライプ状とされる。また、上記のソース領域19およびコンタクト層20は、図1Cに示すようにトレンチ21の延設方向に沿って延設されている。
ソース領域19およびコンタクト層20の表面やゲート電極23の表面には、ソース電極24や図示しないゲート配線が形成されている。なお、本実施形態では、ソース電極24が第1電極に相当している。
ソース電極24およびゲート配線は、複数の金属、例えばNi/Al等にて構成されており、少なくともn型SiC、すなわちソース領域19やnドープの場合のゲート電極23と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、ソース電極24およびゲート配線は、少なくともp型SiC、すなわちコンタクト層20やpドープの場合のゲート電極23と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。
なお、これらソース電極24およびゲート配線は、層間絶縁膜25上において分離されることで電気的に絶縁されている。そして、ソース電極24は、層間絶縁膜25に形成されたコンタクトホール25aを通じてソース領域19およびコンタクト層20と電気的に接続されている。これにより、第1ディープ層14は、コンタクト層20、ベース領域18、第2ディープ層17を介してソース電極24と同電位に維持される。また、ゲート配線は、図2〜図4とは別断面において、層間絶縁膜25に形成されたコンタクトホールを通じてゲート電極23と電気的に接続されている。
基板11の裏面側には、基板11と電気的に接続されるドレイン電極26が形成されている。なお、本実施形態では、基板11がドレイン層として機能する。また、本実施形態では、ドレイン電極26が第2電極に相当している。
以上のようにして、メインセル領域Rmおよびセンスセル領域Rsに備えられたnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。そして、図1Bに示すように、ソース電極24については、メインセル領域Rmのメインソース電極24aとセンスセル領域Rsのセンスソース電極24bとに分離されており、それぞれが別々に外部との電気的な接続が行えるようになっている。
なお、センスソース電極24bについては、メインソース電極24aに形成されたスリット24dの内側に配置された引出配線24cを通じて外部との電気的接続が行えるようになっている。
また、このような縦型MOSFETが備えられたメインセル領域Rmとセンスセル領域Rsとの間に素子分離部Inが備えられ、素子分離部Inによってメインセル領域Rmとセンスセル領域Rsとの間が電気的に分離されている。
素子分離部Inは、センスセル領域Rsを囲むようにして形成されており、メインセル領域Rmやセンスセル領域Rsと同様のトレンチゲート構造によって素子分離構造が構成されている。
図4に示すように、素子分離部Inにおいても、基板11、n型層12、第1電流分散層13、第1ディープ層14、第2電流分散層15、第2ディープ層17、ベース領域18を備えた構成とされている。
より詳しくは、素子分離部Inでは、ソース領域19を備えていないが、素子分離部Inのベース領域18は、図示しない部分でコンタクトを介してセンスセルの電極24bまたはメインセルの電極24aと電気的に接続されている。その他の各部の構成については、メインセル領域Rmやセンスセル領域Rsの縦型MOSFETと概ね同様の構成とされている。つまり、素子分離部Inに備えられる各部の不純物濃度や厚みについては、セル領域に備えられる各部と等しくされている。そして、第1ディープ層14については、トレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第2ディープ層17と連結されている。
トレンチゲート構造の両側に位置する第1ディープ層14は、間隔B3だけ離れて配置されている。この間隔B3は、素子分離部Inでの第2ディープ層17の間隔B4よりも小さくされており、第1ディープ層14が第2ディープ層17よりもトレンチゲート構造側に突き出した状態になっている。この素子分離部Inにおける第1ディープ層14の間隔B3は、素子分離部Inとセル領域とで第1電流分散層13や第1ディープ層14の不純物濃度が同じとされている場合には、セル領域における第1ディープ層14の間隔B1以下とされる。
また、素子分離部Inのトレンチゲート構造は、セル領域に備えられた縦型MOSFETのトレンチゲート構造と同様に、トレンチ21内にゲート絶縁膜22を介してゲート電極23を備えた構造とされている。このゲート電極23は、トレンチ21内のみでなく、トレンチ21の外部にも延設されることで、図4に示すようにトレンチ21の長手方向を法線とする断面での形状がT字形状とされている。そして、このトレンチ21の外部に延設された部分を通じてメインセル領域Rmおよびセンスセル領域Rsのゲート電極23と電気的に接続されている。また、このトレンチゲート構造は、センスセル領域Rsを囲むように形成されていることから、多角形状、ここでは四角形状でレイアウトされており、多角形状を構成する各辺の境界位置となる各角部が円弧状に丸められた形状をなしている。そして、トレンチゲート構造を構成する各辺は、x軸方向に伸びる二辺とy軸方向に伸びる二辺とによって構成されている。
本実施形態の場合、素子分離部Inでのトレンチ21の幅をセル領域でのトレンチ21の幅と等しくしており、素子分離部Inとセル領域でのトレンチゲート構造の幅が等しくなるようにしている。このトレンチゲート構造がフィールドプレート構造として機能し、ゲート電極23がベース領域18と同電位となっている状態においてドレイン電極26に高電圧が印加されても、素子分離部Inの耐圧が得られるようになっている。
以上が本実施形態におけるSiC半導体装置の構成である。次に、上記SiC半導体装置の作動について説明する。
まず、上記SiC半導体装置は、ゲート電極23にゲート電圧が印加される前のオフ状態では、ベース領域18に反転層が形成されない。このため、ドレイン電極26に正の電圧、例えば1600Vが印加されたとしても、ソース領域19からベース領域18内に電子が流れず、ソース電極24とドレイン電極26との間には電流が流れない。
また、ゲート電極23にゲート電圧が印加される前の状態では、ドレイン−ゲート間に電界がかかり、ゲート絶縁膜22の底部に電界集中が発生し得る。しかしながら、上記SiC半導体装置では、トレンチ21よりも深い位置に、第1ディープ層14および第1電流分散層13が備えられている。このため、第1ディープ層14および第1電流分散層13との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜22に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜22が破壊されることを抑制できる。
そして、ゲート電極23に所定のゲート電圧、例えば20Vが印加されると、ベース領域18のうちのトレンチ21に接している表面にチャネルが形成される。このため、ソース電極24から注入された電子は、ソース領域19からベース領域18に形成されたチャネルを通った後、第2電流分散層15に流れる。そして、第2電流分散層15に流れた電子は、第1電流分散層13を通過してn型層12に流れ、その後にドレイン層としての基板11を通過してドレイン電極26へ流れる。これにより、ソース電極24とドレイン電極26との間に電流が流れ、SiC半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第2電流分散層15、第1電流分散層13およびn型層12を通過して基板11へ流れるため、第2電流分散層15、第1電流分散層13およびn型層12を有したドリフト層16が構成されているといえる。
この際、第1ディープ層14および第2ディープ層17と、第1電流分散層13および第2電流分散層15との間には、逆バイアスが印加された状態となり、空乏層が伸びる。このとき、第1電流分散層13および第2電流分散層15のn型不純物濃度をn型層12よりも高濃度にしておけば、n型層12と同濃度にした場合と比較して、第1ディープ層14から延びる空乏層の広がりが抑制される。このため、電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
また、本実施形態では、素子分離部Inにもトレンチゲート構造を備えるようにして素子分離を行っている。このようにトレンチゲート構造を備えるようにしているため、トレンチゲート構造がフィールドプレート構造として機能し、ドレイン電極26に高電圧が印加されても素子分離部Inの耐圧が得られる。
そして、素子分離部Inでの第1ディープ層14の間隔B3をセル領域での第1ディープ層14の間隔B1以下としている。このため、素子分離部Inの耐圧がメインセル領域Rmの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Inが先にブレークダウンすることはなく、メインセル領域Rmが先もしくは素子分離部Inとメインセル領域Rmが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Inで先にブレークダウンが生じることを抑制でき、センスセル領域Rs側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
以上が本実施形態におけるSiC半導体装置の作動である。次に、メインセル領域Rmおよびセンスセル領域Rsを含むセル領域と素子分離部Inにおける第1電流分散層13の具体的な不純物濃度および幅、つまり第1ディープ層14の間隔B1について説明する。
まず、セル領域における第1電流分散層13の不純物濃度および幅について、下記に基づいて設定している。
図5に示されるように、第1電流分散層13のオン抵抗は、第1電流分散層13の不純物濃度が高くなるほど低くなる。詳しくは、第1電流分散層13のオン抵抗は、0.5mΩ・cm以上の範囲では、不純物濃度が高くなるにつれて急峻に低くなり、0.5mΩ・cm未満の範囲では、不純物濃度が高くなるにつれて緩やかに低くなる。また、オン抵抗は、第1電流分散層13の幅にも依存し、第1電流分散層13の幅が広くなるほど低くなる。このため、本実施形態では、オン抵抗が0.5mΩ・cm未満となるように、第1電流分散層13の不純物濃度および幅が設定されている。
次に、図6に示されるように、オフ時にゲート絶縁膜22に印加される電界は、第1電流分散層13の不純物濃度が高くなるほど大きくなり、第1電流分散層13の幅が広くなるほど大きくなる。ここで、本実施形態のようなトレンチゲート構造を有するSiC半導体装置では、ゲート絶縁膜22に印加される電界が3.0MV/cm未満であれば一般的に高信頼性とされている。したがって、本実施形態では、ゲート絶縁膜22に印加される電界が3.0MV/cm未満となるように、第1電流分散層13の不純物濃度および幅が設定されている。
さらに、図7に示されるように、耐圧は、第1電流分散層13の不純物濃度が高くなるほど低くなり、第1電流分散層13の幅が広くなるほど低くなる。ここで、本実施形態のようなトレンチゲート構造を有するSiC半導体装置では、現状では、2000Vの耐圧が理論的に最大とされており、1600Vの耐圧を有すれば十分に高耐圧であるとされている。このため本実施形態では、耐圧が1600V以上となるように、第1電流分散層13の不純物濃度および幅が設定されている。
そして、上記図5〜図7をまとめると、図8のようになる。具体的には、図8において、ハッチングを施した部分が、図5の第1電流分散層13のオン抵抗、図6のゲート絶縁膜22に印加される電界、図7の耐圧の全てを満たす領域となる。
このため、本実施形態では、セル領域における第1電流分散層13の不純物濃度をy[cm−3]とし、第1電流分散層13の幅をx[μm]とすると、2×1016/x1.728<y<−2×1017x+3×1017とされている。これにより、本実施形態では、オン抵抗を低減しつつ、ゲート絶縁膜22に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。なお、本実施形態では、複数の第1ディープ層14は、それぞれx軸方向に沿って延設されているため、第1電流分散層13の幅が第1電流分散層13における最も狭い部分の長さに相当する。
そして、上記のようにセル領域での第1電流分散層13の不純物濃度y[cm−3]および幅x[μm]に相当する間隔B1が設定されることから、それに基づいて素子分離部Inでの第1電流分散層13の不純物濃度および幅に相当する間隔B3を設定する。本実施形態の場合、素子分離部Inにおける第1電流分散層13の不純物濃度については、セル領域における第1電流分散層13の不純物濃度y[cm−3]と等しくされており、間隔B3については、間隔B1に相当する幅x[μm]以下とされている。
このようにすることで、セル領域における縦型MOSFETの耐圧条件を満たしつつ、さらに素子分離部Inをそれ以上の耐圧に設計できる。このため、ブレークダウン時には、素子分離部Inがメインセル領域Rmよりも先にブレークダウンすることはなく、メインセル領域Rmが先もしくは素子分離部Inとメインセル領域Rmが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Inで先にブレークダウンが生じることを抑制でき、センスセル領域Rs側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
次に、本実施形態のSiC半導体装置の製造方法について図9A〜図9J、図10A〜図10Jを参照しつつ説明する。なお、図9A〜図9Jは、図3に相当する断面図であり、図10A〜図10Jは図4に相当する断面図である。
まず、図9Aおよび図10A示されるように、上記n型の基板11を用意する。そして、この基板11の表面に、SiCからなるn型層12をエピタキシャル成長させる。
次に、図9Bおよび図10Bに示されるように、n型層12の表面に図示しないマスクを形成し、第1電流分散層13の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。具体的には、メインセル領域Rmおよびセンスセル領域Rsを含むセル領域および素子分離部Inのみが開口し、外周耐圧領域が覆われるようにマスクをパターニングする。そして、マスク上から窒素またはリン等のn型不純物をイオン注入すると共に熱処理することにより、第1電流分散層13を形成する。その後、マスクを除去する。なお、マスクとしては、例えば、LTO(Low Temperature oxide)膜等が用いられる。また、本実施形態では、後述の工程でもマスクが用いられるが、各マスクは、例えば、LTO膜等が用いられる。
本実施形態では、このように第1電流分散層13をイオン注入によって形成している。このため、第1電流分散層13をエピタキシャル膜で形成する場合と比較して、第1電流分散層13の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。ただし、第1電流分散層13をエピタキシャル膜で形成することも勿論可能である。
次に、図9Cおよび図10Cに示されるように、図示しないマスクを形成し、セル領域および素子分離部Inにおいて、第1ディープ層14の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のp型不純物をイオン注入すると共に熱処理することにより、第1ディープ層14を形成する。
なお、セル領域における第1ディープ層14は、上記のように、ストライプ状であって、第1電流分散層13より浅く形成される。また、第1電流分散層13および第1ディープ層14は、上記のように、2×1016/x1.728<y<−2×1017x+3×1017を満たすように形成される。また、素子分離部Inにおける第1ディープ層14は、間隔B3がセル領域における第1ディープ層14の間隔B1以下となるように形成される。
続いて、図9Dおよび図10Dに示されるように、n型層12上に、SiCからなる第2電流分散層15をエピタキシャル成長させる。これにより、n型層12、第1電流分散層13、第2電流分散層15を有するドリフト層16が構成される。
次に、図9Eおよび図10Eに示されるように、図示しないマスクを形成し、第2ディープ層17の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のp型不純物をイオン注入すると共に熱処理することにより、第2ディープ層17を形成する。
この際、第2ディープ層17を第1ディープ層14の延設方向と交差する方向に延設する。このため、第2ディープ層17を形成する際に多少の位置ずれがあったとしても、第1ディープ層14と第2ディープ層17とが繋がらないという不具合が発生することを抑制できる。
次に、図9Fおよび図10Fに示されるように、第2電流分散層15および第2ディープ層17上に、p型不純物層をエピタキシャル成長させることによってベース領域18を形成する。
続いて、図9Gおよび図10Gに示されるように、ベース領域18上に、図示しないマスクを形成し、ソース領域19の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上から窒素などのn型不純物をイオン注入すると共に熱処理することにより、ソース領域19を形成する。これにより、メインセル領域Rmおよびセンスセル領域Rsにソース領域19が形成され、素子分離部Inにはソース領域19が形成されないようにできる。
そして、図9Hおよび図10Hに示されるように、図示しないマスクを形成し、コンタクト層20の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のp型不純物をイオン注入すると共に熱処理することにより、コンタクト層20を形成する。
次に、図9Iおよび図10Iに示されるように、図示しないマスクを形成した後、トレンチ21の形成予定領域が開口するようにマスクをパターニングする。そして、異方性エッチングを行ってトレンチ21を形成する。また、必要に応じて、異方性エッチングを行った後、等方性エッチングや犠牲層酸化を行う。具体的には、メインセル領域Rmおよびセンスセル領域Rsでは、ソース領域19およびベース領域18を貫通し、第2電流分散層15内に底部が位置するように、トレンチ21を形成する。つまり、トレンチ21の底面より下方に、第1電流分散層13および第1ディープ層14が位置するように、トレンチ21を形成する。また、素子分離部Inでは、ベース領域18を貫通し、第2電流分散層15内に底部が位置するように、トレンチ21を形成する。
このとき、トレンチ21が第2電流分散層15の底部まで形成されても良いが、その場合、トレンチ21の底部が第1電流分散層13および第1ディープ層14に接する状態となる。そのような構造になる場合、欠陥が残る可能性があるイオン注入部にトレンチ21の底部が接することになり、リークが発生し得る。このため、リーク抑制の観点からも、トレンチ21の底部が第2電流分散層15内に位置した状態となるようにするのが好ましい。
次に、図9Jおよび図10Jに示されるように、トレンチ21内を含む場所にゲート絶縁膜22を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化、すなわち熱酸化によりゲート絶縁膜22を形成する。続いて、ゲート絶縁膜22の表面にn型不純物をドーピングしたポリシリコン層を例えば600℃の温度下で440nm程度成膜したのち、トレンチ21内にゲート絶縁膜22およびゲート電極23が残るようにエッチバック工程等を行う。これにより、トレンチゲート構造が構成される。
その後の工程に関しては、従来と同様であるため図示しないが、簡単に説明すると、まず、層間絶縁膜25を成膜する。そして、ソース領域19の一部およびコンタクト層20が露出するコンタクトホール25aおよびゲート電極23の一部が露出するコンタクトホールを形成する。次に、各コンタクトホール25aを埋め込むように電極材料を成膜した後、当該電極材料をパターニングすることでソース電極24やゲート配線を形成する。また、基板11の裏面側にドレイン電極26を形成する。このようにして、本実施形態のSiC半導体装置が製造される。
以上説明したように、本実施形態では、トレンチ21よりも深い位置に、n型層12よりも高不純物濃度とされた第1電流分散層13と、当該第1電流分散層13内に形成された第1ディープ層14とを有している。このため、ゲート絶縁膜22に高電界が入り難くなり、ゲート絶縁膜22が破壊されることを抑制できる。
また、素子分離部Inにもトレンチゲート構造を備えるようにして素子分離を行っている。このようにトレンチゲート構造を備えるようにしているため、トレンチゲート構造がフィールドプレート構造として機能し、ドレイン電極26に高電圧が印加されても素子分離部Inの耐圧が得られる。
そして、素子分離部Inでの第1ディープ層14の間隔B3をセル領域での第1ディープ層14の間隔B1以下としている。このため、素子分離部Inの耐圧がメインセル領域Rmの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Inが先にブレークダウンすることはなく、メインセル領域Rmが先もしくは素子分離部Inとメインセル領域Rmが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Inで先にブレークダウンが生じることを抑制でき、センスセル領域Rs側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
また、第1電流分散層13のn型不純物濃度をn型層12よりも高濃度にすれば、n型層12と同濃度にした場合と比較して、第1ディープ層14から延びる空乏層の広がりが抑制される。このため、電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
さらに、第1電流分散層13および第1ディープ層14は、トレンチ21よりも深い位置に形成されている。このため、第1ディープ層14を形成する際にアライメントズレ等が発生したとしても、第1ディープ層14とトレンチ21とが接することを抑制できる。
また、第1ディープ層14は、第1電流分散層13内に形成されている。つまり、第1ディープ層14は、第1ディープ層14の底部とn型層12との間に第1電流分散層13が位置するように形成されている。このため、第1ディープ層14から延びる空乏層がn型層12側に大きく延び、オン抵抗が増加することを抑制できる。
さらに、第2ディープ層17は、第1ディープ層14の延設方向と交差する方向に延設されている。このため、第2ディープ層17を第1ディープ層14の延設方向に沿って延設した場合と比較して、位置ずれ等が発生した場合に第2ディープ層17と第1ディープ層14とが繋がらないという不具合が発生することを抑制できる。つまり、第1ディープ層14がフローティング状態になるという不具合が発生することを抑制できる。
また、第2ディープ層17は、第1ディープ層14とベース領域18、つまりソース電極24とを繋ぐ機能を主に発揮するものであり、トレンチ21から離れた位置に形成されている。このため、第2ディープ層17がトレンチ21と接している場合と比較して、ベース領域18に形成されたチャネルを通過した電子が第2電流分散層15に流れる際、第2電流分散層15へと流れる経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
さらに、第2電流分散層15のn型不純物濃度をn型層12よりも高濃度とすればn型層12と同濃度とされている場合と比較して、第2ディープ層17から延びる空乏層の広がりも抑制される。つまり、第1電流分散層13内の電流経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
また、第1電流分散層13および第1ディープ層14は、第1電流分散層13の不純物濃度をy[cm−3]、第1電流分散層13の幅をx[μm]とすると、2×1016/x1.728<y<−2×1017x+3×1017となるように形成されている。このため、オン抵抗を低減しつつ、ゲート絶縁膜22に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。
(第1実施形態の変形例)
(1)上記第1実施形態では、メインセル領域Rmおよびセンスセル領域Rsの第1電流分散層13の不純物濃度と素子分離部Inの第1電流分散層13の不純物濃度を等しくしている。これに対して、メインセル領域Rmおよびセンスセル領域Rsの第1電流分散層13の不純物濃度よりも素子分離部Inの第1電流分散層13の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Inにおいて第1電流分散層13側に形成される空乏層の幅が、メインセル領域Rmおよびセンスセル領域Rsにおいて第1電流分散層13側に形成される空乏層の幅よりも広くなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Rmおよびセンスセル領域Rsの第1電流分散層13の不純物濃度よりも素子分離部Inの第1電流分散層13の不純物濃度を低くする場合、第1電流分散層13の形成手法を第1実施形態に対して変更する必要がある。例えば、第1電流分散層13を形成する際に、まずは素子分離部Inでの第1電流分散層13の不純物濃度で形成しておき、その後、マスクを用いたn型不純物のイオン注入により、セル領域での第1電流分散層13の不純物濃度まで濃度を高くする。これにより、メインセル領域Rmおよびセンスセル領域Rsの第1電流分散層13の不純物濃度よりも素子分離部Inの第1電流分散層13の不純物濃度を低くする構造を実現できる。
(2)また、上記第1実施形態では、メインセル領域Rmおよびセンスセル領域Rsの第2電流分散層15の不純物濃度と素子分離部Inの第2電流分散層15の不純物濃度を等しくしている。これに対して、メインセル領域Rmおよびセンスセル領域Rsの第2電流分散層15の不純物濃度よりも素子分離部Inの第2電流分散層15の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Inにおいて第2電流分散層15側に形成される空乏層の幅が、メインセル領域Rmおよびセンスセル領域Rsにおいて第2電流分散層15側に形成される空乏層の幅よりも広くなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Rmおよびセンスセル領域Rsの第2電流分散層15の不純物濃度よりも素子分離部Inの第2電流分散層15の不純物濃度を低くする場合、第2電流分散層15の形成手法を第1実施形態に対して変更する必要がある。例えば、第2電流分散層15を形成する際に、まずは素子分離部Inでの第2電流分散層15の不純物濃度で形成しておき、その後、マスクを用いたn型不純物のイオン注入により、セル領域での第2電流分散層15の不純物濃度まで濃度を高くする。これにより、メインセル領域Rmおよびセンスセル領域Rsの第2電流分散層15の不純物濃度よりも素子分離部Inの第2電流分散層15の不純物濃度を低くする構造を実現できる。
(3)また、上記第1実施形態では、メインセル領域Rmおよびセンスセル領域Rsの第2ディープ層17の間隔B2を素子分離部Inの第2ディープ層17の間隔B4と等しくしている。これに対して、メインセル領域Rmおよびセンスセル領域Rsの第2ディープ層17の間隔B2よりも素子分離部Inの第2ディープ層17の間隔B4を狭くすることもできる。このような構成にすると、素子分離部Inにおいてセル領域よりも第2電流分散層15側に等電位線が入り込み難くなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Rmおよびセンスセル領域Rsの第2ディープ層17の間隔B2よりも素子分離部Inの第2ディープ層17の間隔B4を狭くするには、第2ディープ層17を生成する際のイオン注入のためのマスクを変更するだけで良い。
(4)また、第1実施形態では、メインセル領域Rmおよびセンスセル領域Rsのトレンチゲート構造と素子分離部Inのトレンチゲート構造の幅を等しくしている。これに対して、素子分離部Inのトレンチゲート構造の幅をセル領域でのトレンチゲート構造の幅よりも狭くなるようにし、素子分離部Inのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにしても良い。
すなわち、トレンチ21のエッチング時のマイクロローディング効果により、トレンチゲート構造の深さは、トレンチゲート構造の幅、つまりトレンチ21の幅に依存し、トレンチゲート構造の幅が狭いほど深さが浅くなる。このため、素子分離部Inのトレンチ21の幅がセル領域のトレンチ21の幅よりも狭くなるようにしておけば、素子分離部Inのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにできる。
このような構成とすることで、素子分離部Inの方がセル領域よりも第1ディープ層14の底部からトレンチゲート構造の底部までの距離が長くなり、等電位線がせり上がってきても、トレンチゲート構造に到達しにくくなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
(第2実施形態)
第2実施形態について説明する。第2実施形態は、第1実施形態に対してセル領域における縦型MOSFETの構造および素子分離部Inの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
図11、図12Aおよび図12Bに示すように、本実施形態では、セル領域と素子分離部Inの双方において、第1実施形態で説明した第1ディープ層14と第2ディープ層17を1つのディープ層31によって構成している。同様に、第1電流分散層13と第2電流分散層15を1つの電流分散層32によって構成している。
このように、1層構造としたディープ層31と、その間に配置される1層構造の電流分散層32とすることもできる。このような構造の場合、トレンチゲート構造の下方ではドレイン電極26に高電圧が印加された際の等電位線の入り込みを防げるようにディープ層31の間隔を設定することになるが、ディープ層31とトレンチゲート構造との間隔を確保する必要もある。このため、第1実施形態と比較すると高耐圧が得られないが、ディープ層31によって等電位線のせり上がりを抑制できるため、所望の耐圧を得ることはできる。
そして、このような構造においても、素子分離部Inでのディープ層31の間隔B3をメインセル領域Rmおよびセンスセル領域Rsを含むセル領域でのディープ層31の間隔B1以下にしている。このため、素子分離部Inの耐圧がメインセル領域Rmの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Inが先にブレークダウンすることはなく、メインセル領域Rmが先もしくは素子分離部Inとメインセル領域Rmが同時にブレークダウンするようにできて、第1実施形態と同様の効果を得ることが可能となる。
なお、このような構造のSiC半導体装置の製造方法は、ほぼ第1実施形態と同様である。すなわち、第1実施形態で説明した図9B、図9Cおよび図10B、図10Cに示した工程を無くした製造方法とすることで、本実施形態のSiC半導体装置を製造できる。ただし、図9D、図9Eおよび図10D、図10Eに示す工程では、第2ディープ層17を形成する工程に代えてディープ層31を形成する工程とし、第2電流分散層15を形成する工程に代えて電流分散層32を形成する工程とする。また、ディープ層31を形成する際のイオン注入時には、より深い位置までp型不純物が注入されるように、ハイエネルギーでのイオン注入を行うようにする。
(第2実施形態の変形例)
(1)上記第2実施形態では、メインセル領域Rmおよびセンスセル領域Rsの電流分散層32の不純物濃度と素子分離部Inの電流分散層32の不純物濃度を等しくしている。これに対して、メインセル領域Rmおよびセンスセル領域Rsの電流分散層32の不純物濃度よりも素子分離部Inの電流分散層32の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Inにおいて電流分散層32側に形成される空乏層の幅が、メインセル領域Rmおよびセンスセル領域Rsにおいて電流分散層32側に形成される空乏層の幅よりも広くなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Rmおよびセンスセル領域Rsの電流分散層32の不純物濃度よりも素子分離部Inの電流分散層32の不純物濃度を低くする場合、各領域での電流分散層32の形成手法を第2実施形態に対して変更する必要がある。例えば、電流分散層32を形成する際に、まずは素子分離部Inでの電流分散層32の不純物濃度で形成しておき、その後、マスクを用いたn型不純物のイオン注入により、セル領域での電流分散層32の不純物濃度まで濃度を高くする。これにより、メインセル領域Rmおよびセンスセル領域Rsの電流分散層32の不純物濃度よりも素子分離部Inの電流分散層32の不純物濃度を低くする構造を実現できる。
(2)また、第2実施形態でも、素子分離部Inのトレンチゲート構造の幅をセル領域でのトレンチゲート構造の幅よりも狭くなるようにし、素子分離部Inのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにしても良い。これにより、素子分離部Inの方がセル領域よりも第1ディープ層14の底部からトレンチゲート構造の底部までの距離が長くなり、等電位線がせり上がってきても、トレンチゲート構造に到達しにくくなる。このため、素子分離部Inがよりメインセル領域Rmよりも高耐圧になり、より素子分離部Inで先にブレークダウンが生じることを抑制することが可能となる。
(第3実施形態)
第3実施形態について説明する。第3実施形態は、第1実施形態に対してセル領域における縦型MOSFETの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
図13に示すように、本実施形態では、セル領域において、第1実施形態で説明した第1ディープ層14の延設方向を変えており、第1ディープ層14がトレンチゲート構造の長手方向と同方向に延設されるようにしている。具体的には、第1ディープ層14がトレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第2ディープ層17と連結されている。x軸方向において、第1ディープ層14の寸法は第2ディープ層17の寸法よりも大きくされており、第1電流分散層13が第2ディープ層17よりもトレンチゲート構造側に突き出した状態になっている。本実施形態の場合、このx軸方向における第1ディープ層14の距離が間隔B1とされ、素子分離部Inにおける第1ディープ層14の間隔B3がセル領域における第1ディープ層14の間隔B1以下にされている。
このように、セル領域に備えられる縦型MOSFETの第1ディープ層14および第1電流分散層13を素子分離部Inの第1ディープ層14および第1電流分散層13と同様、トレンチゲート構造の両側に備える構成とすることもできる。このような構造の場合でも、トレンチゲート構造の下方ではドレイン電極26に高電圧が印加された際の等電位線の入り込みを抑制することが可能となり、高耐圧を得ることができる。
そして、このような構造においても、素子分離部Inでの第1ディープ層14の間隔B3をメインセル領域Rmおよびセンスセル領域Rsを含むセル領域での第1ディープ層14の間隔B1以下にしている。このため、素子分離部Inの耐圧がメインセル領域Rmの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Inが先にブレークダウンすることはなく、メインセル領域Rmが先もしくは素子分離部Inとメインセル領域Rmが同時にブレークダウンするようにできて、第1実施形態と同様の効果を得ることが可能となる。
なお、このような構造のSiC半導体装置の製造方法は、ほぼ第1実施形態と同様である。すなわち、第1実施形態で説明した図9Cおよび図10Cに示した工程において、p型不純物のイオン注入時に用いるマスクのパターンを変更し、本実施形態のレイアウトの第1ディープ層14が形成されるようにすれば良い。
(第3実施形態の変形例)
上記第3実施形態のように、セル領域において、第1ディープ層14がトレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第2ディープ層17と連結される構造に対しても、第1実施形態の各変形例と同様の構成を適用できる。すなわち、第1実施形態の変形例で示した(1)〜(4)のいずれも、第3実施形態の構成に対しても適用でき、それぞれの変形例と同様の効果を得ることができる。
(第4実施形態)
第4実施形態について説明する。第4実施形態は、素子分離部Inとセンスセル領域Rsとの間の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
メインセル領域Rmおよびセンスセル領域Rsを素子分離部Inによって電気的に分離する構造とする場合において、素子分離部Inでブレークダウンが発生し、アバランシェ電流が増加すると、センスセル領域Rs側に少数キャリアとなるホールが流れ込み得る。このように面積の小さなセンスセル領域Rs側にホールが集中して流れ込むと、センスセルが素子破壊される可能性がある。
この課題は、上記第1〜第3実施形態のように、素子分離部Inの耐圧がメインセル領域Rmの耐圧以上に設計される場合にも、そのような設計とされない場合にも発生し得る。第1〜第3実施形態のような設計とされる場合、メインセル領域Rmで耐圧が決まることになるが、アバランシェ電流が増加すれば動作電圧が上がる。このため、図15に示すように、メインセル領域Rmの耐圧よりも高い電圧まで上昇したときに素子分離部Inもブレークダウンしてアバランシェ電流が流れることになる。つまり、メインセル領域Rmにおいて電圧V1でブレークダウンが生じるが、アバランシェ電流、換言すればドレイン電流が増加すると動作電圧が上がり、電圧V2において素子分離部Inでもブレークダウンが生じる。そして、これにより素子分離部Inで発生した少数キャリアがセンスセル領域Rs側に流れ込み、素子破壊に至る可能性がある。
そこで、本実施形態では、図16および図17に示すように、素子分離部Inとセンスセル領域Rsとの間において、ベース領域18の表層部にキャリア引き抜き用のp型の引抜コンタクト層40を形成し、ソース電極24と電気的に接続されるようにしている。図16に示すように、引抜コンタクト層40については、多角形状、ここでは四角形状でレイアウトされた素子分離部Inの各辺もしくは各角部と対応する位置に配置されている。本実施形態では、素子分離部Inの各辺と対応する位置に形成された引抜コンタクト層40aと各角部と対応する位置に形成された引抜コンタクト層40bの双方が備えられている。
引抜コンタクト層40については、メインソース電極24aとセンスソース電極24bのいずれに接続しても良い。ただし、引抜コンタクト層40をセンスソース電極24bに接続させると、センスソース電極24bのレイアウト設計の容易化を図ることができる。すなわち、メインセル領域Rmと比較してセンスセル領域Rsの面積が小さく、センスセル領域Rsにのみセンスソース電極24bを形成するとセンスソース電極24bの面積も小さくなってレイアウト設計が難しい。これに対して、引抜コンタクト層40をセンスソース電極24bに接続させると、センスソース電極24bの面積を素子分離部Inまで拡張できるため、面積を広くできる分、センスソース電極24bのレイアウト設計を容易化できる。
このように、本実施形態では、素子分離部Inとセンスセル領域Rsとの間に、キャリア引き抜き用の引抜コンタクト層40を形成してあり、ソース電極24を通じてキャリア引き抜きが行えるようになっている。これにより、素子分離部Inがブレークダウンしても、素子分離部Inで発生した少数キャリアが引抜コンタクト層40を通じて引き抜かれ、センスセル領域Rs側に流れ込むことが抑制される。したがって、少数キャリアがセンスセル領域Rs側に流れ込むことによる素子破壊を抑制することが可能となる。
このような引抜コンタクト層40については、センスセル領域Rsと素子分離部Inとの間のいずれの位置に形成されていても構わないが、特に素子分離部Inの各角部を覆うように配置されていると好ましい。素子分離部Inは、直線状の四辺によって四角形状とされるが、四隅となる各角部において円弧状とされる。この円弧状の部分において少数キャリアが集中し易く、センスセル領域Rs側に流れ込むと素子破壊に至りやすい。
このため、素子分離部Inの各角部に対応する位置に引抜コンタクト層40bを備えている。引抜コンタクト層40bにて素子分離部Inの各角部を覆うようにするには、素子分離部Inの円弧状の部分を円弧とした扇形を想定し、その扇形の半径となる両直線を跨ぐように引抜コンタクト層40bが形成されていれば良い。
さらに、素子分離部Inのブレークダウン時に、素子分離部Inの角部で発生した少数キャリアがセンスセル領域Rsの寄生トランジスタ、つまりソース領域19とベース領域18とドリフト層16が構成するPNPトランジスタに流れ込むことも懸念される。このため、図16に示した直線L1を跨ぐように引抜コンタクト層40bが配置されると好ましい。直線L1は、素子分離部Inにおけるトレンチゲート構造の直線状の部分と円弧状の部分との境界位置と、センスセル領域Rsにおけるソース領域19と、を最短距離で結んだ直線である。この直線L1を跨ぐように引抜コンタクト層40bを形成すれば、少数キャリアが最短距離で寄生トランジスタ側に流れ込もうとしても、それを引抜コンタクト層40bで引き抜くことが可能となる。
なお、ここで説明した引抜コンタクト層40については、ベース領域18を形成した後に、所定のマスクを用いてp型不純物をイオン注入することで形成可能である。例えば、コンタクト層20を形成する際に、同時に引抜コンタクト層40を形成することができる。
(他の実施形態)
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、トレンチゲート構造の縦型半導体素子として、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明した。しかしながら、これは一例を挙げたに過ぎず、他の構成のトレンチゲート構造の縦型半導体素子としても良い。例えば、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記各実施形態では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対して基板11の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
また、上記第1、第3実施形態では、第1電流分散層13内に第1ディープ層14が配置され、かつ、第1電流分散層13よりも第1ディープ層14が浅く形成されるようにしたが、必ずしもこのような構成になっていなくても良い。すなわち、基板11の面方向において第1電流分散層13と第1ディープ層14とが交互に配置されることで、第1電流分散層13が第1ディープ層14に挟まれる構造とされていれば良い。
また、上記第1、第3実施形態において、第2ディープ層17をトレンチゲート構造の長手方向に沿って延設した構造としたが、第2ディープ層17は第1ディープ層14とベース領域18とを連結する役割を果たせば良い。このため、例えば、第2ディープ層17が複数の分割された構造となっていても良い。さらに、コンタクト層20が形成されていなくてもよい。つまり、ソース電極24がベース領域18と接続されていてもよい。
また、上記各実施形態において、ゲート絶縁膜22は、熱酸化によらない酸化膜、または窒化膜等を含む構成とされていてもよい。
さらに、上記各実施形態において、ベース領域18上にp型不純物層をエピタキシャル成長させることによってコンタクト層20を形成した後、ソース領域19を形成するようにしてもよい。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー(−)を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
11…基板、12…n型層(第1不純物領域)、13…第1電流分散層、14…第1ディープ層、15…第2電流分散層、17…第2ディープ層、18…ベース領域、19…ソース領域(第2不純物領域)、21…トレンチ、22…ゲート絶縁膜、23…ゲート電極、24…ソース電極(第1電極)、26…ドレイン電極(第2電極)、Rm…メインセル領域、Rs…センスセル領域、In…素子分離部

Claims (18)

  1. トレンチゲート構造の縦型半導体素子がメインセル領域(Rm)およびセンスセル領域(Rs)を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部(In)によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第1導電型または第2導電型の基板(11)と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第1導電型の第1不純物領域(12)と、を有し、
    前記セル領域および前記素子分離部には、
    前記第1不純物領域の上に形成された第1導電型の炭化珪素からなる第1電流分散層(13)と、
    前記第1不純物領域の上に形成され、前記基板の面方向において前記第1電流分散層と交互に配置された第2導電型の炭化珪素からなる複数の第1ディープ層(14)と、
    前記第1電流分散層および前記第1ディープ層の上に形成され、前記第1電流分散層と繋がる第1導電型の炭化珪素からなる第2電流分散層(15)と、
    前記第1電流分散層および前記第1ディープ層の上に形成され、前記第1ディープ層と繋がる第2導電型の炭化珪素からなる第2ディープ層(17)と、
    前記第2電流分散層および前記第2ディープ層の上に形成され、前記第2ディープ層と繋がる第2導電型の炭化珪素からなるベース領域(18)と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ(21)の内壁面に形成されたゲート絶縁膜(22)と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極(23)と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第1不純物領域よりも高不純物濃度とされた第1導電型の炭化珪素からなる第2不純物領域(19)と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第2不純物領域と前記センスセル領域の前記第2不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第1電極(24、24a、24b)と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第2電極(26)と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第1電極と前記第2電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記第1ディープ層が前記トレンチゲート構造の両側に間隔(B3)離れて配置されており、該素子分離部における前記第1ディープ層の間隔が前記メインセル領域における前記第1ディープ層の間隔(B1)以下とされている、炭化珪素半導体装置。
  2. 前記素子分離部における前記第1電流分散層の第1導電型不純物濃度が前記メインセル領域における前記第1電流分散層の第1導電型不純物濃度以下とされている、請求項1に記載の炭化珪素半導体装置。
  3. 前記素子分離部における前記第2ディープ層の間隔(B4)が前記メインセル領域における前記第2ディープ層の間隔(B2)以下とされている、請求項1または2に記載の炭化珪素半導体装置。
  4. 前記素子分離部における前記第2電流分散層の第1導電型不純物濃度が前記メインセル領域における前記第2電流分散層の第1導電型不純物濃度以下とされている、請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。
  5. 前記第1電流分散層は、当該第1電流分散層の不純物濃度をy[cm−3]とし、隣合う前記第1ディープ層の間に位置する部分における最も狭い部分の長さをx[μm]とすると、y>2×1016/x1.728とされている、請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。
  6. 前記第1電流分散層は、当該第1電流分散層の不純物濃度をy[cm−3]とし、隣合う前記第1ディープ層の間に位置する部分における最も狭い部分の長さをx[μm]とすると、y<−2×1017x+3×1017とされている、請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置。
  7. 前記セル領域では、
    前記第1ディープ層は、前記トレンチの長手方向と交差する方向に延設されており、
    前記第2ディープ層は、前記第1ディープ層の延設方向と交差する方向に延設されている、請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。
  8. 前記セル領域では、
    前記第1ディープ層および前記第2ディープ層は、前記トレンチの長手方向と同方向に延設されている、請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。
  9. 前記素子分離部における前記トレンチゲート構造の幅が前記メインセル領域における前記トレンチゲート構造の幅以下とされ、
    前記素子分離部における前記トレンチゲート構造の深さが前記メインセル領域における前記トレンチゲート構造の深さ以下とされている、請求項1ないし8のいずれか1つに記載の炭化珪素半導体装置。
  10. トレンチゲート構造の縦型半導体素子がメインセル領域(Rm)およびセンスセル領域(Rs)を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部(In)によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第1導電型または第2導電型の基板(11)と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第1導電型の第1不純物領域(12)と、を有し、
    前記セル領域および前記素子分離部には、
    前記第1不純物領域の上に形成された第1導電型の炭化珪素からなる電流分散層(32)と、
    前記第1不純物領域の上に形成され、前記基板の面方向において前記電流分散層と交互に配置された第2導電型の炭化珪素からなる複数のディープ層(31)と、
    前記電流分散層および前記ディープ層の上に形成され、前記ディープ層と繋がる第2導電型の炭化珪素からなるベース領域(18)と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ(21)の内壁面に形成されたゲート絶縁膜(22)と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極(23)と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第1不純物領域よりも高不純物濃度とされた第1導電型の炭化珪素からなる第2不純物領域(19)と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第2不純物領域と前記センスセル領域の前記第2不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第1電極(24、24a、24b)と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第2電極(26)と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第1電極と前記第2電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記ディープ層が前記トレンチゲート構造の両側に間隔(B3)離れて配置されており、該素子分離部における前記ディープ層の間隔が前記メインセル領域における前記ディープ層の間隔(B1)以下とされている、炭化珪素半導体装置。
  11. 前記素子分離部における前記電流分散層の第1導電型不純物濃度が前記メインセル領域における前記電流分散層の第1導電型不純物濃度以下とされている、請求項10に記載の炭化珪素半導体装置。
  12. 前記素子分離部における前記トレンチゲート構造の幅が前記メインセル領域における前記トレンチゲート構造の幅以下とされ、
    前記素子分離部における前記トレンチゲート構造の深さが前記メインセル領域における前記トレンチゲート構造の深さ以下とされている、請求項10または11に記載の炭化珪素半導体装置。
  13. 前記素子分離部における前記ゲート電極は、前記メインセル領域および前記センスセル領域における前記ゲート電極と電気的に接続されている、請求項1ないし12のいずれか1つに記載の炭化珪素半導体装置。
  14. 前記素子分離部における前記ゲート電極は、前記トレンチの外部にも延設されており、断面T字型となっている、請求項1ないし13のいずれか1つに記載の炭化珪素半導体装置。
  15. 前記素子分離部は、前記センスセル領域を囲む多角形状とされていると共に、該多角形状の角部が円弧状とされており、
    前記素子分離部と前記センスセル領域との間にも前記ベース領域が形成され、
    さらに、前記素子分離部と前記センスセル領域との間に位置する前記ベース領域の表層部に、前記メインセル領域の前記第1電極もしくは前記センスセル領域の前記第1電極の一方に接続される第2導電型の引抜コンタクト層(40)が備えられている、請求項1ないし14のいずれか1つに記載の炭化珪素半導体装置。
  16. 前記引抜コンタクト層は、前記素子分離部の角部を覆うように形成されている、請求項15に記載の炭化珪素半導体装置。
  17. 前記引抜コンタクト層は、前記素子分離部のうち前記多角形状の各辺を構成する直線状の部分と前記角部を構成する円弧状の部分との境界位置と、前記センスセル領域における前記第2不純物領域とを最短距離で結ぶ直線(L1)を跨いで形成されている、請求項15または16に記載の炭化珪素半導体装置。
  18. 前記引抜コンタクト層は、前記素子分離部が構成する前記多角形状のすべての辺と前記センスセル領域との間に形成されている、請求項15ないし17のいずれか1つに記載の炭化珪素半導体装置。
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