JP2019054087A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】外周領域に備えられるガードリングとその周囲とのＰＮ接合での電界集中に起因する沿面破壊を抑制する。【解決手段】各ｐ型ガードリング２１がｎ−型層２の表面から離れた位置に形成されるようにする。これにより、ｐ型ガードリング２１とｎ−型層２とによるＰＮ接合の境界部が層間絶縁膜１０から離れた状態となる。このため、ＰＮ接合部に電界集中が発生しても、ＰＮ接合部に層間絶縁膜１０が接していないため、層間絶縁膜１０に印加される電界強度を抑制できる。したがって、層間絶縁膜１０や更にその上に図示しない保護膜を形成する場合などに、それらの最表面での電界強度の増加を抑制でき、沿面破壊の発生を抑制することが可能となる。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
従来より、ＭＯＳＦＥＴなどの半導体素子が形成されるセル領域とセル領域を囲む外周領域とを有する半導体装置では、外周領域に、素子耐圧を向上させるための外周耐圧構造を備えるようにしている。この外周耐圧構造として、ガードリング構造が挙げられる。ガードリング構造は、セル領域の周囲に形成した凹部の底面に接するようにｐ型ガードリングを形成することで構成され、セル領域を囲むようにｐ型ガードリングが複数本同心状に配置された構造とされている。このようなガードリング構造を備えることで、等電位線がセル領域から外周領域に向かって伸ばされ、ガードリング構造において徐々に終端させられるようにできるため、電界集中の緩和による耐圧向上を図ることが可能となる。
一方、特許文献１には、半導体装置において、セル領域に形成されるＭＯＳＦＥＴのオン抵抗の低減を図ることができる構造が提案されている。この半導体装置では、ｎ−型層の表層部に電界緩和層の下部となるｐ型高濃度領域を形成した後、ｎ−型層およびｐ型高濃度領域の上に電流分散層を構成するｎ型高濃度層を形成し、さらにｎ型高濃度層内に電界緩和層の上部となるｐ型低濃度領域を形成する。また、ｎ型高濃度層および電界緩和層の上にｐ型ベース領域を形成したのち、その上にｎ＋型ソース領域を形成し、さらにｎ＋型ソース領域およびｐ型ベース領域を貫通するようにトレンチゲート構造を備えるようにしている。このように、ドリフト層を構成するｎ型層をすべてｎ−型層とするのではなく、一部をｎ型高濃度層として不純物濃度を高くしている。このようなｎ型高濃度層を備えることで、電流が横方向、つまりトレンチゲート構造の側面に形成されるチャネル領域の法線方向にも分散させる電流分散層として機能させられ、オン抵抗の低減を図ることが可能となる。
特開２０１６−６６７８０号公報
しかしながら、従来の半導体装置では、ｐ型ガードリングが凹部の底面に接した構造となっていることから、ｐ型ガードリングがその上に形成される層間絶縁膜と接した構造となる。このため、ｐ型ガードリングとその周囲のｎ型層とによるＰＮ接合の境界部が層間絶縁膜と接した構造となり、ＰＮ接合部に電界集中が発生し、ＰＮ接合部に接している層間絶縁膜にも高電界が印加されることになる。このため、層間絶縁膜や更にその上に保護膜が形成された場合などに、それらの最表面での電界強度が高くなり、沿面破壊を発生させることが懸念される。特に、半導体材料としてＳｉＣを用いる場合には、高電圧が使用されることから、最表面での電界強度がより高くなり、この課題が顕著になる。
また、特許文献１のように電流分散層を備える構造とする場合、外周領域においても、電流分散層を構成するｎ型層が形成されることになる。この場合、ｎ−型層の表層部にｐ型高濃度領域を形成する際にｐ型ガードリングの下部を形成したのち、その上に、電流分散層を構成するｎ型高濃度層を形成する際に外周領域にもｎ型高濃度層を形成する。そして、セル領域においてｎ型高濃度層にｐ型低濃度領域を形成する際に、外周領域に形成されたｎ型高濃度領域にｐ型ガードリングの上部を形成することで、ｐ型ガードリングを形成することができる。
ところが、このような構成とする場合にも、ｐ型ガードリングとその周囲のｎ型高濃度層とのＰＮ接合の境界部が層間絶縁膜と接する構造となるため、上記と同様の課題を発生させる。
さらに、ｐ型ガードリングの上部と下部を別々の工程で形成することになり、それぞれを形成する際のマスクズレによって、上部と下部の形成位置にズレが生じ得る。その場合、隣り合うｐ型ガードリング同士の間隔が狭くなり、ｐ型ガードリングの電界緩和機能が発揮できなくなって、外周領域での耐圧が得られなくなるという課題を発生させる。
本発明は上記点に鑑みて、外周領域に備えられるガードリングとその周囲とのＰＮ接合での電界集中に起因する沿面破壊を抑制できる半導体装置およびその製造方法を提供することを第１の目的とする。また、電流分散層を形成する際に、ガードリングの間隔が狭くなることによる外周領域での耐圧低下を抑制できる半導体装置およびその製造方法を提供することを第２の目的とする。
上記目的を達成するため、請求項１に記載の半導体装置は半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有して構成され、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２、６０）と、を有し、外周領域には、第１導電型層の表層部のうち該第１導電型層の表面から離れた位置に形成され、セル領域を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）と、第１導電型層の表面に形成された層間絶縁膜（１０）と、が備えられている。
このような構成の半導体装置では、各ガードリングが第１導電型層の表面から離れた位置に形成されるようにしていることから、ガードリングと第１導電型層とによるＰＮ接合の境界部が層間絶縁膜から離れた状態となる。このため、ＰＮ接合部に電界集中が発生しても、ＰＮ接合部に層間絶縁膜が接していないため、層間絶縁膜に印加される電界強度を抑制することができる。したがって、層間絶縁膜や更にその上に保護膜が形成された場合などに、それらの最表面での電界強度の増加を抑制でき、沿面破壊の発生を抑制することが可能となる。特に、半導体材料としてＳｉＣを用いる場合、高電圧が使用されることで最表面での電界強度がより高くなり得るが、ＳｉＣを用いる場合でも沿面破壊の発生を抑制することが可能となる。
請求項２に記載の半導体装置は、第１導電型層に、基板の表面上に形成されていると共に表層部に前記ガードリングが形成された第１層（２）と、ガードリングおよび第１層の上に形成されていると共に第１層よりも第１導電型不純物濃度が高くされた第２層（６０）とが含まれた構成とされている。
このように、第１導電型層を第１層と第１層よりも第１導電型不純物濃度が高くされた第２層とによって構成する場合、第２層にて電流分散層を構成することができる。このような場合に、第１層の表層部にガードリングを形成し、ガードリングの上に第２層を配置すること、つまり第２層へはガードリングを形成しないようにすることで、マスクズレによってガードリング同士の間隔が短くなるという問題が発生しないようにできる。したがって、電流分散層を構成する第２層を形成する際に、ガードリングの間隔が狭くなることによる外周領域での耐圧低下を抑制できる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。 図１のII−II断面図である。 ｐ型ガードリングの位置と電界強度との関係を示した図である。 図１、図２に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。 図４Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４Ｈに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第３実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第４実施形態にかかるＳｉＣ半導体装置の断面図である。 ｐ型ガードリングの形成位置にずれが生じた場合の様子を示した断面図である。 ｐ型ガードリングの形成位置のずれ量に対する耐圧の変化を示した図である。 図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図１０Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１０Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは半導体素子としてトレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴ１００が形成されるセル領域ＲＣと、このセル領域ＲＣを囲む外周領域ＲＯとを有した構成とされている。外周領域ＲＯは、ガードリング部ＲＧと、ガードリング部ＲＧよりも内側、つまりセル領域ＲＣとガードリング部ＲＧとの間に配置される繋ぎ部ＲＪとを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型基板１を用いて形成されている。ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型層２とｐ型ベース領域３とがエピタキシャル成長などによって形成されており、さらに、ｐ型ベース領域３の表層部にｎ＋型ソース領域４が形成されている。
ｎ＋型基板１は、例えばｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、表面が（０００１）Ｓｉ面で、オフ方向が＜１１−２０＞方向のオフ基板とされている。ｎ−型層２は、例えばｎ型不純物濃度が５．０×１０１５〜２．０×１０１６／ｃｍ３とされている。本実施形態の場合、このｎ−型層２がドリフト層となるｎ型層を構成している。
また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが３００ｎｍで構成されている。ｐ型ベース領域３の表層部、つまりｎ＋型ソース領域４に挟まれた場所には、部分的にｐ型不純物が高濃度とされたｐ型コンタクト領域３ａが形成されている。ｎ＋型ソース領域４は、ｎ−型層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜１．０×１０１９／ｃｍ３、厚さ０．５μｍ程度で構成されている。
セル領域ＲＣでは、ｎ＋型基板１の表面側においてｐ型ベース領域３およびｎ＋型ソース領域４が残されており、ガードリング部ＲＧでは、ｐ型ベース領域３を貫通してｎ−型層２に達するように凹部２０が形成されている。このような構造とすることで、セル領域ＲＣや繋ぎ部ＲＪがガードリング部ＲＧよりも突出させられたメサ部が構成されている。
また、セル領域ＲＣでは、ｎ−型層２の表層部に、ｐ型ベース領域３よりもｐ型不純物濃度が高くされた第１ディープ層に相当するｐ型ディープ層５が形成されている。より詳しくは、ｐ型ディープ層５は、ｎ−型層２の所定深さの位置から表面に至るまで形成されており、例えば、ｎ−型層２に対してｐ型不純物をイオン注入することで形成されている。
ｐ型ディープ層５は、ｎ−型層２内に複数本が等間隔に配置され、互いに交点なく離れて配置されることでストライプ状とされている。上記したｐ型ベース領域３およびｎ＋型ソース領域４は、このｐ型ディープ層５の上に形成されている。
各ｐ型ディープ層５は、同じ不純物濃度、同じ幅、かつ、同じ深さで形成されており、例えば、ｐ型不純物濃度が１．０×１０１７〜１．０×１０１９／ｃｍ３、幅０．７μｍ、深さ２．０μｍ程度で構成されている。各ｐ型ディープ層５は、図１に示すようにセル領域ＲＣの一端から他端に渡って形成されている。そして、本実施形態では、ｐ型ディープ層５は、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端においてセル領域ＲＣの外側に延設された後述する繋ぎ部ＲＪのｐ型ディープ層３０とつながっている。
ｐ型ディープ層５の延設方向については任意であるが、本実施形態では、オフ方向と同じ＜１１−２０＞方向としてある。
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型層２に達し、かつ、ｐ型ディープ層５よりも浅くなるように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本がそれぞれｐ型ディープ層５の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。
さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴ１００の作動時にｎ＋型ソース領域４とｎ−型層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。なお、図１では、図を見やすくするためにトレンチゲート構造およびｐ型ディープ層５の数を減らして記載してあるが、実際には同様の構造が多数配置されている。
また、ｎ＋型基板１に対してｎ−型層２を挟んだ反対側、具体的にはｎ＋型ソース領域４およびｐ型ディープ層５やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９や図示しないゲート配線層等が形成されている。ソース電極９およびゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型コンタクト領域３ａと接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線層は、層間絶縁膜１０上において分離されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ＋型ソース領域４およびｐ型コンタクト領域３ａと電気的に接触させられ、ゲート配線層はゲート電極８と電気的に接触させられている。
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴ１００が構成されている。そして、このようなＭＯＳＦＥＴ１００が複数セル配置されることでセル領域ＲＣが構成されている。
一方、ガードリング部ＲＧでは、上記したように、ｐ型ベース領域３を貫通してｎ−型層２に達するように凹部２０が形成されている。このため、セル領域ＲＣから離れた位置ではｎ＋型ソース領域４およびｐ型ベース領域３が除去されて、ｎ−型層２が露出させられている。そして、ｎ＋型ＳｉＣ基板１の厚み方向において、凹部２０よりも内側に位置するセル領域ＲＣや繋ぎ部ＲＪの一部が島状に突き出したメサ部となっている。
また、凹部２０の下方に位置するｎ−型層２の表層部には、セル領域ＲＣおよび繋ぎ部ＲＪを囲むように、複数本のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ−型層２の表面から離れた位置より所定深さの位置まで形成されており、例えば、ｎ−型層２に対してｐ型不純物をイオン注入することで形成されている。本実施形態の場合、ｐ型ガードリング２１は、下面がｐ型ディープ層５の下面と同じ深さとされているが、ｐ型ディープ層５と異なり、ｎ−型層２の表面までは形成されていないため、上面がｐ型ディープ層５の上面よりも深い位置となっている。
本実施形態では、ｐ型ガードリング２１は、深さが異なっていること以外については上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル領域ＲＣおよび繋ぎ部ＲＪを囲む枠形状のライン状とされている点において、直線状に形成されたｐ型ディープ層５と異なっているが、他は同様である。すなわち、ｐ型ガードリング２１はｐ型ディープ層５と同様の不純物濃度、同様の幅とされている。また、各ｐ型ガードリング２１の間隔については、等間隔であっても良いが、より内周側、つまりセル領域ＲＣ側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔がセル領域ＲＣ側で狭く外周側に向かうほど大きくされている。
なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル領域ＲＣを囲む外周耐圧構造が備えられたガードリング部ＲＧが構成されている。
さらに、セル領域ＲＣからガードリング部ＲＧに至るまでの間を繋ぎ部ＲＪとして、繋ぎ部ＲＪにおいて、ｎ−型層２の表層部に第２ディープ層に相当するｐ型ディープ層３０が形成されている。ｐ型ディープ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。本実施形態の場合、図１中の実線ハッチングに示したように、繋ぎ部ＲＪがセル領域ＲＣを囲むように形成されており、さらにこの繋ぎ部ＲＪの外側を囲むように、四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型ディープ層３０は、この繋ぎ部ＲＪとされる実線ハッチング部分に形成されており、セル領域ＲＣに形成されるｐ型ディープ層５と連結されている。
各ｐ型ディープ層３０は、例えば、ｎ−型層２の表面に対してｐ型不純物をイオン注入することで形成されている。ｐ型ディープ層３０の不純物濃度や深さは、上記したｐ型ディープ層５と同様とされている。
さらに、繋ぎ部ＲＪにおいても、ｎ＋型ソース領域４の表面に層間絶縁膜１０が形成されている。
このように、セル領域ＲＣとガードリング部ＲＧとの間に繋ぎ部ＲＪを備えた構造とし、繋ぎ部ＲＪにｐ型ディープ層３０を形成することで、トレンチゲート構造の両側に配置されるｐ型ディープ層５と連結している。これにより、セル領域ＲＣにおいて等電位線が過剰にせり上がることを抑制しつつ、等電位線がセル領域ＲＣからガードリング部ＲＧに向かって伸ばされ、ガードリング部ＲＧにおいて終端させられるようにすることができる。
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴ１００をオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ＋型ソース領域４およびｎ−型層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。
また、ＭＯＳＦＥＴ１００のオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５およびｐ型ディープ層３０によってゲートトレンチ底部への電界の入り込みが抑制される。このため、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。
さらに、繋ぎ部ＲＪでは、等電位線のせり上がりが抑制され、ガードリング部ＲＧ側に向かうようにされる。また、ガードリング部ＲＧにおいて、ｐ型ガードリング２１によって等電位線が外周方向に向かって徐々に終端させられるようになり、ガードリング部ＲＧでも所望の耐圧を得ることができる。
そして、本実施形態のＳｉＣ半導体装置では、各ｐ型ガードリング２１がｎ−型層２の表面から離れた位置に形成されるようにしていることから、ｐ型ガードリング２１とｎ−型層２とによるＰＮ接合の境界部が層間絶縁膜１０から離れた状態となる。このため、ＰＮ接合部に電界集中が発生しても、ＰＮ接合部に層間絶縁膜１０が接していないため、層間絶縁膜１０に印加される電界強度を抑制することができる。したがって、層間絶縁膜１０や更にその上に図示しない保護膜を形成する場合などに、それらの最表面での電界強度の増加を抑制でき、沿面破壊の発生を抑制することが可能となる。特に、半導体材料としてＳｉＣを用いていることから、高電圧が使用されることで最表面での電界強度がより高くなり得るが、ＳｉＣを用いる場合でも沿面破壊の発生を抑制することが可能となる。
参考として、ｐ型ガードリング２１と層間絶縁膜１０とを離して形成した場合と接するように形成した場合とで、層間絶縁膜１０とＳｉＣとの界面での電界強度の変化についてシミュレーションにより調べた。図３は、その結果を示している。なお、ここではｐ型ガードリング２１を１８個形成した場合についてシミュレーションを行っている。
この図に示されるように、ｐ型ガードリング２１を層間絶縁膜１０に接するように形成した従来と同様の構造の場合、各ｐ型ガードリング２１の外周側におけるｎ−型層２との境界位置において、電界強度が大きくなる。そして、電界強度が最大となる点では１．３５ＭＶ／ｃｍを示し、非常に大きな値となった。
一方、本実施形態のようにｐ型ガードリング２１を層間絶縁膜１０から離して形成した場合にも、各ｐ型ガードリング２１の外周側におけるｎ−型層２との境界位置において、電界強度が大きくなる。しかしながら、電界強度が最大０．９８ＭＶ／ｃｍとなり、従来と同様の構造よりも十分に小さい値となった。このことから、本実施形態の構造とすることで、層間絶縁膜１０とＳｉＣとの界面での電界強度を抑制することができていることが判る。
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図４Ａ〜図４Ｉを参照して説明する。
〔図４Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２をエピタキシャル成長させたものを用意する。このとき、ｎ＋型基板１の主表面上にｎ−型層２がエピタキシャル成長させることで半導体基板を用意しても良いし、予めｎ＋型基板１の主表面上にｎ−型層２がエピタキシャル成長させてあるいわゆるエピ基板を半導体基板として用意しても良い。
〔図４Ｂに示す工程〕
次に、ｎ−型層２の上にマスク４０を配置し、ｐ型ディープ層５やｐ型ディープ層３０およびｐ型ガードリング２１の形成予定領域においてマスク４０を開口させる。そして、マスク４０を用いてｐ型不純物をイオン注入する。このとき、イオン注入の飛程を調整し、ｐ型不純物がｎ−型層２の表面よりも所定深さ深い位置に注入されるようにし、ｎ−型層２の表面にはｐ型不純物がほぼ注入されないようにしている。これにより、ｐ型ディープ層５の下部５ａやｐ型ディープ層３０の下部３０ａおよびｐ型ガードリング２１が形成される。その後、マスク４０を除去する。
〔図４Ｃに示す工程〕
続いて、マスク４１を配置し、ｐ型ディープ層５およびｐ型ディープ層３０の形成予定領域においてマスク４１を開口させる。このとき、ｐ型ガードリング２１の形成予定領域についてはマスク４１を開口させないようにする。そして、マスク４１を用いてｐ型不純物をイオン注入する。これにより、ｐ型ディープ層５の上部５ｂやｐ型ディープ層３０の上部３０ｂが形成され、先に形成されたｐ型ディープ層５の下部５ａやｐ型ディープ層３０の下部３０ａと繋がって、ｐ型ディープ層５およびｐ型ディープ層３０が構成される。その後、マスク４１を除去する。
なお、ｐ型ディープ層５およびｐ型ディープ層３０の上部５ｂ、３０ｂおよび下部５ａ、３０ａの幅については、同じ幅とすることもできるが、異なる幅となるようにしても良い。本実施形態の場合、ｐ型ディープ層５およびｐ型ディープ層３０の上部５ｂ，３０ｂの方が下部５ａ、３０ａよりも幅が狭くなるように設定してある。また、図４Ｂに示す工程と図４Ｃに示す工程の順番を入れ替え、図４Ｃに示す工程を図４Ｂに示す工程の前に行っても良い。
〔図４Ｄに示す工程〕
ｐ型ディープ層５とｐ型ディープ層３０およびｐ型ガードリング２１の上を含めて、ｎ−型層２の上にｐ型ベース領域３をエピタキシャル成長させる。
〔図４Ｅに示す工程〕
ｐ型ベース領域３の上に図示しないマスクを配置したのち、マスクのうちｎ＋型ソース領域４の形成予定領域を開口させる。そして、そのマスクを用いてｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成する。さらに、マスクを除去したのち、改めて図示しないマスクを配置し、マスクのうちのｐ型コンタクト領域３ａの形成予定領域を開口させる。そして、そのマスクを用いてｐ型不純物をイオン注入することでｐ型コンタクト領域３ａを形成する。その後、マスクを除去する。
なお、ここではｎ＋型ソース領域４やｐ型コンタクト領域３ａをイオン注入によって形成しているが、いずれか一方をエピタキシャル成長によって形成し、他方をイオン注入によって形成することもできる。
〔図４Ｆに示す工程〕
ｎ＋型ソース領域４やｐ型ベース領域３などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６や凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｎ−型層２の上面よりも深く、ｐ型ガードリング２１の上面よりも浅い深さのゲートトレンチ６および凹部２０を同時に形成する。
なお、ここではゲートトレンチ６および凹部２０を同時に形成しているが、これらを別々に形成することもできる。その場合、ゲートトレンチ６および凹部２０を異なる深さとすることができることから、それぞれを最適な深さに設計することも可能となる。
〔図４Ｇに示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。これにより、トレンチゲート構造が構成される。
〔図４Ｈに示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型コンタクト領域３ａと対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型コンタクト領域３ａおよびｎ＋型ソース領域４を露出させるコンタクトホールを形成する。
〔図４Ｉに示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９や図示しないゲート配線などを形成する。
この後の工程については図示しないが、ｎ＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態のＳｉＣ半導体装置では、各ｐ型ガードリング２１がｎ−型層２の表面から離れた位置に形成されるようにしており、ｐ型ガードリング２１とｎ−型層２とによるＰＮ接合の境界部が層間絶縁膜１０から離れた状態となっている。このため、ＰＮ接合部に電界集中が発生しても、ＰＮ接合部に層間絶縁膜１０が接していないため、層間絶縁膜１０に印加される電界強度を抑制することができる。したがって、層間絶縁膜１０や更にその上に図示しない保護膜を形成する場合などに、それらの最表面での電界強度の増加を抑制でき、沿面破壊の発生を抑制することが可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。
本実施形態にかかるＳｉＣ半導体装置の製造方法について、上記した第１実施形態にかかるＳｉＣ半導体装置の製造方法を参照して説明する。
まず、第１実施形態で説明した図４Ａに示す工程と同様に、半導体基板として、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２をエピタキシャル成長させたものを用意する。そして、図５Ａ〜図５Ｄに示す工程を行う。
〔図５Ａに示す工程〕
ｎ−型層２の上にマスク５０を配置し、ｐ型ディープ層５およびｐ型ディープ層３０の形成予定領域においてマスク５０を開口させる。そして、マスク５０を用いてｐ型不純物をイオン注入する。これにより、ｐ型ディープ層５およびｐ型ディープ層３０が形成される。その後、マスク５０を除去する。
〔図５Ｂに示す工程〕
次に、図５Ｂに示す工程として、ｎ−型層２の上にマスク５１を配置し、ｐ型ディープ層３０およびｐ型ガードリング２１の形成予定領域においてマスク５１を開口させる。そして、マスク５１を用いてｐ型不純物をイオン注入する。このとき、イオン注入の飛程を調整し、ｐ型不純物がｎ−型層２の表面よりも所定深さ深い位置に注入されるようにし、ｎ−型層２の表面にはｐ型不純物がほぼ注入されないようにしている。これにより、ｐ型ガードリング２１を形成できると共に、ｐ型ディープ層３０のうちのｐ型ガードリング２１側の部分を形成できる。この後、マスク５１を除去する。
なお、ここではｐ型ガードリング２１を形成するだけでなくｐ型ディープ層３０のうちのｐ型ガードリング２１側の部分も形成するようにしている。これは、ｐ型ディープ層３０を図５Ａに示す工程のみで形成した場合、ｐ型ディープ層３０とｐ型ガードリング２１との間隔がマスク合わせ精度に応じてばらつく可能性があるためである。このように、ｐ型ディープ層３０のうちのｐ型ガードリング２１側の端部もｐ型ガードリング２１を形成する際に同時に形成することで、ｐ型ディープ層３０とｐ型ガードリング２１との間隔のバラツキを無くすことが可能となる。
この後は、図５Ｃや図５Ｄに示す工程として、第１実施形態で説明した図４Ｄや図４Ｅに示す工程を行う。これ以降については図示しないが、この後も、第１実施形態で説明した図４Ｆに示す工程以降の工程を行う。
このように、ｎ−型層２の表面まで形成されるｐ型ディープ層５およびｐ型ディープ層３０の形成工程と、ｎ−型層２の表面から離れた位置までしか形成しないｐ型ガードリング２１の形成工程とを分けて行うようにしても良い。このようにしても、第１実施形態に示した構造のＳｉＣ半導体装置を製造することができる。
また、ｐ型ディープ層３０のうちのｐ型ガードリング２１側の端部もｐ型ガードリング２１を形成する際に同時に形成することで、ｐ型ディープ層３０とｐ型ガードリング２１との間隔のバラツキを無くすことが可能となる。勿論、ｐ型ディープ層３０とｐ型ガードリング２１との間隔のバラツキが許容範囲内であれば良いため、その場合は、図５Ｂに示す工程の際にｐ型ガードリング２１のみが形成されるようにすれば良い。
（第３実施形態）
第３実施形態について説明する。本実施形態も、第１実施形態に対して製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。
本実施形態にかかるＳｉＣ半導体装置の製造方法について、上記した第１実施形態にかかるＳｉＣ半導体装置の製造方法を参照して説明する。
まず、第１実施形態で説明した図４Ａに示す工程と同様に、半導体基板として、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２をエピタキシャル成長させたものを用意する。また、第２実施形態で説明した図５Ａに示す工程と同様の工程を行うことでｐ型ディープ層５およびｐ型ディープ層３０を形成する。そして、図６Ａ〜図６Ｄに示す工程を行う。
具体的には、図６Ａに示す工程として、ｐ型ガードリング２１を形成することなく、図４Ｄと同様の工程を行うことでｐ型ベース領域３を形成する。そして、図６Ｂに示す工程として、図４Ｅに示す工程と同様の工程を行うことでｎ＋型ソース領域４およびｐ型コンタクト領域３ａを形成する。さらに、図６Ｃに示す工程として、図４Ｆに示す工程と同様の工程を行うことで、ゲートトレンチ６や凹部２０を形成する。
そして、図６Ｄに示す工程として、ｎ−型層２の上にマスク５２を配置し、ｐ型ディープ層３０およびｐ型ガードリング２１の形成予定領域においてマスク５２を開口させる。そして、マスク５２を用いて凹部２０の底面に対してｐ型不純物をイオン注入する。このとき、イオン注入の飛程を調整し、ｐ型不純物が凹部２０内におけるｎ−型層２の表面よりも所定深さ深い位置に注入されるようにし、ｎ−型層２の表面にはｐ型不純物がほぼ注入されないようにしている。これにより、ｐ型ガードリング２１を形成することができると共に、ｐ型ディープ層３０のうちのｐ型ガードリング２１側の部分を形成することができる。この後、マスク５２を除去する。
なお、ここでもｐ型ガードリング２１を形成するだけでなくｐ型ディープ層３０のうちのｐ型ガードリング２１側の端部も形成するようにしている。これにより、第２実施形態で説明したようにｐ型ディープ層３０とｐ型ガードリング２１との間隔のバラツキを無くすことができる。ただし、本実施形態の製造方法においても、ｐ型ディープ層３０とｐ型ガードリング２１との間隔のバラツキが許容範囲内であれば良いため、その場合は、図６Ｅに示す工程の際にｐ型ガードリング２１のみが形成されるようにすれば良い。
これ以降については図示しないが、この後も、第１実施形態で説明した図４Ｇに示す工程以降の工程を行う。
このように、凹部２０の形成前にｎ−型層２の表面まで形成されるｐ型ディープ層５およびｐ型ディープ層３０の形成工程を行い、凹部２０の形成後にｎ−型層２の表面から離れた位置までしか形成しないｐ型ガードリング２１の形成工程を行うようにしても良い。このようにしても、第１実施形態に示した構造のＳｉＣ半導体装置を製造することができる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対して電流分散層を備える構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示すように、本実施形態にかかるＳｉＣ半導体装置では、ｎ型の電流分散層６０が備えられており、ｎ−型層２の上に電流分散層６０を介してｐ型ベース領域３が形成される構造としている。つまり、本実施形態の場合、ｐ型ディープ層５の上部５ｂやｐ型ディープ層３０の上部３０ｂと対応する深さの位置において、ｐ型ディープ層５やｐ型ディープ層３０とされていない部分が電流分散層６０とされている。そして、ｐ型ガードリング２１と層間絶縁膜１０との間も電流分散層６０によって構成されている。例えば、電流分散層６０は、ｎ型不純物濃度が２．０×１０１６〜５．０×１０１７／ｃｍ３とされ、厚みが０．５〜０．９μｍとされているが、外周領域ＲＯでは、後述するように凹部２０を形成する際に一部が除去されることから、厚みが０．２〜０．６μｍとされている。
電流分散層６０は、ｎ−型層２よりもｎ型不純物濃度が高濃度、つまり低抵抗とされる層である。このｎ型電流分散層６０を備えるようにすると、電流分散層６０においてより広範囲に電流を分散して流すことが可能となり、ＪＦＥＴ抵抗を低減することが可能になる。
このように、ｎ−型層２の上に電流分散層６０を介してｐ型ベース領域３が形成される構造とすることもできる。なお、このように電流分散層６０を備えた構造とする場合、ｎ−型層２および電流分散層６０がドリフト層となるｎ型層を構成することになり、ｎ−型層２が第１層を構成し、電流分散層６０が第２層を構成することとなる。
ここで、電流分散層６０を形成する場合、電流分散層６０に対してイオン注入することでｐ型ディープ層５やｐ型ディープ層３０の上部５ｂ、３０ｂを形成することになる。このときに、電流分散層６０のうちｐ型ガードリング２１と対応する部分にもイオン注入することが考えられる。しかしながら、その場合、上記したようにｐ型ガードリング２１が層間絶縁膜１０と接する構造となってしまうので、沿面破壊の発生が懸念される。また、図８に示すように、ｐ型ガードリング２１のうちｎ−型層２の表層部に形成される下部２１ａと電流分散層６０に形成される上部２１ｂとを形成する工程が別々の工程となるため、それぞれを形成する際のマスクズレによって、上部２１ｂと下部２１ａの形成位置にズレが生じ得る。これにより、隣り合うｐ型ガードリング２１同士の間隔が狭くなり、ずれ量が大きいとｐ型ガードリング２１の電界緩和機能が発揮できなくなって、外周領域ＲＯでの耐圧が得られなくなるという課題を発生させる。
しかしながら、本実施形態のように、ｐ型ガードリング２１をｎ−型層２の表層部にのみ形成し、電流分散層６０には形成しないようにすれば、マスクズレの問題は発生し得ない。このため、隣り合うｐ型ガードリング２１の間隔を所望の値にでき、ｐ型ガードリング２１による電界緩和効果を発揮させることが可能となって、外周領域ＲＯでの耐圧を確保することが可能になる。
具体的には、図９に示したように、図８に示したｐ型ガードリング２１を電流分散層６０にも形成する構造の場合には、マスクズレによる下部２１ａと上部２１ｂのずれ量に応じて耐圧が変化し、ずれ量が大きくなると耐圧が大幅に低下する。これに対して、本実施形態のように電流分散層６０にｐ型ガードリング２１を形成しないようにしてｐ型ガードリング２１と層間絶縁膜１０とが離れた構造とすると、マスクズレが発生したとしても、耐圧の低下が殆ど生じなかった。このように、本実施形態の構造とすることで、外周領域ＲＯでの耐圧を確保することが可能となる。
続いて、本実施形態にかかるＳｉＣ半導体装置の製造方法について、上記した第１実施形態にかかるＳｉＣ半導体装置の製造方法を参照して説明する。
まず、第１実施形態で説明した図４Ａに示す工程と同様に、半導体基板として、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２をエピタキシャル成長させたものを用意する。そして、図１０Ａ〜図１０Ｃに示す工程を行う。
〔図１０Ａに示す工程〕
ｎ−型層２の上にマスク７１を配置し、ｐ型ディープ層５やｐ型ディープ層３０およびｐ型ガードリング２１の形成予定領域においてマスク７１を開口させる。そして、マスク７１を用いてｐ型不純物をイオン注入する。これにより、ｎ−型層２の表面から所定深さの位置までｐ型ディープ層５の下部５ａやｐ型ディープ層３０の下部３０ａが形成されると共にｐ型ガードリング２１が形成される。この後、マスク７１を除去する。
〔図１０Ｂに示す工程〕
次に、ｐ型ディープ層５やｐ型ディープ層３０およびｐ型ガードリング２１の上を含めてｎ−型層２の上に、例えばｎ型不純物濃度が２．０×１０１６〜５．０×１０１７／ｃｍ３、厚みが０．５〜０．９μｍのｎ型の電流分散層６０をエピタキシャル成長させる。
〔図１０Ｃに示す工程〕
電流分散層６０の上にマスク７２を配置し、ｐ型ディープ層５およびｐ型ディープ層３０の形成予定領域においてマスク７２を開口させる。そして、マスク７２を用いてｐ型不純物をイオン注入する。これにより、ｐ型ディープ層５およびｐ型ディープ層３０が形成される。その後、マスク７２を除去する。
この後の工程については図示しないが、まず、第１実施形態で説明した図４Ｃ〜図４Ｅに示す工程を行う。これにより、ｐ型ベース領域３やｎ＋型ソース領域４およびｐ型コンタクト領域３ａが形成されると共に、ゲートトレンチ６や凹部２０が形成される。このとき、ゲートトレンチ６や凹部２０を形成する際に、ｐ型ベース領域３を貫通して電流分散層６０に達するように、電流分散層６０の表層部を０．３μｍ程度エッチングしている。このため、凹部２０内やゲートトレンチ６の下部では、電流分散層６０の厚みが０．２〜０．６μｍとなる。ただし、電流分散層６０が除去され過ぎて無くなってしまわないように、エッチング量を調整している。
そして、この後も、第１実施形態で説明した図４Ｆに示す工程以降の工程を行うことで、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記実施形態では、ＳｉＣ半導体装置のセル領域ＲＣに備えられる半導体素子としてＭＯＳＦＥＴ１００を例に挙げている。しかしながら、他の半導体素子が形成されるものであっても、外周領域ＲＯのｐ型ガードリング２１が層間絶縁膜１０と接していない構造とされていれば良い。このような半導体素子としては、例えばショットキーダイオードやＩＧＢＴなどを挙げることができる。また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴ１００を例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴ１００としても良い。また、トレンチゲート構造の素子に限らず、プレーナ型の素子であっても良い。なお、ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
また、上記各実施形態において、各ｐ型ガードリング２１の間隔については一定であっても良いし、各ｐ型ガードリング２１の幅については外周に向かうほど広くなるような構造であっても良い。
また、上記各実施形態において、ｐ型ディープ層５やｐ型ディープ層３０およびｐ型ガードリング２１の形成方法はイオン注入に限らず、他の形成方法、例えばエピタキシャル成長とされても良い。
また、上記第２実施形態では、ｎ−型層２の表面から所定深さの位置に至るまでｐ型ディープ層５やｐ型ディープ層３０の下部５ａ、３０ａおよびｐ型ガードリング２１が形成されるようにしているが、ｎ−型層２の表面から離れた位置までしか形成されていなくても良い。その場合、図１０Ｃに示す工程において、ｐ型ディープ層５やｐ型ディープ層３０の上部５ｂ、３０ｂを形成する際にｎ−型層２の表層部にもｐ型不純物が注入されるようにし、ｐ型ディープ層５やｐ型ディープ層３０の上部５ｂ、３０ｂと下部５ａ、３０ａが連結されるようにすれば良い。
また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合について説明したが、Ｓｉなどの他の半導体材料を用いる半導体装置に対しても、本発明を適用することができる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１ ｎ＋型基板
２ ｎ−型層
３ ｐ型ベース領域
４ ｎ＋型ソース領域
５、３０ ｐ型ディープ層
８ ゲート電極
９ ソース電極
１０ 層間絶縁膜
２１ ｐ型ガードリング
６０ 電流分散層

Claims (12)

  1. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置であって、
    表面および裏面を有し、第１または第２導電型の半導体で構成された基板（１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２、６０）と、
    前記基板に対して前記第１導電型層を挟んだ反対側に形成された前記半導体素子に備えられる第１電極（９）と、
    前記基板の裏面側に形成された前記半導体素子に備えられる第２電極（１０）と、を有し、
    前記外周領域には、
    前記第１導電型層の表層部のうち該第１導電型層の表面から離れた位置に形成され、前記セル領域を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）と、
    前記第１導電型層の表面に形成された層間絶縁膜（１０）と、が備えられている半導体装置。
  2. 前記第１導電型層には、前記基板の表面上に形成されていると共に表層部に前記ガードリングが形成された第１層（２）と、前記ガードリングおよび前記第１層の上に形成されていると共に前記第１層よりも第１導電型不純物濃度が高くされた第２層（６０）とが含まれている請求項１に記載の半導体装置。
  3. 前記半導体素子はＭＯＳＦＥＴであり、
    前記ＭＯＳＦＥＴは、
    前記第２層の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（４）と、
    前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されたゲート電極（８）とを備えて構成されたトレンチゲート構造と、
    前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された前記層間絶縁膜と、
    前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続された前記第１電極に相当するソース電極（９）と、
    前記基板の裏面側に形成された前記第２電極に相当するドレイン電極（１１）と、を含み、
    前記第２層が電流分散層を構成している請求項２に記載の半導体装置。
  4. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
    表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
    前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
    前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
    前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
    前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
    前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
    前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
    前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
    さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（５）を形成することと、
    前記ベース領域を形成する前に、前記外周領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面から離れた深さの位置に、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含んでいる半導体装置の製造方法。
  5. 前記ディープ層を形成することは、
    前記第１導電型層に対して該第１導電型層の表面から離れた深さの位置に第２導電型不純物をイオン注入することで、前記ガードリングを形成すると同時に前記ディープ層の下部（５ａ）を形成することと、
    前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記下部と連結されると共に該第１導電型層の表面に至る前記ディープ層の上部（５ｂ）を形成することと、を含んでいる請求項４に記載の半導体装置の製造方法。
  6. 前記第１導電型層を形成することは、
    前記第１導電型層として、前記基板の表面上に形成される第１層（２）を形成することと、前記第１層の表面上に、該第１層よりも第１導電型不純物濃度が高くされた第２層（６０）を形成することと、を含み、
    さらに、前記第２層を形成することの前に、前記第１層に対して第２導電型不純物をイオン注入することで、前記ガードリングを形成すると同時に前記ディープ層の下部（５ａ）を形成することと、
    前記第２層を形成することの後に、前記第２層に対して第２導電型不純物をイオン注入することで、前記下部と連結される前記ディープ層の上部（５ｂ）を形成することと、を含んでいる請求項４に記載の半導体装置の製造方法。
  7. 前記セル領域に形成されるディープ層を第１ディープ層として、
    前記外周領域のうち、前記セル領域と前記ガードリングが形成されるガードリング部（ＲＧ）との間に位置する繋ぎ部（ＲＪ）において、前記第１導電型層の表層部に、第２導電型不純物をイオン注入することで第２導電型の第２ディープ層（３０）を形成することを含み、
    前記第２ディープ層を形成することは、
    前記ガードリングを形成すると同時に前記第１ディープ層の下部を形成する際に、さらに前記第２ディープ層の下部（３０ａ）を同時に形成することと、
    前記第１ディープ層の上部を形成する際に、さらに前記第２ディープ層の上部（３０ｂ）を同時に形成することと、を含んでいる請求項５に記載の半導体装置の製造方法。
  8. 前記セル領域に形成されるディープ層を第１ディープ層として、
    前記外周領域のうち、前記セル領域と前記ガードリングが形成されるガードリング部（ＲＧ）との間に位置する繋ぎ部（ＲＪ）において、前記第１導電型層の表層部に、第２導電型不純物をイオン注入することで第２導電型の第２ディープ層（３０）を形成することを含み、
    前記第２ディープ層を形成することは、
    前記第１ディープ層を形成する際に、さらに前記第２ディープ層の少なくとも一部を同時に形成することと、を含んでいる請求項４に記載の半導体装置の製造方法。
  9. 前記第２ディープ層を形成することは、
    前記ガードリングを形成する際に、さらに前記第２ディープ層のうちの前記ガードリング側の端部を同時に形成すること、を含んでいる請求項８に記載の半導体装置の製造方法。
  10. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
    表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
    前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
    前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
    前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
    前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
    前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
    前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
    前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
    さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（３）を形成することと、
    前記凹部を形成した後に、前記外周領域において、前記第１導電型層に対して該第１導電型層の表面から離れた深さの位置に第２導電型不純物をイオン注入することで、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含んでいる半導体装置の製造方法。
  11. 前記セル領域に形成されるディープ層を第１ディープ層として、
    前記外周領域のうち、前記セル領域と前記ガードリングが形成されるガードリング部（ＲＧ）との間に位置する繋ぎ部（ＲＪ）において、前記第１導電型層の表層部に、第２導電型不純物をイオン注入することで第２導電型の第２ディープ層（３０）を形成することを含み、
    前記第２ディープ層を形成することは、
    前記第１ディープ層を形成する際に、さらに前記第２ディープ層の少なくとも一部を同時に形成することと、を含んでいる請求項１０に記載の半導体装置の製造方法。
  12. 前記第２ディープ層を形成することは、
    前記ガードリングを形成する際に、さらに前記第２ディープ層のうちの前記ガードリング側の端部を同時に形成すること、を含んでいる請求項１１に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335141A (zh) * 2021-12-20 2022-04-12 深圳基本半导体有限公司 一种复合场限环终端结构及制备方法
WO2024084778A1 (ja) * 2022-10-19 2024-04-25 株式会社デンソー 半導体装置とその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
CN112349771A (zh) * 2020-09-30 2021-02-09 湖南大学 一种碳化硅器件埋层型终端结构及其制备方法
EP4240722A1 (en) * 2020-11-06 2023-09-13 Aligos Therapeutics, Inc. Oxindoles and methods of use thereof
JP2022106210A (ja) * 2021-01-06 2022-07-19 富士電機株式会社 半導体装置
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN115472495B (zh) * 2022-07-21 2024-05-31 上海林众电子科技有限公司 一种功率芯片终结区的制备方法及功率芯片的制备方法
CN115498013B (zh) * 2022-07-21 2024-04-26 上海林众电子科技有限公司 一种功率芯片终结区的制备方法、终结区的结构及功率芯片
CN115020240B (zh) * 2022-08-03 2023-03-28 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构
CN117790537A (zh) * 2023-12-28 2024-03-29 深圳平湖实验室 一种半导体器件、其制作方法及电子器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2014170778A (ja) * 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015076592A (ja) * 2013-10-11 2015-04-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022176A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 電力用半導体装置
JP4450122B2 (ja) * 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
CN101872790A (zh) * 2009-04-27 2010-10-27 得诣科技股份有限公司 具有外延式护环的肖特基二极管元件及其制作方法
JP5224289B2 (ja) * 2009-05-12 2013-07-03 三菱電機株式会社 半導体装置
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6740759B2 (ja) * 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2014170778A (ja) * 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015076592A (ja) * 2013-10-11 2015-04-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335141A (zh) * 2021-12-20 2022-04-12 深圳基本半导体有限公司 一种复合场限环终端结构及制备方法
WO2024084778A1 (ja) * 2022-10-19 2024-04-25 株式会社デンソー 半導体装置とその製造方法

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