CN111344866A - 半导体装置及其制造方法 - Google Patents

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Abstract

第2导电型的保护环(21)形成在从形成于基板(1)之上的由第1导电型的半导体构成的第1导电型层(2、60)的表面离开了的位置。由此，由保护环(21)与第1导电型层(2、60)形成的PN结的边界部成为从层间绝缘膜(10)离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜(10)不与PN结部接触，因此能够抑制对层间绝缘膜(10)施加的电场强度。

Description

半导体装置及其制造方法
对关联申请的相互参照
本申请基于2017年9月14日申请的日本专利申请号2017－176776号，在此通过参考而引入其记载内容。
技术领域
本公开涉及半导体装置及其制造方法，尤其适合应用于采用了碳化硅(以下称为SiC)等宽带隙半导体的半导体元件及其制造方法。
背景技术
以往，在具有形成MOSFET等半导体元件的单元区域和将单元区域包围的外周区域的半导体装置中，在外周区域具备用于提高元件耐压的外周耐压构造。作为该外周耐压构造，可以列举保护环构造。保护环构造通过以与在单元区域的周围形成的凹部的底面接触的方式形成p型保护环而构成，成为以包围单元区域的方式将多个p型保护环配置为同心状的构造。通过具备这样的保护环构造，能够使等电位线从单元区域朝向外周区域伸展，并在保护环构造中逐渐终止，因此能够实现由电场集中的缓和带来的耐压提高。
另一方面，在专利文献1中，提出了在半导体装置中能够实现形成于单元区域的MOSFET的导通电阻的降低的构造。在该半导体装置中，在n-型层的表层部形成了成为电场缓和层的下部的p型高浓度区域后，在n-型层和p型高浓度区域的上方形成构成电流分散层的n型高浓度层，进而在n型高浓度层内形成成为电场缓和层的上部的p型低浓度区域。另外，在n型高浓度层以及电场缓和层的上方形成p型基体(base)区域之后，在其上形成n+型源极区域，进而以贯通n+型源极区域以及p型基体区域的方式具备沟槽栅构造。这样，不是将构成漂移层的n型层全部设为n-型层，而是将一部分作为n型高浓度层而提高杂质浓度。通过具备这样的n型高浓度层，作为使电流在横向即在沟槽栅构造的侧面形成的沟道区域的法线方向上也进行分散的电流分散层而发挥功能，能够实现导通电阻的降低。
现有技术文献
专利文献
专利文献1：日本特开2016－66780号公报
发明内容
然而，在现有的半导体装置中，由于成为p型保护环与凹部的底面相接触的构造，因此成为p型保护环与在其上形成的层间绝缘膜相接触的构造。因此，成为由p型保护环和其周围的n型层形成的PN结的边界部与层间绝缘膜相接触的构造，在PN结部产生电场集中，与PN结部相接触的层间绝缘膜也被施加高电场。因此，在层间绝缘膜或其更上方形成有保护膜的情况下等，担心它们的最表面的电场强度变高，产生沿面击穿。特别是在使用SiC作为半导体材料的情况下，由于使用高电压，因此最表面的电场强度变得更高，该课题变得显著。
另外，在采用如专利文献1那样具备电流分散层的构造的情况下，在外周区域也形成构成电流分散层的n型层。在该情况下，在n-型层的表层部形成p型高浓度区域时形成p型保护环的下部之后，在其上方形成构成电流分散层的n型高浓度层时在外周区域也形成n型高浓度层。而且，在单元区域中在n型高浓度层形成p型低浓度区域时，通过在形成于外周区域的n型高浓度区域形成p型保护环的上部，从而能够形成p型保护环。
然而，在采用这样的构成的情况下，也成为p型保护环及其周围的n型高浓度层的PN结的边界部与层间绝缘膜相接触的构造，因此会产生与上述同样的课题。
进而，用不同的工序形成p型保护环的上部和下部，由于分别形成时的掩模偏移，上部和下部的形成位置可能产生偏移。在该情况下，相邻的p型保护环彼此的间隔变窄，无法发挥p型保护环的电场缓和功能，产生无法获得外周区域的耐压的问题。
本发明的第1目的在于，提供能够抑制在外周区域具备的保护环与其周围的PN结的电场集中所引起的沿面击穿的半导体装置及其制造方法。另外，第2目的在于提供能够抑制当形成电流分散层时因保护环的间隔变窄而导致的外周区域的耐压降低的半导体装置及其制造方法。
本公开的一个观点的半导体装置构成为具有形成有半导体元件的单元区域和包围该单元区域的外周的外周区域，该半导体装置具有：由半导体构成的第1导电型或第2导电型的基板；以及第1导电型层，形成于基板之上，由比基板低杂质浓度的第1导电型的半导体构成，在外周区域具备：线状的第2导电型的保护环，形成在第1导电型层的表层部中的从该第1导电型层的表面离开了的位置，被设为包围单元区域的多个框形状；以及形成于第1导电型层的表面的层间绝缘膜。
在这样的结构的半导体装置中，由于各保护环形成于从第1导电型层的表面离开了的位置，因此由保护环与第1导电型层形成的PN结的边界部成为从层间绝缘膜离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜不与PN结部接触，因此能够抑制对层间绝缘膜施加的电场强度。因此，在层间绝缘膜或其更上方形成有保护膜的情况下等，能够抑制它们的最表面处的电场强度的增加，能够抑制沿面击穿的发生。特别是在使用SiC作为半导体材料的情况下，通过使用高电压，最表面处的电场强度会变得更高，但即使在使用SiC的情况下也能够抑制沿面击穿的发生。
本公开的另一个观点的半导体装置构成为，在第1导电型层中包含形成于基板的表面上且在表层部形成有所述保护环的第1层、以及形成于保护环及第1层之上并且第1导电型杂质浓度高于第1层的第2层。
这样，在由第1层和第1导电型杂质浓度高于第1层的第2层构成第1导电型层的情况下，能够由第2层构成电流分散层。在这样的情况下，通过在第1层的表层部形成保护环，在保护环之上配置第2层，即不对第2层形成保护环，从而不会产生因掩模偏移而保护环彼此的间隔变短的问题。因此，在形成构成电流分散层的第2层时，能够抑制因保护环的间隔变窄而导致的外周区域的耐压降低。
另外，对各构成要素等附加的带括号的参照符号表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的SiC半导体装置的俯视布局图。
图2是图1的II-II剖视图。
图3是表示p型保护环的位置与电场强度的关系的图。
图4A是表示图1、图2所示的SiC半导体装置的制造工序的剖视图。
图4B是表示接续于图4A的SiC半导体装置的制造工序的剖视图。
图4C是表示接续于图4B的SiC半导体装置的制造工序的剖视图。
图4D是表示接续于图4C的SiC半导体装置的制造工序的剖视图。
图4E是表示接续于图4D的SiC半导体装置的制造工序的剖视图。
图4F是表示接续于图4E的SiC半导体装置的制造工序的剖视图。
图4G是表示接续于图4F的SiC半导体装置的制造工序的剖视图。
图4H是表示接续于图4G的SiC半导体装置的制造工序的剖视图。
图4I是表示接续于图4H的SiC半导体装置的制造工序的剖视图。
图5A是表示第2实施方式的SiC半导体装置的制造工序的剖视图。
图5B是表示接续于图5A的SiC半导体装置的制造工序的剖视图。
图5C是表示接续于图5B的SiC半导体装置的制造工序的剖视图。
图5D是表示接续于图5C的SiC半导体装置的制造工序的剖视图。
图6A是表示第3实施方式的SiC半导体装置的制造工序的剖视图。
图6B是表示接续于图6A的SiC半导体装置的制造工序的剖视图。
图6C是表示接续于图6B的SiC半导体装置的制造工序的剖视图。
图6D是表示接续于图6C的SiC半导体装置的制造工序的剖视图。
图7是第4实施方式的SiC半导体装置的剖视图。
图8是表示在p型保护环的形成位置产生了偏移的情况下的状态的剖视图。
图9是表示与p型保护环的形成位置的偏移量对应的耐压的变化的图。
图10A是表示图7所示的SiC半导体装置的制造工序的剖视图。
图10B是表示接续于图10A的SiC半导体装置的制造工序的剖视图。
图10C是表示接续于图10B的SiC半导体装置的制造工序的剖视图。
具体实施方式
以下，基于附图对本公开的实施方式进行说明。另外，在以下的各实施方式中，对彼此相同或等同的部分，附加同一符号进行说明。
(第1实施方式)
对第1实施方式进行说明。在此，例举作为半导体元件而形成了沟槽栅构造的反转型的MOSFET的SiC半导体装置进行说明。
图1所示的SiC半导体装置具有单元区域RC和外周区域RO，单元区域RC形成有沟槽栅构造的MOSFET100，外周区域RO包围该单元区域RC。外周区域RO具有保护环部RG、以及比保护环部RG靠内侧、即配置于单元区域RC与保护环部RG之间的连接部RJ。另外，图1不是剖视图，但为了易于观看图而局部示出了影线。
如图2所示，SiC半导体装置使用由SiC构成的n+型基板1形成。在n+型基板1的主表面上，通过外延生长等形成由SiC构成的n－型层2和p型基体区域3，并且，在p型基体区域3的表层部形成有n+型源极区域4。
关于n+型基板1，例如n型杂质浓度被设为1.0×1019/cm3，采用表面为(0001)Si面且偏离(off)方向为＜11－20＞方向的偏离(off)基板。关于n－型层2，例如n型杂质浓度被设为5.0×1015～2.0×1016/cm3。在本实施方式的情况下，该n－型层2构成成为漂移层的n型层。
另外，p型基体区域3构成为，在形成沟道区域的部分，p型杂质浓度被设为例如2.0×1017/cm3左右，厚度为300nm。在p型基体区域3的表层部、即被n+型源极区域4夹着的部位，局部地形成有p型杂质被设为高浓度的p型接触区域3a。n+型源极区域4被设为比n－型层2高杂质浓度，并构成为，表层部的n型杂质浓度为例如2.5×1018～1.0×1019/cm3，厚度为0.5μm左右。
在单元区域RC，在n+型基板1的表面侧留下p型基体区域3及n+型源极区域4，在保护环部RG，以贯通p型基体区域3并到达n－型层2的方式形成有凹部20。通过采用这样的构造，构成了单元区域RC及连接部RJ比保护环部RG更为突出的台面部。
另外，在单元区域RC，在n－型层2的表层部形成有与p型基体区域3相比p型杂质浓度较高的相当于第1深层的p型深层5。更详细而言，p型深层5从n－型层2的规定深度的位置起一直形成到表面，例如，通过对n－型层2离子注入p型杂质而形成。
p型深层5在n－型层2内被等间隔地配置多条，且彼此无交点地分离配置从而成为条状。上述的p型基体区域3及n+型源极区域4形成于该p型深层5之上。
各p型深层5以相同的杂质浓度、相同的宽度且相同的深度形成，例如构成为，p型杂质浓度为1.0×1017～1.0×1019/cm3、宽度为0.7μm、深度为2.0μm左右。各p型深层5如图1所示那样从单元区域RC的一端到另一端地形成。并且，在本实施方式中，p型深层5将与后述的沟槽栅构造相同方向作为长度方向而延伸设置，在沟槽栅构造的两端与在单元区域RC的外侧延伸设置的后述的连接部RJ的p型深层30相连。
p型深层5的延伸设置方向是任意的，但在本实施方式中，设为与偏离方向相同的＜11－20＞方向。
另外，以将p型基体区域3及n+型源极区域4贯通而到达n－型层2、并且比p型深层5浅的方式，形成有例如宽度为0.8μm、深度为1.0μm的栅极沟槽6。以与该栅极沟槽6的侧面接触的方式配置有上述的p型基体区域3及n+型源极区域4。栅极沟槽6以将图2的纸面左右方向作为宽度方向、将纸面垂直方向作为长度方向、并以纸面上下方向作为深度方向的线状的布局而形成。另外，如图1所示，栅极沟槽6以多条分别被夹在p型深层5之间的方式配置，分别平行地以等间隔排列从而成为条状。
在此，p型基体区域3中的位于栅极沟槽6的侧面的部分作为当纵型MOSFET100工作时将n+型源极区域4与n－型层2之间相连的沟道区域发挥功能。并且，在包含沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。另外，在栅极绝缘膜7的表面形成有由掺杂多晶硅(Poly-Si)构成的栅极电极8，由这些栅极绝缘膜7及栅极电极8将栅极沟槽6内填埋。由此，构成沟槽栅构造。另外，在图1中，为了易于观看图而减少了沟槽栅构造及p型深层5的数量而进行记载，但实际上配置了很多同样的构造。
另外，在相对于n+型基板1而言隔着n－型层2的相反侧，具体而言在n+型源极区域4及p型深层5、栅极电极8的表面，隔着层间绝缘膜10而形成有与第1电极相当的源极电极9、未图示的栅极布线层等。源极电极9及栅极布线层由多个金属例如Ni/Al等构成。并且，多个金属中的至少与n型SiC、具体而言为n+型源极区域4接触的部分由能够与n型SiC欧姆接触的金属构成。另外，多个金属中的至少与p型SiC、具体而言为p型接触区域3a接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源极电极9及栅极布线层通过在层间绝缘膜10上分离从而电绝缘。并且，通过形成于层间绝缘膜10的接触孔，源极电极9与n+型源极区域4及p型接触区域3a电接触，栅极布线层与栅极电极8电接触。
并且，在n+型基板1的背面侧，形成有与n+型基板1电连接的相当于第2电极的漏极电极11。通过这样的构造，构成n沟道型的反转型的沟槽栅构造的MOSFET100。并且，通过将这样的MOSFET100配置多个单元，构成单元区域RC。
另一方面，在保护环部RG，如上述那样，以将p型基体区域3贯穿而到达n－型层2的方式形成有凹部20。因此，在从单元区域RC离开了的位置，n+型源极区域4及p型基体区域3被去除，使n－型层2露出。于是，成为了在n+型基板1的厚度方向上、位于比凹部20靠内侧的位置的单元区域RC及连接部RJ的一部分呈岛状突出的台面部。
另外，在位于凹部20下方的n－型层2的表层部，以将单元区域RC及连接部RJ包围的方式，设置了多条p型保护环21。在本实施方式的情况下，将p型保护环21设为四角具有圆度的四边形，但也可以用圆形等其他框形状构成。p型保护环21从离开了n－型层2表面的位置起一直形成到规定深度的位置，例如通过对n－型层2离子注入p型杂质而形成。在本实施方式的情况下，p型保护环21的下表面被设为与p型深层5的下表面相同的深度，但与p型深层5不同，没有一直形成到n－型层2的表面，因此上表面成为比p型深层5的上表面深的位置。
在本实施方式中，除了深度不同以外，p型保护环21设为与上述p型深层5相同的结构。p型保护环21与形成为直线状的p型深层5的不同点在于上表面形状被设为将单元区域RC及连接部RJ包围的框形的线状，其他相同。即，p型保护环21被设为与p型深层5相同的杂质浓度、相同的宽度。另外，关于各p型保护环21的间隔，可以是等间隔。在此，在更靠内周侧，即在更靠单元区域RC侧，为了缓和电场集中而等电位线更朝向外周侧，p型保护环21的间隔在单元区域RC侧较窄且越向外周侧越大。
另外，虽未图示，但通过根据需要在比p型保护环21靠外周设置EQR构造，构成具有将单元区域RC包围的外周耐压构造的保护环部RG。
进而，将从单元区域RC一直到保护环部RG之间作为连接部RJ，在连接部RJ，在n－型层2的表层部形成有相当于第2深层的p型深层30。p型深层30与p型基体区域3接触从而被固定于源极电位。在本实施方式的情况下，如图1中的实线影线所示，连接部RJ以将单元区域RC包围的方式形成，进而以将该连接部RJ的外侧包围的方式形成有多条四角具有圆度的四边形状的p型保护环21。p型深层30形成于作为该连接部RJ的实线影线部分，与形成于单元区域RC的p型深层5连结。
各p型深层30例如通过对n－型层2的表面离子注入p型杂质而形成。p型深层30的杂质浓度、深度与上述p型深层5相同。
进而，在连接部RJ，也在n+型源极区域4的表面形成有层间绝缘膜10。
这样，采用在单元区域RC与保护环部RG之间具备连接部RJ的构造，通过在连接部RJ形成p型深层30，从而与在沟槽栅构造的两侧配置的p型深层5连结。由此，能够抑制在单元区域RC中等电位线过度隆起，并且，等电位线从单元区域RC向保护环部RG延伸并且能够终止于保护环部RG。
通过以上那样的构造，构成本实施方式的SiC半导体装置。这样构成的SiC半导体装置，在使MOSFET100导通时，通过控制对栅极电极8的施加电压而在位于栅极沟槽6侧面的p型基体区域3的表面部形成沟道区域。由此，经由n+型源极区域4及n－型层2，在源极电极9及漏极电极11之间流通电流。
另外，在MOSFET100断开时，即使施加了高电压，也通过一直形成到比沟槽栅构造深的位置的p型深层5以及p型深层30而抑制了电场向栅极沟槽底部的进入。因此，缓和了在栅极沟槽底部的电场集中。由此，防止栅极绝缘膜7的击穿。
进而，在连接部RJ，等电位线的隆起被抑制，并朝向保护环部RG侧。另外，在保护环部RG中，由于p型保护环21，使得等电位线朝向外周方向逐渐终止，在保护环部RG也能够得到所期望的耐压。
而且，在本实施方式的SiC半导体装置中，各p型保护环21形成于从n－型层2的表面离开了的位置，因此由p型保护环21与n－型层2形成的PN结的边界部成为从层间绝缘膜10离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜10不与PN结部接触，因此能够抑制对层间绝缘膜10施加的电场强度。因此，在层间绝缘膜10或其更上方形成未图示的保护膜的情况下等，能够抑制它们的最表面处的电场强度的增加，能够抑制沿面击穿的发生。特别是，由于使用SiC作为半导体材料，所以通过使用高电压从而最表面处的电场强度会变得更高，但在使用SiC的情况下也能够抑制沿面击穿的发生。
作为参考，在使p型保护环21和层间绝缘膜10分离形成的情况、以及使p型保护环21和层间绝缘膜10相接触地形成的情况下，通过模拟而研究了层间绝缘膜10与SiC的界面处的电场强度的变化。图3表示其结果。另外，在此，对形成了18个p型保护环21的情况进行了模拟。
如该图所示，以与层间绝缘膜10相接触的方式形成p型保护环21的与以往相同的构造的情况下，在各p型保护环21的外周侧的与n－型层2的边界位置，电场强度变大。而且，在电场强度最大的点，示出1.35MV/cm，为非常大的值。
另一方面，在如本实施方式那样将p型保护环21从层间绝缘膜10分离而形成的情况下，也是在各p型保护环21的外周侧的与n－型层2的边界位置，电场强度变大。但是，电场强度最大为0.98MV/cm，相比于与以往同样的结构而言为充分小的值。由此可知，通过采用本实施方式的构造，能够抑制层间绝缘膜10与SiC的界面处的电场强度。
接下来，参照图4A～图4I对本实施方式的SiC半导体装置的制造方法进行说明。
〔图4A所示的工序〕
首先，作为半导体基板，准备在n+型基板1的主表面上外延生长了由SiC构成的n－型层2的半导体基板。此时，可以通过在n+型基板1的主表面上使n－型层2外延生长来准备半导体基板，也可以准备预先在n+型基板1的主表面上外延生长有n－型层2的所谓的外延基板作为半导体基板。
(图4B所示的工序)
接下来，在n－型层2之上配置掩模40，在p型深层5、p型深层30以及p型保护环21的形成预定区域使掩模40开口。然后，使用掩模40离子注入p型杂质。此时，调整离子注入的射程，使p型杂质被注入到比n－型层2的表面深规定深度的位置，并使在n－型层2的表面几乎不注入p型杂质。由此，形成p型深层5的下部5a、p型深层30的下部30a以及p型保护环21。然后，去除掩模40。
(图4C所示的工序)
接下来，配置掩模41，在p型深层5以及p型深层30的形成预定区域使掩模41开口。此时，使掩模41不在p型保护环21的形成预定区域开口。然后，使用掩模41离子注入p型杂质。由此，形成p型深层5的上部5b、p型深层30的上部30b，并与之前形成的p型深层5的下部5a、p型深层30的下部30a相连，构成p型深层5以及p型深层30。然后，去除掩模41。
另外，关于p型深层5及p型深层30的上部5b、30b及下部5a、30a的宽度，虽然也能够设为相同的宽度，但也可以设为不同的宽度。在本实施方式的情况下，p型深层5以及p型深层30的上部5b、30b设定为比下部5a、30a宽度窄。另外，也可以调换图4B所示的工序和图4C所示的工序的顺序，在图4B所示的工序之前进行图4C所示的工序。
〔图4D所示的工序〕
包括p型深层5、p型深层30以及p型保护环21之上在内地，在n－型层2之上使p型基体区域3外延生长。
(图4E所示的工序)
在p型基体区域3之上配置未图示的掩模后，使掩模中的n+型源极区域4的形成预定区域开口。然后，使用该掩模离子注入n型杂质，由此形成n+型源极区域4。进而，在去除掩模后，重新配置未图示的掩模，使掩模中的p型接触区3a的形成预定区域开口。然后，使用该掩模离子注入p型杂质，从而形成p型接触区3a。然后，去除掩模。
另外，在此通过离子注入而形成n+型源极区域4、p型接触区域3a，但也能够通过外延生长形成任一方并通过离子注入形成另一方。
(图4F所示的工序)
在n+型源极区域4或p型基体区域3等之上形成未图示的掩模后，使掩模中的栅极沟槽6、凹部20的形成预定区域开口。然后，使用掩模进行RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻，从而同时形成比n－型层2的上表面深且比p型保护环21的上表面浅的深度的栅极沟槽6以及凹部20。
此外，在此同时形成栅极沟槽6以及凹部20，但也能够分别形成它们。在该情况下，能够将栅极沟槽6以及凹部20设为不同的深度，因此还能够将它们分别设计为最适当的深度。
(图4G所示的工序)
在去除掩模后，例如通过进行热氧化，形成栅极绝缘膜7，通过栅极绝缘膜7将栅极沟槽6的内壁面上及n+型源极区域4的表面上覆盖。然后，沉积被掺杂了p型杂质或n型杂质的多晶硅后，对其进行回蚀，至少在栅极沟槽6内留下多晶硅从而形成栅极电极8。由此，构成沟槽栅构造。
(图4H所示的工序)
以将栅极电极8以及栅极绝缘膜7的表面覆盖的方式，形成例如由氧化膜等构成的层间绝缘膜10。然后，在层间绝缘膜10的表面上形成未图示的掩模后，使掩模中的位于各栅极电极8之间的部分、即与p型接触区域3a对应的部分及其附近开口。然后，使用掩模对层间绝缘膜10进行图案化，从而形成使p型接触区3a以及n+型源极区域4露出的接触孔。
(图4I所示的工序)
在层间绝缘膜10的表面上形成例如由多个金属的层叠构造构成的电极材料。然后，通过对电极材料进行图案化，形成源极电极9、未图示的栅极布线等。
关于之后的工序，虽然未图示，但通过进行在n+型基板1的背面侧形成漏极电极11等的工序，从而完成本实施方式的SiC半导体装置。
如以上说明的那样，在本实施方式的SiC半导体装置中，各p型保护环21形成在从n－型层2的表面离开了的位置，由p型保护环21与n－型层2形成的PN结的边界部成为从层间绝缘膜10离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜10不与PN结部接触，因此能够抑制对层间绝缘膜10施加的电场强度。因此，在层间绝缘膜10或其更上方形成未图示的保护膜的情况下等，能够抑制它们的最表面的电场强度的增加，能够抑制沿面击穿的发生。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了制造方法，其他与第1实施方式相同，因此主要对与第1实施方式不同的部分进行说明。
参照上述第1实施方式的SiC半导体装置的制造方法对本实施方式的SiC半导体装置的制造方法进行说明。
首先，与第1实施方式中说明的图4A所示的工序同样地，作为半导体基板，准备在n+型基板1的主表面上外延生长了由SiC构成的n－型层2的半导体基板。然后，进行图5A～图5D所示的工序。
〔图5A所示的工序〕
在n－型层2之上配置掩模50，在p型深层5以及p型深层30的形成预定区域使掩模50开口。然后，使用掩模50离子注入p型杂质。由此，形成p型深层5以及p型深层30。然后，去除掩模50。
〔图5B所示的工序〕
接下来，作为图5B所示的工序，在n－型层2之上配置掩模51，在p型深层30以及p型保护环21的形成预定区域使掩模51开口。然后，使用掩模51离子注入p型杂质。此时，调整离子注入的射程，使得p型杂质被注入到比n－型层2的表面深规定深度的位置，并使得在n－型层2的表面几乎不注入p型杂质。由此，能够形成p型保护环21，并且能够形成p型深层30中的p型保护环21侧的部分。之后，去除掩模51。
另外，在此，不仅形成p型保护环21，还形成p型深层30中的p型保护环21侧的部分。这是因为，在仅通过图5A所示的工序形成了p型深层30的情况下，p型深层30与p型保护环21的间隔有可能根据掩模对准精度而产生偏差。这样，通过使p型深层30中的p型保护环21侧的端部也在形成p型保护环21时同时地形成，能够消除p型深层30与p型保护环21的间隔的偏差。
之后，作为图5C、图5D所示的工序，进行在第1实施方式中说明的图4D、图4E所示的工序。此后，虽然未图示，但之后也进行在第1实施方式中说明的图4F所示的工序以后的工序。
这样，也可以分别进行形成到n－型层2表面为止的p型深层5及p型深层30的形成工序、和仅形成到从n－型层2的表面离开了的位置为止的p型保护环21的形成工序。这样，也能够制造第1实施方式所示的构造的SiC半导体装置。
另外，p型深层30中的p型保护环21侧的端部也在形成p型保护环21时同时形成，由此能够消除p型深层30与p型保护环21的间隔的偏差。当然，p型深层30与p型保护环21的间隔的偏差在容许范围内即可，因此在该情况下，在图5B所示的工序时仅形成p型保护环21即可。
(第3实施方式)
对第3实施方式进行说明。本实施方式也相对于第1实施方式变更了制造方法，其他与第1实施方式相同，因此主要对与第1实施方式不同的部分进行说明。
参照上述第1实施方式的SiC半导体装置的制造方法对本实施方式的SiC半导体装置的制造方法进行说明。
首先，与第1实施方式中说明的图4A所示的工序同样地，作为半导体基板，准备在n+型基板1的主表面上外延生长了由SiC构成的n－型层2的半导体基板。另外，通过进行与在第2实施方式中说明的图5A所示的工序同样的工序，形成p型深层5以及p型深层30。然后，进行图6A～图6D所示的工序。
具体而言，作为图6A所示的工序，不形成p型保护环21，进行与图4D同样的工序从而形成p型基体区域3。然后，作为图6B所示的工序，通过进行与图4E所示的工序同样的工序，形成n+型源极区域4以及p型接触区域3a。进而，作为图6C所示的工序，通过进行与图4F所示的工序同样的工序，从而形成栅极沟槽6、凹部20。
然后，作为图6D所示的工序，在n－型层2之上配置掩模52，在p型深层30以及p型保护环21的形成预定区域使掩模52开口。然后，使用掩模52对凹部20的底面离子注入p型杂质。此时，调整离子注入的射程，使得p型杂质被注入到凹部20内的比n－型层2的表面深规定深度的位置，并使得在n－型层2的表面几乎不注入p型杂质。由此，能够形成p型保护环21，并且能够形成p型深层30中的p型保护环21侧的部分。之后，去除掩模52。
另外，这里也是不仅形成p型保护环21而且还形成p型深层30中的p型保护环21侧的端部。由此，如在第2实施方式中说明的那样，能够消除p型深层30与p型保护环21的间隔的偏差。但是，在本实施方式的制造方法中也是只要p型深层30与p型保护环21的间隔的偏差在容许范围内即可，因此在该情况下，在图6D所示的工序时仅形成p型保护环21即可。
这以后虽未图示，但之后也进行第1实施方式中说明的图4G所示的工序以后的工序。
这样，也可以是，在形成凹部20之前进行形成到n－型层2的表面为止的p型深层5及p型深层30的形成工序，在形成凹部20后进行仅形成到从n－型层2的表面离开的位置为止的p型保护环21的形成工序。这样，也能够制造第1实施方式所示的构造的SiC半导体装置。
(第4实施方式)
对第4实施方式进行说明。本实施方式是相对于第1实施方式而言具备电流分散层的构造，其他与第1实施方式相同，因此仅对与第1实施方式不同的部分进行说明。
如图7所示，在本实施方式的SiC半导体装置中，采用如下构造：具备n型的电流分散层60，在n－型层2的上方隔着电流分散层60形成p型基体区域3。即，在本实施方式的情况下，在与p型深层5的上部5b、p型深层30的上部30b对应的深度的位置，未被作为p型深层5、p型深层30的部分被作为电流分散层60。而且，p型保护环21与层间绝缘膜10之间也由电流分散层60构成。例如，电流分散层60的n型杂质浓度为2.0×1016～5.0×1017/cm3，厚度为0.5～0.9μm。但是，在外周区域RO，如后述那样在形成凹部20时一部分被去除，因此厚度为0.2～0.6μm。
电流分散层60是与n－型层2相比n型杂质浓度为高浓度、即低电阻的层。如果具备该n型的电流分散层60，则在电流分散层60中能够使电流在更大范围内分散流通，能够降低JFET电阻。
这样，还能够采用在n－型层2的上方隔着电流分散层60形成p型基体区域3的结构。此外，在采用这样具备电流分散层60的构造的情况下，n－型层2及电流分散层60构成成为漂移层的n型层，n－型层2构成第1层，电流分散层60构成第2层。
在此，在形成电流分散层60的情况下，通过对电流分散层60进行离子注入而形成p型深层5、p型深层30的上部5b、30b。此时，考虑向电流分散层60中的与p型保护环21对应的部分也进行离子注入。但是，在该情况下，如上述那样会成为p型保护环21与层间绝缘膜10接触的构造，因此担心产生沿面击穿。另外，如图8所示，形成p型保护环21中的形成于n－型层2表层部的下部21a和形成于电流分散层60的上部21b的工序成为不同的工序。因此，由于分别形成时的掩模偏移，上部21b和下部21a的形成位置可能产生偏移。由此，相邻的p型保护环21彼此的间隔变窄，如果偏移量大则无法发挥p型保护环21的电场缓和功能，产生无法得到外周区域RO中的耐压的课题。
然而，如本实施方式那样，若仅在n－型层2的表层部形成p型保护环21，而不在电流分散层60形成p型保护环21，则不会产生掩模偏移的问题。因此，能够使相邻的p型保护环21的间隔成为期望的值，能够发挥p型保护环21的电场缓和效果，能够确保外周区域RO中的耐压。
具体而言，如图9所示，在将图8所示的p型保护环21还形成于电流分散层60的构造的情况下，耐压根据由掩模偏移引起的下部21a与上部21b的偏移量而变化，若偏移量变大则耐压大幅降低。与此相对，若如本实施方式那样采用在电流分散层60不形成p型保护环21而使p型保护环21与层间绝缘膜10分离的构造，则即使产生掩模偏移，也几乎不产生耐压的降低。这样，通过采用本实施方式的结构，能够确保外周区域RO中的耐压。
接下来，参照上述第1实施方式的SiC半导体装置的制造方法对本实施方式的SiC半导体装置的制造方法进行说明。
首先，与第1实施方式中说明的图4A所示的工序同样地，作为半导体基板，准备在n+型基板1的主表面上外延生长了由SiC构成的n－型层2的半导体基板。然后，进行图10A～图10C所示的工序。
(图10A所示的工序)
在n－型层2的上方配置掩模71，在p型深层5、p型深层30以及p型保护环21的形成预定区域使掩模71开口。然后，使用掩模71离子注入p型杂质。由此，从n－型层2的表面一直到规定深度的位置为止形成p型深层5的下部5a、p型深层30的下部30a，并且形成p型保护环21。然后，去除掩模71。
〔图10B所示的工序〕
接下来，包含p型深层5、p型深层30以及p型保护环21的上方在内地，在n－型层2的上方外延生长出例如n型杂质浓度为2.0×1016～5.0×1017/cm3、厚度为0.5～0.9μm的n型的电流分散层60。
(图10C所示的工序)
在电流分散层60的上方配置掩模72，在p型深层5以及p型深层30的形成预定区域使掩模72开口。然后，使用掩模72离子注入p型杂质。由此，形成p型深层5以及p型深层30。然后，去除掩模72。
关于之后的工序，虽然未图示，但首先进行在第1实施方式中说明的图4C～图4E所示的工序。由此，形成p型基体区域3、n+型源极区域4及p型接触区域3a，并且形成栅极沟槽6、凹部20。此时，在形成栅极沟槽6、凹部20时，以贯通p型基体区域3而到达电流分散层60的方式，将电流分散层60的表层部蚀刻0.3μm左右。因此，在凹部20内及栅极沟槽6的下部，电流分散层60的厚度为0.2～0.6μm。其中，调整蚀刻量以使得电流分散层60不会被过度去除而消失。
并且，之后，也能够通过进行在第1实施方式中说明的图4F所示的工序以后的工序，来制造本实施方式的SiC半导体装置。
(其他实施方式)
本公开依据上述的实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例及等同范围内的变形。此外，各种各样的组合及方式、进而包含它们中仅一个要素、其以上或其以下的其他组合及方式也落入到本公开的范畴及思想范围中。
例如，在上述实施方式中，作为在SiC半导体装置的单元区域RC具备的半导体元件，例举了MOSFET100。但是，即使形成其他半导体元件，也只要采用外周区域RO的p型保护环21不与层间绝缘膜10接触的构造即可。作为这样的半导体元件，例如能够举出肖特基二极管、IGBT等。另外，在上述各实施方式中，以将第1导电型设为n型、将第2导电型设为p型的n沟道型的MOSFET100为例进行了说明，但也可以设为使各构成要素的导电型反转的p沟道类型的MOSFET100。另外，不限于沟槽栅构造的元件，也可以是平面型的元件。另外，IGBT相对于上述各实施方式仅将n+型基板1的导电型从n型变更为p型，其他构造及制造方法与上述各实施方式相同。
另外，在上述各实施方式中，各p型保护环21的间隔既可以是恒定的，也可以是各p型保护环21的宽度越朝向外周则越宽的构造。
另外，在上述各实施方式中，p型深层5、p型深层30以及p型保护环21的形成方法不限于离子注入，也可以是其他形成方法，例如外延生长。
另外，在第2实施方式中，从n－型层2的表面一直到规定深度的位置为止形成p型深层5、p型深层30的下部5a、30a以及p型保护环21，但也可以仅形成到从n－型层2的表面离开的位置为止。在该情况下，在图10C所示的工序中，在形成p型深层5、p型深层30的上部5b、30b时向n－型层2的表层部也注入p型杂质。并且，将p型深层5、p型深层30的上部5b、30b与下部5a、30a连结即可。
另外，在上述各实施方式中，对使用SiC作为半导体材料的情况进行了说明，但对于使用Si等其他半导体材料的半导体装置，也能够应用本公开。
此外，在表示晶体的方位的情况下，本来应该在期望的数字之上附加横杠(－)，但由于存在基于电子申请的表现上的限制，因此在本说明书中，在期望的数字之前附加横杠。

Claims (12)

1.一种半导体装置，具有形成有半导体元件(100)的单元区域(RC)和将该单元区域的外周包围的外周区域(RO)，其特征在于，
具有：
基板(1)，具有表面和背面，由第1导电型或第2导电型的半导体构成；
第1导电型层(2、60)，形成在上述基板的表面上，由杂质浓度比上述基板低的第1导电型的半导体构成；
第1电极(9)，相对于上述基板而言形成在隔着上述第1导电型层的相反侧，设置于上述半导体元件；以及
第2电极(10)，形成在上述基板的背面侧，设置于上述半导体元件，
在上述外周区域，设置有：
线状的第2导电型的保护环(21)，形成在上述第1导电型层的表层部中的从该第1导电型层的表面离开了的位置，被设为将上述单元区域包围的多个框形状；以及
层间绝缘膜(10)，形成于上述第1导电型层的表面。
2.如权利要求1所述的半导体装置，其特征在于，
在上述第1导电型层中，包括：
第1层(2)，形成在上述基板的表面上并且在表层部形成有上述保护环；以及
第2层(60)，形成在上述保护环以及上述第1层之上并且第1导电型杂质浓度高于上述第1层。
3.如权利要求2所述的半导体装置，其特征在于，
上述半导体元件是MOSFET，
上述MOSFET包括：
第2导电型的基体区域，形成在上述第2层之上，
第1导电型的源极区域(4)，形成在上述基体区域之上，第1导电型杂质浓度高于上述第1层，
沟槽栅构造，在从上述源极区域的表面起形成得比上述基体区域深的栅极沟槽(6)内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜(7)和配置在该栅极绝缘膜之上的栅极电极(8)；
上述层间绝缘膜，将上述栅极电极及上述栅极绝缘膜覆盖并且形成有接触孔；
源极电极(9)，通过上述接触孔而与上述源极区域及上述基体区域电连接，相当于上述第1电极；以及
漏极电极(11)，形成在上述基板的背面侧，相当于上述第2电极，
上述第2层构成电流分散层。
4.一种半导体装置的制造方法，该半导体装置具有形成有半导体元件(100)的单元区域(RC)和将该单元区域的外周包围的外周区域(RO)，该半导体装置的制造方法的特征在于，
包括如下步骤：
在具有表面和背面的由第1导电型或第2导电型的半导体构成的基板(1)之上形成第1导电型层(2、60)，该第1导电型层(2、60)由杂质浓度比上述基板低的第1导电型的半导体构成；
在上述第1导电型层之上形成由第2导电型的半导体构成的基体区域(3)；
在上述基体区域之上形成由第1导电型的半导体构成的源极区域(4)，该源极区域(4)的第1导电型杂质浓度比上述第1导电型层高；
在上述单元区域，形成从上述源极区域的表面起贯通上述基体区域而到达上述第1导电型层的栅极沟槽(6)之后，在该栅极沟槽内形成栅极绝缘膜(7)，并且在上述栅极绝缘膜之上形成栅极电极(8)，从而形成沟槽栅构造；
在上述外周区域，形成贯通上述源极区域以及上述基体区域而到达上述第1导电型层的凹部(20)；
形成将上述沟槽栅构造、上述源极区域以及上述基体区域覆盖并且将上述凹部内覆盖的层间绝缘膜(10)；
在上述单元区域，在上述层间绝缘膜中形成接触孔之后，形成通过该接触孔而与上述源极区域以及上述基体区域电连接的源极电极(9)；以及
在上述基板的背面侧形成漏极电极(11)，
该半导体装置的制造方法还包括如下步骤：
在形成上述基体区域之前，在上述单元区域中，对上述第1导电型层离子注入第2导电型杂质，从而形成到达上述第1导电型层的表面的第2导电型的深层(5)；以及
在形成上述基体区域之前，在上述外周区域中，对上述第1导电型层离子注入第2导电型杂质，从而在从上述第1导电型层的表面离开了的深度的位置，形成线状的第2导电型的保护环(21)，该线状的第2导电型的保护环(21)被设为将上述单元区域包围的框形状。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，
形成上述深层的步骤包括如下步骤：
对于上述第1导电型层，在从该第1导电型层的表面离开了的深度的位置离子注入第2导电型杂质，从而与形成上述保护环同时地形成上述深层的下部(5a)；以及
对于上述第1导电型层离子注入第2导电型杂质，从而形成与上述下部连结并且到达该第1导电型层的表面的上述深层的上部(5b)。
6.如权利要求4所述的半导体装置的制造方法，其特征在于，
形成上述第1导电型层的步骤包括如下步骤：作为上述第1导电型层，形成在上述基板的表面上形成的第1层(2)，并且在上述第1层的表面上形成第1导电型杂质浓度比该第1层高的第2层(60)，
进而，形成上述深层的步骤包括如下步骤：
在形成上述第2层之前，对上述第1层离子注入第2导电型杂质，从而与形成上述保护环同时地形成上述深层的下部(5a)；以及
在形成上述第2层之后，对上述第2层离子注入第2导电型杂质，从而形成与上述下部连结的上述深层的上部(5b)。
7.如权利要求5所述的半导体装置的制造方法，其特征在于，
将形成于上述单元区域的深层作为第1深层，
包括如下步骤：在上述外周区域中的位于上述单元区域与形成上述保护环的保护环部(RG)之间的连接部(RJ)中，在上述第1导电型层的表层部离子注入第2导电型杂质，从而形成第2导电型的第2深层(30)，
形成上述第2深层的步骤包括如下步骤：
当与形成上述保护环同时地形成上述第1深层的下部时，还同时形成上述第2深层的下部(30a)；以及
在形成上述第1深层的上部时，还同时形成上述第2深层的上部(30b)。
8.如权利要求4所述的半导体装置的制造方法，其特征在于，
将形成于上述单元区域的深层作为第1深层，
包括如下步骤：在上述外周区域中的位于上述单元区域与形成上述保护环的保护环部(RG)之间的连接部(RJ)中，在上述第1导电型层的表层部离子注入第2导电型杂质，从而形成第2导电型的第2深层(30)，
形成上述第2深层的步骤包括如下步骤：在形成上述第1深层时，还同时形成上述第2深层的至少一部分。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，
形成上述第2深层的步骤包括如下步骤：
在形成上述保护环时，还同时形成上述第2深层中的上述保护环侧的端部。
10.一种半导体装置的制造方法，该半导体装置具有形成有半导体元件(100)的单元区域(RC)和将该单元区域的外周包围的外周区域(RO)，该半导体装置的制造方法的特征在于，包括如下步骤：
在具有表面和背面的由第1导电型或第2导电型的半导体构成的基板(1)之上形成第1导电型层(2、60)，该第1导电型层(2、60)由杂质浓度比上述基板低的第1导电型的半导体构成；
在上述第1导电型层之上形成由第2导电型的半导体构成的基体区域(3)；
在上述基体区域之上形成由第1导电型的半导体构成的源极区域(4)，该源极区域(4)的第1导电型杂质浓度比上述第1导电型层高；
在上述单元区域，形成从上述源极区域的表面起贯通上述基体区域而到达上述第1导电型层的栅极沟槽(6)之后，在该栅极沟槽内形成栅极绝缘膜(7)，并且在上述栅极绝缘膜之上形成栅极电极(8)，从而形成沟槽栅构造；
在上述外周区域，形成贯通上述源极区域以及上述基体区域而到达上述第1导电型层的凹部(20)；
形成将上述沟槽栅构造、上述源极区域以及上述基体区域覆盖并且将上述凹部内覆盖的层间绝缘膜(10)；
在上述单元区域，在上述层间绝缘膜中形成接触孔之后，形成通过该接触孔而与上述源极区域以及上述基体区域电连接的源极电极(9)；以及
在上述基板的背面侧形成漏极电极(11)，
该半导体装置的制造方法还包括如下步骤：
在形成上述基体区域之前，在上述单元区域中，对上述第1导电型层离子注入第2导电型杂质，从而形成到达上述第1导电型层的表面的第2导电型的深层(3)；以及
在形成上述凹部之后，在上述外周区域中，对于上述第1导电型层，在从该第1导电型层的表面离开了的深度的位置离子注入第2导电型杂质，从而形成线状的第2导电型的保护环(21)，该线状的第2导电型的保护环(21)被设为将上述单元区域包围的框形状。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，
将形成于上述单元区域的深层作为第1深层，
包括如下步骤：在上述外周区域中的位于上述单元区域与形成上述保护环的保护环部(RG)之间的连接部(RJ)中，在上述第1导电型层的表层部离子注入第2导电型杂质，从而形成第2导电型的第2深层(30)，
形成上述第2深层的步骤包括：在形成上述第1深层时，还同时形成上述第2深层的至少一部分。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，
形成上述第2深层的步骤包括：在形成上述保护环时，还同时形成上述第2深层中的上述保护环侧的端部。
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