JP5365016B2 - 半導体素子およびその製造方法 - Google Patents
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dE/dx=−q(p−n+Nd)/ε ・・・(1)
図1は、本発明の実施の形態1にかかる超接合半導体素子の構成を示す断面図である。図1に示すように、実施の形態1の超接合半導体素子はMOSFETであり、n+基板(高濃度半導体層)1と並列pn層のn領域3の間にn濃度勾配領域2が設けられている。n濃度勾配領域2の不純物濃度は、n領域3との接合面からn+基板1との接合面に向かって緩やかに増加する。
図2は、本発明の実施の形態2にかかる超接合半導体素子の構成を示す断面図である。図2に示すように、実施の形態2の超接合半導体素子はダイオードであり、並列pn層のn領域3およびp領域4とn+基板1との間に、実施の形態1と同様のn濃度勾配領域2が設けられている。p領域4は、n濃度勾配領域2に達しているが、n+基板1には達していない。その他の構成は、図16に示す従来のダイオードと同じであるので、説明を省略する。
n=J/qVs ・・・(2)
3×1015cm-3+5×1014cm-3=3.5×1015cm-3 ・・・(3)
図4は、本発明の実施の形態3にかかる超接合半導体素子の構成を示す断面図である。図4に示すように、実施の形態3の超接合半導体素子はMOSFETであり、p領域4がn濃度勾配領域2には達しているが、n+基板1に達していない点で、図1に示すMOSFETとは異なる。その他の構成は、図1に示すMOSFETと同じであるので、説明を省略する。
図6は、本発明の実施の形態4にかかる超接合半導体素子の構成を示す断面図である。図6に示すように、実施の形態4の超接合半導体素子はMOSFETであり、p領域4がn濃度勾配領域2には達していない点で、図4に示すMOSFETとは異なる。その他の構成は、図4に示すMOSFETと同じであるので、説明を省略する。実施の形態4でも実施の形態3と同様の効果が得られる。しかし、p領域4とn濃度勾配領域2の間の距離を大きくすると、n領域3のうち、p領域4のない深さの部分が等価的に高濃度となり、負性抵抗が現われる可能性があるため、注意が必要である。
図7は、本発明の実施の形態5にかかる超接合半導体素子の構成を示す断面図である。図7に示すように、実施の形態5の超接合半導体素子はMOSFETであり、p領域4とpベース領域5の間にp濃度勾配領域19が設けられている点で、図1に示すMOSFETとは異なる。p濃度勾配領域19は、p領域4からpベース領域5へ向かって濃度が高くなる。その他の構成は、図1に示すMOSFETと同じであるので、説明を省略する。実施の形態5は、特に大きなアバランシェ耐量が要求され、p領域での負性抵抗が問題になる場合に有効である。p領域4は、n+基板1に達していてもよいし(図7)、図4のようにn濃度勾配領域2には達しているが、n+基板1には達していなくてもよいし、図6のようにn濃度勾配領域2に達していなくてもよい。また、ダイオードなどのMOSFET以外の素子においても、p濃度勾配領域19を設けることができる。
図8は、本発明の実施の形態6にかかる超接合半導体素子の構成を示す断面図である。図8に示すように、実施の形態6の超接合半導体素子はショットキーバリアダイオードである。アノード電極17は、n領域3に対してショットキー接合となり、p領域4に対してオーミック接触する。p領域4は、n濃度勾配領域2には達しているが、n+基板1には達していなくてもよいし(図8)、図1のようにn+基板1に達していてもよいし、図6のようにn濃度勾配領域2に達していなくてもよい。
図9〜図12は、本発明の実施の形態7にかかる超接合半導体素子の製造方法を説明する断面図である。まず、図9に示すように、高濃度(低抵抗)のn+基板1を用意し、その一方の主面に、n+基板1よりも濃度の低い中間濃度のn領域61、および中間濃度のn領域61よりも濃度の低い低濃度のn領域62を順次エピタキシャル成長させる。中間濃度のn領域61と低濃度のn領域62は、同一のチャンバー内で、不純物を含むガス濃度を変化させるだけで、連続して成長させることができる。
図13および図14は、本発明の実施の形態8にかかる超接合半導体素子の製造方法を説明する断面図である。まず、図13に示すように、高濃度(低抵抗)のn+基板1を用意し、不純物を含むガス濃度を連続的に変化させながらエピタキシャル成長を行うことにより、n+基板1の一方の主面に、不純物濃度が連続的に変化するn濃度勾配領域2を積層する。次いで、図14に示すように、n濃度勾配領域2の上に低濃度のn領域62をエピタキシャル成長させる。n濃度勾配領域2と低濃度のn領域62は、同一のチャンバー内で、不純物を含むガス濃度を変化させるだけで、連続して成長させることができる。次いで、図10に示すように、トレンチ63を形成する。これ以降は、実施の形態7と同じである。
2 n濃度勾配領域
3 n領域
4,64 p領域
5 pベース領域
6 n+ソース領域
7 ゲート酸化膜
8 ゲート電極
9 ソース電極
10 ドレイン電極
17 アノード電極
18 カソード電極
19 p濃度勾配領域
61 中間濃度のn領域
62 低濃度のn領域
63 トレンチ
Claims (12)
- 第1導電型高濃度半導体層と、第1導電型半導体領域と第2導電型半導体領域とを交互に配置した並列pn層とを前記第1導電型高濃度半導体層上に備える半導体素子において、
前記第1導電型高濃度半導体層と前記第1導電型半導体領域の間に、前記第1導電型半導体領域との接合面から前記第1導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第1導電型濃度勾配領域を備え、
前記並列pn層はドリフト領域であり、
前記第1導電型半導体領域の不純物濃度は均一であることを特徴とする半導体素子。 - 前記第1導電型濃度勾配領域の濃度勾配が5×1018cm-4以下であることを特徴とする請求項1に記載の半導体素子。
- 前記第1導電型濃度勾配領域の濃度勾配が5×1018cm-4の領域では、前記第1導電型半導体領域と第2導電型半導体領域とのチャージバランス条件に相当する前記第1導電型半導体領域の濃度に5×1014cm-3を加えた濃度以下であることを特徴とする請求項2に記載の半導体素子。
- 前記第2導電型半導体領域に接する第2導電型ベース領域と、
前記第2導電型ベース領域内に選択的に設けられた第1導電型ソース領域と、
前記第2導電型ベース領域の、前記第1導電型ソース領域と前記第1導電型半導体領域に挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記第1導電型ソース領域および前記第2導電型ベース領域に接するソース電極と、
前記第1導電型高濃度半導体層に接するドレイン電極と、
をさらに備えることを特徴とする請求項1〜3のいずれか一つに記載の半導体素子。 - 前記2導電型半導体領域にオーミック接触し、かつ前記第1導電型半導体領域にショットキー接合するアノード電極と、
前記第1導電型高濃度半導体層に接するカソード電極と、
をさらに備えることを特徴とする請求項1〜3のいずれか一つに記載の半導体素子。 - 前記第2導電型半導体領域の、前記第1導電型高濃度半導体層側に対して反対側の表面に、該表面に向かって濃度が高くなる第2導電型濃度勾配領域を備え、
前記第2導電型半導体領域の、前記第1導電型高濃度半導体層側の不純物濃度は均一であることを特徴とする請求項1〜5のいずれか一つに記載の半導体素子。 - 前記第2導電型半導体領域の不純物濃度は均一であることを特徴とする請求項1〜5のいずれか一つに記載の半導体素子。
- 前記第2導電型半導体領域が前記第1導電型高濃度半導体層に接することを特徴とする請求項1〜7のいずれか一つに記載の半導体素子。
- 前記第2導電型半導体領域が前記第1導電型高濃度半導体層および前記第1導電型濃度勾配領域から離れていることを特徴とする請求項1〜7のいずれか一つに記載の半導体素子。
- 前記第2導電型半導体領域が前記第1導電型高濃度半導体層から離れ、かつ前記第1導電型濃度勾配領域に接することを特徴とする請求項1〜7のいずれか一つに記載の半導体素子。
- 第1導電型高濃度半導体層の表面に、前記第1導電型高濃度半導体層よりも濃度の低い第1導電型中間濃度半導体領域をエピタキシャル成長させる工程と、
前記第1導電型中間濃度半導体領域の表面に、前記第1導電型中間濃度半導体領域よりも濃度が低く、かつ濃度が均一な第1導電型低濃度半導体領域をエピタキシャル成長させる工程と、
高温熱処理を行って前記第1導電型中間濃度半導体領域を、前記第1導電型低濃度半導体領域との接合面から前記第1導電型高濃度半導体層との接合面に向かって不純物濃度が高くなるような濃度勾配を有する第1導電型濃度勾配領域とする工程と、
前記第1導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、
第2導電型半導体をエピタキシャル成長させて前記トレンチを第2導電型半導体領域で埋めることにより、前記第1導電型低濃度半導体領域と前記第2導電型半導体領域とを交互に配置した並列pn層からなるドリフト領域を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 不純物を含むガス濃度を連続的に変化させながらエピタキシャル成長を行って第1導電型高濃度半導体層の表面に、前記第1導電型高濃度半導体層から遠ざかるのに連れて不純物濃度が低くなるような濃度勾配を有する第1導電型濃度勾配領域を積層する工程と、
前記第1導電型濃度勾配領域の表面に、該表面における前記第1導電型濃度勾配領域の濃度以下で、かつ濃度が均一な第1導電型低濃度半導体領域をエピタキシャル成長させる工程と、
前記第1導電型低濃度半導体領域の表面から所定の間隔おきにトレンチを形成する工程と、
第2導電型半導体をエピタキシャル成長させて前記トレンチを第2導電型半導体領域で埋めることにより、前記第1導電型低濃度半導体領域と前記第2導電型半導体領域とを交互に配置した並列pn層からなるドリフト領域を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
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