JP3634830B2 - 電力用半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大電力の制御に用いられる電力用半導体素子に係り、特にスーパージャンクション構造を有する素子に関するもので、例えば縦型パワーＭＯＳＦＥＴ、ＳＢＤやＭＰＳダイオード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴなどに使用されるものである。
【０００２】
【従来の技術】
電力用半導体素子の１つである縦形パワーＭＯＳＦＥＴは、そのオン抵抗が伝導層（ドリフト層）部分の電気抵抗に大きく依存する。上記ドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフは、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造を埋め込んだものが知られている。
【０００４】
図１３（ａ）は、リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【０００５】
このＭＯＳＦＥＴは、ｎ−型ドリフト層（以下、ｎ−ドリフト層）３の一方の表面にｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上にはドレイン電極１が形成されている。また、前記ｎ−ドリフト層３の他方の表面には複数のｐ型ベース層５が選択的に形成され、各ｐ型ベース層５の表面にはｎ＋型ソース層６が選択的に形成されている。
【０００６】
そして、ｐ型ベース層５のｎ＋型ソース層６から当該ｐ型ベース層５、ｎ−ドリフト層３、隣りのｐ型ベース層５およびそのｎ＋型ソース層６に至る領域上の表面を覆うように、ゲート絶縁膜８を介してゲート電極９が形成されている。
【０００７】
また、上記ゲート絶縁膜８を介してゲート電極９を挟むように、ｐ型ベース層５上には、ｎ＋型ソース層６の表面上およびｐ型ベース層５の表面上に接合するようにソース電極７が形成されている。
【０００８】
そして、ｐ型ベース層５とドレイン電極１との間のｎ−ドリフト層３中には、ｐ型ベース層５に接続されたｐ型リサーフ層４が形成されている。このｐ型リサーフ層４とｎ−ドリフト層３が交互に横方向に繰り返す縦型リサーフ構造となっており、このリサーフの間隔（セル幅）を狭くすることによりｎ−ドリフト層３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【０００９】
図１３（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。ｎ−ドリフト層３とｐリサーフ層４の不純物濃度は、同一であり、それぞれ縦方向に一定のプロファイルを有する。
【００１０】
上記したようなＭＯＳＦＥＴを製造する際に重要なポイントはスーパージャンクション構造の設計であり、ｎ−ドリフト層３とｐ型リサーフ層４の不純物濃度が耐圧とオン抵抗を決める重要なポイントとなる。
【００１１】
原理的には、ｎ−ドリフト層３とｐ型リサーフ層４のそれぞれの不純物量を等しくすることによって等価的に不純物濃度がゼロとなって、高耐圧が得られる。このため、耐圧を保持したままｎ−ドリフト層３の不純物濃度を従来のＭＯＳＦＥＴのドリフト層濃度よりも高くすることが可能となり、材料限界を越えた低オン抵抗が実現できる。
【００１２】
しかし、製造に際して、プロセスのばらつきにより、ｎ−ドリフト層３とｐ型リサーフ層４のそれぞれの不純物量を完璧に等しくすることは困難であり、耐圧が劣化する。
【００１３】
そこで、素子設計に際しては、製造上のプロセスばらつきによる耐圧劣化を考慮して行う必要がある。この場合、オン抵抗を下げるためには、ｎ−ドリフト層３の不純物濃度を上げることが有効であるが、耐圧に対するプロセスマージンは、ｎ−ドリフト層３とｐ型リサーフ層４の不純物量の差（アンバランス量）で決まる。つまり、ｎ−ドリフト層３の不純物濃度を上げても、プロセスマージンとしてとれるアンバランス量は変わらない。
【００１４】
したがって、ｎ−ドリフト層３の不純物濃度を上げると、許容されるアンバランス量とｎ−ドリフト層３の不純物量の比が小さくなり、プロセスマージンが小さくなってしまう。これに対して、プロセスマージンを広くとるためには、ｎ−ドリフト層３の濃度を下げる必要があり、オン抵抗を引上げてしまう。
【００１５】
なお、特許文献１には、要求される耐圧を満足しつつ、許容オン電流を増大でき、且つ、出力容量およびオン抵抗を低減することができる半導体装置が開示されている。この半導体装置は、ＳＯＩ構造のｎ形半導体層にｎ＋＋形ドレイン領域とｐ＋ 形ウェル領域が離間して形成され、ｐ＋ 形ウェル領域内にｎ＋＋形ソース領域が形成され、ｎ＋＋形ドレイン領域とｐ＋ 形ウェル領域との間にはｎ形ドリフト領域が形成されている。そして、ｎ形ドリフト領域の不純物濃度の濃度分布は、ｎ形半導体層の横方向および縦方向いずれもｎ＋＋形ドレイン領域から離れるにしたがって低くなるように設定してある。
【００１６】
また、特許文献２には、ホットキャリアの絶縁膜への注入を抑制でき、素子活性領域の特性及び信頼性を損ねない超接合半導体装置が開示されている。この超接合半導体装置は、並列ｐｎ構造のドレイン・ドリフト部を備え、ｐ型の仕切領域のうち、ｐベース領域のウェル底面には不純物濃度が高いｐ型の耐圧リミッタ領域が形成されている。
【００１７】
また、特許文献３には、スーパージャンクション構造のＭＯＳＦＥＴにおいて、ドリフト領域の不純物量を規定する点が開示されている。
【００１８】
また、特許文献４には、マルチリサーフ構造の横型ＭＯＳＦＥＴにおいて、低オン抵抗と高耐圧を両立させることが開示されている。
【００１９】
また、非特許文献１には、高い耐圧と低いオン抵抗を有するスーパージャンクション構造の電力用半導体素子を、ＳＯＩ構造の半導体層にラテラル構造により実現することが開示されている。
【００２０】
【特許文献１】
特開２００１−２４４４７２号公報（図１）
【００２１】
【特許文献２】
特開２００１−３１３３９１号公報（図１）
【００２２】
【特許文献３】
米国特許第６２９１８５６号明細書（ＦＩＧ３、ＦＩＧ４）
【００２３】
【特許文献４】
特開２０００−２８６４１７号公報（図１）
【００２４】
【非特許文献１】
Ｒ．Ｎｇ、外５名、” Ｌａｔｅｒａｌ Ｕｎｂａｌａｎｃｅｄ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ （ＵＳＪ）／３Ｄ−ＲＥＳＵＲＦ ｆｏｒ Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｏｎ ＳＯＩ ” 、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００１ ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ， Ｏｓａｋａ， ｐｐ．３９５−３９８
【００２５】
【発明が解決しようとする課題】
上記したように従来の縦形パワーＭＯＳＦＥＴは、オン抵抗の低減と耐圧に対する不純物量のプロセスマージンの拡大に対する要求が二律相反の関係にあり、設計に際してｎ−ドリフト層３の不純物濃度を適切な値に設定することで対処していた。
【００２６】
本発明は上記の事情に鑑みてなされたもので、オン抵抗を上げずに、耐圧に対する不純物量のプロセスマージンを大きくでき、不純物量の変化に対する耐圧低下を抑制し、高耐圧、低オン抵抗のパワーＭＯＳＦＴなどを実現し得る電力用半導体素子を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の第１の電力用半導体素子は、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が大きくなる分布を有し、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有することを特徴とする。
【００２８】
本発明の第２の電力用半導体素子は、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が一定であり、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有し、前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．７以下であることを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００３０】
＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００３１】
このＭＯＳＦＥＴは、第１の半導体層であるｎ−ドリフト層３の一方の表面に高濃度半導体層（例えばｎ＋ドレイン層）２が形成され、このｎ＋ドレイン層２上には第１の主電極であるドレイン電極１が形成されている。
【００３２】
前記ｎ−ドリフト層３の他方の表面側には、複数の第２の半導体層としてｐ型リサーフ層４が横方向に周期的に配置され、スーパージャンクション構造が形成されている。
【００３３】
このスーパージャンクション構造の表面には、第３の半導体層としてｐ型ベース層５が形成され、このｐ型ベース層５の表面には第４の半導体層としてｎ＋型ソース層６が選択的に、且つ、平面ストライプ形状に拡散形成されている。
【００３４】
このｐ型ベース層５は、一例として、約１×１０１７ｃｍ−３の不純物濃度で、約２．０μｍの深さに形成されており、前記ｎ＋型ソース層７は、一例として、約１×１０２０ｃｍ−３の不純物濃度で、約０．２μｍの深さに形成されている。
【００３５】
そして、ｐ型ベース層５のｎ＋型ソース層６から当該ｐ型ベース層５、ｎ−ドリフト層３、隣りのｐ型ベース層５およびそのｎ＋型ソース層６に至る領域上の表面を覆うように、膜厚が約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）８を介して第１の制御電極としてゲート電極９が平面ストライプ形状に形成されている。
【００３６】
また、上記ゲート絶縁膜８を介してゲート電極９を挟むように、各ｐ型ベース層５上には、ｎ＋型ソース層６の表面上およびｐ型ベース層５の表面上に接合するように第２の主電極であるソース電極７が平面ストライプ形状に形成されている。
【００３７】
換言すれば、ｎ−ドリフト層３の他方の表面には複数のｐ型ベース層５が選択的に形成され、各ｐ型ベース層５の表面にはｎ＋型ソース層６が選択的に形成されている。そして、ｐ型ベース層５とドレイン電極１との間のｎ−ドリフト層３中には、ｐ型ベース層５に接続されたｐ型リサーフ層４が形成されている。このｐ型リサーフ層４とｎ−ドリフト層３が交互に横方向に繰り返す縦型リサーフ構造となっており、このリサーフの間隔（セル幅）を狭くすることによりｎ−ドリフト層３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【００３８】
スーパージャンクション構造の原理から、ｎ−ドリフト層３の不純物総量とｐリサーフ層４の不純物総量が同量となることが望ましく、両者の不純物量が等しくなくなると、ドリフト層の等価的な不純物量が増加し、耐圧が低下する。
【００３９】
図１（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００４０】
ｎ−ドリフト層３の不純物濃度は縦方向に一定のプロファイルを有するが、ｐリサーフ層４の不純物濃度は、ソース電極７からドレイン電極１に向かう縦方向において（深さ方向に向かって）徐々に小さくなる分布（傾斜プロファイル）を有する。
【００４１】
図２は、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにおけるｎ−ドリフト層３とｐリサーフ層４の不純物量の差（アンバランス量）に対する耐圧変化特性と、図１３（ａ）および（ｂ）に示した従来例のスーパージャンクション構造を有するＭＯＳＦＥＴの耐圧変化特性を対比して示す。
【００４２】
この特性から、第１の実施形態のＭＯＳＦＥＴは、従来例の素子に比べて、不純物量のアンバランスに対して耐圧低下が小さい。
【００４３】
即ち、スーパージャンクション構造の原理から、低オン抵抗化のためにｎ−ドリフト層３の濃度を上げると、アンバランス量に対する耐圧低下は大きくなり、プロセスマージンが小さくなってしまう。しかし、第１の実施形態の構造を用いると、従来例の構造よりもプロセスマージンが広くなるので、ｎ−ドリフト層３の濃度を上げることが可能となり、低オン抵抗化が可能となる。
【００４４】
図３は、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図である。
【００４５】
図３中、横軸はｐリサーフ層４の上部の不純物濃度Ｎｔと下部の不純物濃度Ｎｂとの比（不純物濃度の傾斜プロファイルの勾配）、縦軸は最大耐圧に対する耐圧低下量と最大耐圧との比（耐圧低下率ΔＶＢ）を示している。
【００４６】
ここでは、ｎ−ドリフト層３とｐリサーフ層４の不純物アンバランス量として、図２中の特性を参照してアンバランス量が２０％の場合を例示した。傾斜プロファイルの勾配が１の場合の特性は、図１３（ａ）および（ｂ）に示した従来例のＭＯＳＦＥＴの特性を示している。
【００４７】
図３の特性から、傾斜プロファイルの勾配が大きくなると、傾斜プロファイルの効果により耐圧低下率ΔＶＢが減少していくが、最大耐圧ＶＢｍａｘ も徐々に低下していくことが理解できる。そして、第１の実施形態のＭＯＳＦＥＴの最大耐圧ＶＢｍａｘ として従来例のＭＯＳＦＥＴのＶＢｍａｘ の９０％程度を得ようとすると、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．７以下とすることが望ましいことが理解できる。また、耐圧低下率ΔＶＢとして従来例のＭＯＳＦＥＴのΔＶＢの半分以下に抑えたい場合は、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．４以上とすればよいことが理解できる。
【００４８】
＜第１の実施形態の変形例＞
図４（ａ）および（ｂ）は、第１の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図および不純物濃度の分布を示す。
【００４９】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴと比べて、ｐリサーフ層４の不純物濃度を縦方向において一定のプロファイルとし、ｎ−ドリフト層３の不純物濃度を縦方向において傾斜プロファイルとした点が異なり、その他は同じであるので図１（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００５０】
このように不純物濃度の分布を変更しても、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００５１】
＜第２の実施形態＞
第２の実施形態として、前述した第１の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造の形成方法の具体例について説明する。
【００５２】
図５（ａ）は、本発明の第２の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００５３】
図５（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００５４】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造を、埋め込みエピ成長とイオン注入を繰り返す方法を用いて形成したものである。
【００５５】
即ち、ｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返すと、図５（ａ）、（ｂ）に示すように、ｐリサーフ層４の不純物濃度の分布が深さ方向に波型のプロファイルを有するように形成される。この場合、各埋め込み毎のｐ型ドーパントのイオン注入量を調整することにより、深さ方向に全体的に見ると、ｐ型不純物量が徐々に小さくなる（ｐリサーフ層４の不純物濃度が徐々に低くなる）プロファイルが形成される。結果として、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果を期待できる。
【００５６】
＜第２の実施形態の変形例＞
図６（ａ）および（ｂ）は、第２の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図および不純物濃度の分布を示す。
【００５７】
このＭＯＳＦＥＴは、第２の実施形態のＭＯＳＦＥＴと比べて、スーパージャンクション構造を、高抵抗層を結晶成長させ、ｐ型ドーパントとｎ型ドーパントの両方をイオン注入するプロセスを繰り返すことにより形成した点が異なり、その他は同じであるので図５（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００５８】
このようにスーパージャンクション構造の形成方法を変更しても、基本的には第２の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００５９】
なお、スーパージャンクション構造の形成方法は、上記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００６０】
例えばトレンチ溝を形成した後、溝内にｐ層埋め込みエピ成長を行ってｐリサーフ層４を形成するプロセスを用いる場合、トレンチ幅や形状、ドーパントガスの流量などを調節することで深さ方向に対するドーパントの取り込まれ方を変化させて傾斜プロファイルを持たせることが可能である。
【００６１】
また、トレンチ溝を形成した後、トレンチ側壁に斜め方向からのイオン注入するプロセスを用いる場合では、トレンチ形状に曲率を付けることや、注入角度を変化させて複数回イオン注入を行うことにより、深さ方向に傾斜プロファイルを持たせることが可能である。
【００６２】
＜第３の実施形態＞
図７（ａ）は、本発明の第３の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００６３】
図７（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００６４】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度を縦方向において傾斜プロファイルとするだけでなく、ｎ−ドリフト層３の不純物濃度も深さ方向において傾斜プロファイルとした点が異なり、その他は同じであるので図１（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００６５】
このように不純物濃度の分布を変更しても、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作とより改善された効果が得られる。
【００６６】
図８は、図７（ａ）および（ｂ）に示した第３の実施形態のＭＯＳＦＥＴにおけるｎ−ドリフト層３とｐリサーフ層４の不純物量の差（アンバランス量）に対する耐圧変化特性と、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにの耐圧変化特性と、図１３（ａ）および（ｂ）に示した従来例のスーパージャンクション構造を有するＭＯＳＦＥＴの耐圧変化特性を対比して示す。
【００６７】
この特性から、第３の実施形態のＭＯＳＦＥＴは、従来例のＭＯＳＦＥＴに比べてだけでなく、第１の実施形態のＭＯＳＦＥＴ（不純物濃度の傾斜プロファイルをｐリサーフ層４のみに持たせた場合）に比べても、不純物量のアンバランスに対して耐圧低下をさらに小さくすることが可能となり、さらに、プロセスマージンが大きくなり、低オン抵抗化が容易となることが理解できる。
【００６８】
図９は、図７（ａ）および（ｂ）に示した第３の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図である。
【００６９】
図９中、横軸はｐリサーフ層４の上部の不純物濃度Ｎｔと下部の不純物濃度Ｎｂとの比（不純物濃度の傾斜プロファイルの勾配）、縦軸は最大耐圧に対する耐圧低下量と最大耐圧との比（耐圧低下率ΔＶＢ）を示している。
【００７０】
ここでは、ｎ−ドリフト層３とｐリサーフ層４の不純物アンバランス量として、図８中の特性を参照してアンバランス量が２０％の場合を例示した。傾斜プロファイルの勾配が１の場合の特性は、図１３（ａ）および（ｂ）に示した従来例のＭＯＳＦＥＴの特性を示している。
【００７１】
図９の特性から、傾斜プロファイルの勾配が大きくなると、傾斜プロファイルの効果により耐圧低下率ΔＶＢが減少していくことが理解できる。そして、第３の実施形態のＭＯＳＦＥＴのｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配が１．８２を越えると、ｎ−ドリフト層３の不純物濃度とｐリサーフ４の不純物濃度が等しい場合が最大耐圧ＶＢｍａｘ を得る状態ではなくなってしまう。このため、耐圧低下率ΔＶＢがマイナスとなってしまい、設計が複雑になる。これより、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．８２以下とすることが望ましい。
【００７２】
さらに、第１の実施形態のＭＯＳＦＥＴ（不純物濃度の傾斜プロファイルをｐリサーフ層４のみに持たせた場合）に比べて、ｎ−ドリフト層３の上部の濃度が低いので、高電圧印可時にはｎ−ドリフト層３の上部が速やかに空乏化する。これにより、ＭＯＳＦＥＴのゲート・ドレイン間容量が小さくなって、高速なスイッチング動作を期待できる。
【００７３】
また、図９の特性から、第３の実施形態のＭＯＳＦＥＴの耐圧低下率ΔＶＢとして従来例のＭＯＳＦＥＴのΔＶＢの半分以下に抑えたい場合は、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．２５以上とすればよいことが理解できる。
【００７４】
なお、上記第３の実施形態では、ｎ−ドリフト層３の不純物濃度のプロファイルの傾斜は、ｐリサーフ層４の傾斜と方向が逆で同じ大きさとした場合の計算例を示したが、ｐリサーフ層４の傾斜と同じにしなくとも実施可能である。
【００７５】
また、スーパージャンクション構造の形成方法は、上逆記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００７６】
＜第４の実施形態＞
第４の実施形態として、前述した第３の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造の形成方法の具体例について説明する。
【００７７】
図１０（ａ）は、本発明の第４の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００７８】
図１０（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００７９】
このＭＯＳＦＥＴは、第３の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造を、埋め込みエピ成長とイオン注入を繰り返す方法を用いて形成したものである。
【００８０】
即ち、ｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返すと、図５（ａ）、（ｂ）に示すように、ｐリサーフ層４の不純物濃度の分布が深さ方向に波型のプロファイルを有するように形成される。
【００８１】
この場合、各ｎ層の不純物濃度と、各埋め込み毎のｐ型ドーパントのイオン注入量を調整することにより、深さ方向に全体的に見ると、ｎ型不純物量が徐々に大きくなる（ｎ−ドリフト層３の不純物濃度が徐々に大きくなる）プロファイルと、ｐ型不純物量が徐々に小さくなる（ｐリサーフ層４の不純物濃度が徐々に低くなる）プロファイルを実現することができる。
【００８２】
結果として、基本的には第３の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果を期待できる。
【００８３】
＜第４の実施形態の変形例＞
図１１（ａ）は、第４の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００８４】
図１１（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００８５】
このＭＯＳＦＥＴは、第４の実施形態のＭＯＳＦＥＴと比べて、スーパージャンクション構造を、高抵抗層を結晶成長させ、ｐ型ドーパントとｎ型ドーパントの両方をイオン注入するプロセスを繰り返す（各層のイオン注入毎のイオン注入量を調整する）ことにより形成した点が異なり、その他は同じであるので図１０（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００８６】
このようにスーパージャンクション構造の形成方法を変更しても、基本的には第２の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００８７】
なお、スーパージャンクション構造の形成方法は、上記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００８８】
例えばトレンチ溝を形成した後、溝内にｐ層埋め込みエピ成長を行ってｐリサーフ層４を形成するプロセスを用いる場合、トレンチ幅や形状、ドーパントガスの流量などを調節することで深さ方向に対するドーパントの取り込まれ方を変化させて傾斜プロファイルを持たせることが可能である。
【００８９】
また、トレンチ溝を形成した後、トレンチ側壁に斜め方向からのイオン注入するプロセスを用いる場合では、トレンチ形状に曲率を付けることや、注入角度を変化させて複数回イオン注入を行うことにより、深さ方向に傾斜プロファイルを持たせることが可能である。
【００９０】
＜第５の実施形態＞
図１２は、本発明の第５の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００９１】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の幅を深さ方向に変化させ、その縦方向における不純物濃度を一定とすることにより、縦方向における不純物量をｎ−ドリフト層３とは異ならせたものであり、図１（ａ）中と同一部分には同一符号を付してその説明を省略する。
【００９２】
ｐリサーフ層４内の不純物量は、濃度と幅の積であるので、ｐリサーフ層４内の不純物濃度が一定の場合には、深さ方向で幅が狭くなることにより不純物量が小さくなっていく。これに対して、ｎ−ドリフト層３は、深さ方向で幅が広くなることにより不純物量が大きくなっていく。これにより、第３の実施形態のＭＯＳＦＥＴ（ｐリサーフ層４およびｎ−ドリフト層３に不純物濃度の傾斜プロファイルを逆向きに持たせた場合）と同様な動作と同様な効果を期待できる。
【００９３】
この場合、ｐリサーフ層４の上部の幅と下部の幅の比は、第３の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配と同じ意味をもつので、前述したように１．８２以下、１．２５以上とすることが望ましい。
【００９４】
なお、本実施形態の構造は、トレンチ溝を形成した後、埋め込みエピ成長を行うプロセスにより形成することが可能である。この場合、深さ方向に溝幅が狭くなるトレンチをドライエッチングにより形成した後、不純物濃度が一様となるようにｐリサーフ層４の結晶成長を行えばよい。
【００９５】
なお、本発明は、前述した各実施形態に限定されるものではなく、これらに基づいて当業者が容易に考え得る変形はすべて適用可能である。
【００９６】
即ち、スーパージャンクション構造、ｐ型ベース層５、ｎ＋ソース層６、ゲート電極９は、前記ストライプ状に限らず、格子状、千鳥状に配置してもよい。
【００９７】
また、半導体は、前記シリコンに限らず、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドを用いることができる。
【００９８】
また、前記実施形態では縦型素子を説明したが、横型素子でもスーパージャンクション構造を有する素子であれば適用可能である。また、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに限らず、スーパージャンクション構造を有するＳＢＤやＭＰＳダイオード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴ等のスイッチング素子やダイオードとスイッチング素子の複合もしくは集積素子にも適用可能である。
【００９９】
【発明の効果】
上述したように本発明の電力用半導体素子によれば、オン抵抗を上げずに、耐圧に対する不純物量のプロセスマージンを大きくでき、不純物量の変化に対する耐圧低下を抑制し、高耐圧、低オン抵抗のパワーＭＯＳＦＴなどを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図２】図１に示したＭＯＳＦＥＴにおけるｎ−ドリフト層とｐリサーフ層の不純物量の差（アンバランス量）と耐圧変化との関係を示す特性図。
【図３】図１に示したＭＯＳＦＥＴにおけるｐリサーフ層の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図。
【図４】図１に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図５】本発明の第２の実施形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図６】図５に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図７】本発明の第３の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図８】図７に示したＭＯＳＦＥＴにおけるｎ−ドリフト層とｐリサーフ層の不純物量の差（アンバランス量）と耐圧変化との関係を示す特性図。
【図９】図７に示したＭＯＳＦＥＴにおけるｐリサーフ層の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図。
【図１０】本発明の第４の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図１１】図１０に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図１２】本発明の第５の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１３】リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【符号の説明】
１…ドレイン電極Ｄ（第１の主電極）、
２…ｎ＋型ドレイン層、
３…ｎ−ドリフト層（第１の半導体層）
４…ｐ型リサーフ層（第２の半導体層）、
５…ｐ型ベース層（第３の半導体層）、
６…ｎ＋ソース層（第４の半導体層）
７…ソース電極（第２の主電極）
８…Ｓｉ酸化膜（ゲート絶縁膜）、
９…ゲート電極（制御電極）。
【発明の属する技術分野】
本発明は、大電力の制御に用いられる電力用半導体素子に係り、特にスーパージャンクション構造を有する素子に関するもので、例えば縦型パワーＭＯＳＦＥＴ、ＳＢＤやＭＰＳダイオード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴなどに使用されるものである。
【０００２】
【従来の技術】
電力用半導体素子の１つである縦形パワーＭＯＳＦＥＴは、そのオン抵抗が伝導層（ドリフト層）部分の電気抵抗に大きく依存する。上記ドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフは、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造を埋め込んだものが知られている。
【０００４】
図１３（ａ）は、リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【０００５】
このＭＯＳＦＥＴは、ｎ−型ドリフト層（以下、ｎ−ドリフト層）３の一方の表面にｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上にはドレイン電極１が形成されている。また、前記ｎ−ドリフト層３の他方の表面には複数のｐ型ベース層５が選択的に形成され、各ｐ型ベース層５の表面にはｎ＋型ソース層６が選択的に形成されている。
【０００６】
そして、ｐ型ベース層５のｎ＋型ソース層６から当該ｐ型ベース層５、ｎ−ドリフト層３、隣りのｐ型ベース層５およびそのｎ＋型ソース層６に至る領域上の表面を覆うように、ゲート絶縁膜８を介してゲート電極９が形成されている。
【０００７】
また、上記ゲート絶縁膜８を介してゲート電極９を挟むように、ｐ型ベース層５上には、ｎ＋型ソース層６の表面上およびｐ型ベース層５の表面上に接合するようにソース電極７が形成されている。
【０００８】
そして、ｐ型ベース層５とドレイン電極１との間のｎ−ドリフト層３中には、ｐ型ベース層５に接続されたｐ型リサーフ層４が形成されている。このｐ型リサーフ層４とｎ−ドリフト層３が交互に横方向に繰り返す縦型リサーフ構造となっており、このリサーフの間隔（セル幅）を狭くすることによりｎ−ドリフト層３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【０００９】
図１３（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。ｎ−ドリフト層３とｐリサーフ層４の不純物濃度は、同一であり、それぞれ縦方向に一定のプロファイルを有する。
【００１０】
上記したようなＭＯＳＦＥＴを製造する際に重要なポイントはスーパージャンクション構造の設計であり、ｎ−ドリフト層３とｐ型リサーフ層４の不純物濃度が耐圧とオン抵抗を決める重要なポイントとなる。
【００１１】
原理的には、ｎ−ドリフト層３とｐ型リサーフ層４のそれぞれの不純物量を等しくすることによって等価的に不純物濃度がゼロとなって、高耐圧が得られる。このため、耐圧を保持したままｎ−ドリフト層３の不純物濃度を従来のＭＯＳＦＥＴのドリフト層濃度よりも高くすることが可能となり、材料限界を越えた低オン抵抗が実現できる。
【００１２】
しかし、製造に際して、プロセスのばらつきにより、ｎ−ドリフト層３とｐ型リサーフ層４のそれぞれの不純物量を完璧に等しくすることは困難であり、耐圧が劣化する。
【００１３】
そこで、素子設計に際しては、製造上のプロセスばらつきによる耐圧劣化を考慮して行う必要がある。この場合、オン抵抗を下げるためには、ｎ−ドリフト層３の不純物濃度を上げることが有効であるが、耐圧に対するプロセスマージンは、ｎ−ドリフト層３とｐ型リサーフ層４の不純物量の差（アンバランス量）で決まる。つまり、ｎ−ドリフト層３の不純物濃度を上げても、プロセスマージンとしてとれるアンバランス量は変わらない。
【００１４】
したがって、ｎ−ドリフト層３の不純物濃度を上げると、許容されるアンバランス量とｎ−ドリフト層３の不純物量の比が小さくなり、プロセスマージンが小さくなってしまう。これに対して、プロセスマージンを広くとるためには、ｎ−ドリフト層３の濃度を下げる必要があり、オン抵抗を引上げてしまう。
【００１５】
なお、特許文献１には、要求される耐圧を満足しつつ、許容オン電流を増大でき、且つ、出力容量およびオン抵抗を低減することができる半導体装置が開示されている。この半導体装置は、ＳＯＩ構造のｎ形半導体層にｎ＋＋形ドレイン領域とｐ＋ 形ウェル領域が離間して形成され、ｐ＋ 形ウェル領域内にｎ＋＋形ソース領域が形成され、ｎ＋＋形ドレイン領域とｐ＋ 形ウェル領域との間にはｎ形ドリフト領域が形成されている。そして、ｎ形ドリフト領域の不純物濃度の濃度分布は、ｎ形半導体層の横方向および縦方向いずれもｎ＋＋形ドレイン領域から離れるにしたがって低くなるように設定してある。
【００１６】
また、特許文献２には、ホットキャリアの絶縁膜への注入を抑制でき、素子活性領域の特性及び信頼性を損ねない超接合半導体装置が開示されている。この超接合半導体装置は、並列ｐｎ構造のドレイン・ドリフト部を備え、ｐ型の仕切領域のうち、ｐベース領域のウェル底面には不純物濃度が高いｐ型の耐圧リミッタ領域が形成されている。
【００１７】
また、特許文献３には、スーパージャンクション構造のＭＯＳＦＥＴにおいて、ドリフト領域の不純物量を規定する点が開示されている。
【００１８】
また、特許文献４には、マルチリサーフ構造の横型ＭＯＳＦＥＴにおいて、低オン抵抗と高耐圧を両立させることが開示されている。
【００１９】
また、非特許文献１には、高い耐圧と低いオン抵抗を有するスーパージャンクション構造の電力用半導体素子を、ＳＯＩ構造の半導体層にラテラル構造により実現することが開示されている。
【００２０】
【特許文献１】
特開２００１−２４４４７２号公報（図１）
【００２１】
【特許文献２】
特開２００１−３１３３９１号公報（図１）
【００２２】
【特許文献３】
米国特許第６２９１８５６号明細書（ＦＩＧ３、ＦＩＧ４）
【００２３】
【特許文献４】
特開２０００−２８６４１７号公報（図１）
【００２４】
【非特許文献１】
Ｒ．Ｎｇ、外５名、” Ｌａｔｅｒａｌ Ｕｎｂａｌａｎｃｅｄ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ （ＵＳＪ）／３Ｄ−ＲＥＳＵＲＦ ｆｏｒ Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｏｎ ＳＯＩ ” 、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００１ ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ， Ｏｓａｋａ， ｐｐ．３９５−３９８
【００２５】
【発明が解決しようとする課題】
上記したように従来の縦形パワーＭＯＳＦＥＴは、オン抵抗の低減と耐圧に対する不純物量のプロセスマージンの拡大に対する要求が二律相反の関係にあり、設計に際してｎ−ドリフト層３の不純物濃度を適切な値に設定することで対処していた。
【００２６】
本発明は上記の事情に鑑みてなされたもので、オン抵抗を上げずに、耐圧に対する不純物量のプロセスマージンを大きくでき、不純物量の変化に対する耐圧低下を抑制し、高耐圧、低オン抵抗のパワーＭＯＳＦＴなどを実現し得る電力用半導体素子を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の第１の電力用半導体素子は、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が大きくなる分布を有し、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有することを特徴とする。
【００２８】
本発明の第２の電力用半導体素子は、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が一定であり、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有し、前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．７以下であることを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００３０】
＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００３１】
このＭＯＳＦＥＴは、第１の半導体層であるｎ−ドリフト層３の一方の表面に高濃度半導体層（例えばｎ＋ドレイン層）２が形成され、このｎ＋ドレイン層２上には第１の主電極であるドレイン電極１が形成されている。
【００３２】
前記ｎ−ドリフト層３の他方の表面側には、複数の第２の半導体層としてｐ型リサーフ層４が横方向に周期的に配置され、スーパージャンクション構造が形成されている。
【００３３】
このスーパージャンクション構造の表面には、第３の半導体層としてｐ型ベース層５が形成され、このｐ型ベース層５の表面には第４の半導体層としてｎ＋型ソース層６が選択的に、且つ、平面ストライプ形状に拡散形成されている。
【００３４】
このｐ型ベース層５は、一例として、約１×１０１７ｃｍ−３の不純物濃度で、約２．０μｍの深さに形成されており、前記ｎ＋型ソース層７は、一例として、約１×１０２０ｃｍ−３の不純物濃度で、約０．２μｍの深さに形成されている。
【００３５】
そして、ｐ型ベース層５のｎ＋型ソース層６から当該ｐ型ベース層５、ｎ−ドリフト層３、隣りのｐ型ベース層５およびそのｎ＋型ソース層６に至る領域上の表面を覆うように、膜厚が約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）８を介して第１の制御電極としてゲート電極９が平面ストライプ形状に形成されている。
【００３６】
また、上記ゲート絶縁膜８を介してゲート電極９を挟むように、各ｐ型ベース層５上には、ｎ＋型ソース層６の表面上およびｐ型ベース層５の表面上に接合するように第２の主電極であるソース電極７が平面ストライプ形状に形成されている。
【００３７】
換言すれば、ｎ−ドリフト層３の他方の表面には複数のｐ型ベース層５が選択的に形成され、各ｐ型ベース層５の表面にはｎ＋型ソース層６が選択的に形成されている。そして、ｐ型ベース層５とドレイン電極１との間のｎ−ドリフト層３中には、ｐ型ベース層５に接続されたｐ型リサーフ層４が形成されている。このｐ型リサーフ層４とｎ−ドリフト層３が交互に横方向に繰り返す縦型リサーフ構造となっており、このリサーフの間隔（セル幅）を狭くすることによりｎ−ドリフト層３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【００３８】
スーパージャンクション構造の原理から、ｎ−ドリフト層３の不純物総量とｐリサーフ層４の不純物総量が同量となることが望ましく、両者の不純物量が等しくなくなると、ドリフト層の等価的な不純物量が増加し、耐圧が低下する。
【００３９】
図１（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００４０】
ｎ−ドリフト層３の不純物濃度は縦方向に一定のプロファイルを有するが、ｐリサーフ層４の不純物濃度は、ソース電極７からドレイン電極１に向かう縦方向において（深さ方向に向かって）徐々に小さくなる分布（傾斜プロファイル）を有する。
【００４１】
図２は、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにおけるｎ−ドリフト層３とｐリサーフ層４の不純物量の差（アンバランス量）に対する耐圧変化特性と、図１３（ａ）および（ｂ）に示した従来例のスーパージャンクション構造を有するＭＯＳＦＥＴの耐圧変化特性を対比して示す。
【００４２】
この特性から、第１の実施形態のＭＯＳＦＥＴは、従来例の素子に比べて、不純物量のアンバランスに対して耐圧低下が小さい。
【００４３】
即ち、スーパージャンクション構造の原理から、低オン抵抗化のためにｎ−ドリフト層３の濃度を上げると、アンバランス量に対する耐圧低下は大きくなり、プロセスマージンが小さくなってしまう。しかし、第１の実施形態の構造を用いると、従来例の構造よりもプロセスマージンが広くなるので、ｎ−ドリフト層３の濃度を上げることが可能となり、低オン抵抗化が可能となる。
【００４４】
図３は、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図である。
【００４５】
図３中、横軸はｐリサーフ層４の上部の不純物濃度Ｎｔと下部の不純物濃度Ｎｂとの比（不純物濃度の傾斜プロファイルの勾配）、縦軸は最大耐圧に対する耐圧低下量と最大耐圧との比（耐圧低下率ΔＶＢ）を示している。
【００４６】
ここでは、ｎ−ドリフト層３とｐリサーフ層４の不純物アンバランス量として、図２中の特性を参照してアンバランス量が２０％の場合を例示した。傾斜プロファイルの勾配が１の場合の特性は、図１３（ａ）および（ｂ）に示した従来例のＭＯＳＦＥＴの特性を示している。
【００４７】
図３の特性から、傾斜プロファイルの勾配が大きくなると、傾斜プロファイルの効果により耐圧低下率ΔＶＢが減少していくが、最大耐圧ＶＢｍａｘ も徐々に低下していくことが理解できる。そして、第１の実施形態のＭＯＳＦＥＴの最大耐圧ＶＢｍａｘ として従来例のＭＯＳＦＥＴのＶＢｍａｘ の９０％程度を得ようとすると、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．７以下とすることが望ましいことが理解できる。また、耐圧低下率ΔＶＢとして従来例のＭＯＳＦＥＴのΔＶＢの半分以下に抑えたい場合は、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．４以上とすればよいことが理解できる。
【００４８】
＜第１の実施形態の変形例＞
図４（ａ）および（ｂ）は、第１の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図および不純物濃度の分布を示す。
【００４９】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴと比べて、ｐリサーフ層４の不純物濃度を縦方向において一定のプロファイルとし、ｎ−ドリフト層３の不純物濃度を縦方向において傾斜プロファイルとした点が異なり、その他は同じであるので図１（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００５０】
このように不純物濃度の分布を変更しても、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００５１】
＜第２の実施形態＞
第２の実施形態として、前述した第１の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造の形成方法の具体例について説明する。
【００５２】
図５（ａ）は、本発明の第２の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００５３】
図５（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００５４】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造を、埋め込みエピ成長とイオン注入を繰り返す方法を用いて形成したものである。
【００５５】
即ち、ｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返すと、図５（ａ）、（ｂ）に示すように、ｐリサーフ層４の不純物濃度の分布が深さ方向に波型のプロファイルを有するように形成される。この場合、各埋め込み毎のｐ型ドーパントのイオン注入量を調整することにより、深さ方向に全体的に見ると、ｐ型不純物量が徐々に小さくなる（ｐリサーフ層４の不純物濃度が徐々に低くなる）プロファイルが形成される。結果として、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果を期待できる。
【００５６】
＜第２の実施形態の変形例＞
図６（ａ）および（ｂ）は、第２の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図および不純物濃度の分布を示す。
【００５７】
このＭＯＳＦＥＴは、第２の実施形態のＭＯＳＦＥＴと比べて、スーパージャンクション構造を、高抵抗層を結晶成長させ、ｐ型ドーパントとｎ型ドーパントの両方をイオン注入するプロセスを繰り返すことにより形成した点が異なり、その他は同じであるので図５（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００５８】
このようにスーパージャンクション構造の形成方法を変更しても、基本的には第２の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００５９】
なお、スーパージャンクション構造の形成方法は、上記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００６０】
例えばトレンチ溝を形成した後、溝内にｐ層埋め込みエピ成長を行ってｐリサーフ層４を形成するプロセスを用いる場合、トレンチ幅や形状、ドーパントガスの流量などを調節することで深さ方向に対するドーパントの取り込まれ方を変化させて傾斜プロファイルを持たせることが可能である。
【００６１】
また、トレンチ溝を形成した後、トレンチ側壁に斜め方向からのイオン注入するプロセスを用いる場合では、トレンチ形状に曲率を付けることや、注入角度を変化させて複数回イオン注入を行うことにより、深さ方向に傾斜プロファイルを持たせることが可能である。
【００６２】
＜第３の実施形態＞
図７（ａ）は、本発明の第３の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００６３】
図７（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００６４】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度を縦方向において傾斜プロファイルとするだけでなく、ｎ−ドリフト層３の不純物濃度も深さ方向において傾斜プロファイルとした点が異なり、その他は同じであるので図１（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００６５】
このように不純物濃度の分布を変更しても、基本的には第１の実施形態のＭＯＳＦＥＴと同様な動作とより改善された効果が得られる。
【００６６】
図８は、図７（ａ）および（ｂ）に示した第３の実施形態のＭＯＳＦＥＴにおけるｎ−ドリフト層３とｐリサーフ層４の不純物量の差（アンバランス量）に対する耐圧変化特性と、図１（ａ）および（ｂ）に示した第１の実施形態のＭＯＳＦＥＴにの耐圧変化特性と、図１３（ａ）および（ｂ）に示した従来例のスーパージャンクション構造を有するＭＯＳＦＥＴの耐圧変化特性を対比して示す。
【００６７】
この特性から、第３の実施形態のＭＯＳＦＥＴは、従来例のＭＯＳＦＥＴに比べてだけでなく、第１の実施形態のＭＯＳＦＥＴ（不純物濃度の傾斜プロファイルをｐリサーフ層４のみに持たせた場合）に比べても、不純物量のアンバランスに対して耐圧低下をさらに小さくすることが可能となり、さらに、プロセスマージンが大きくなり、低オン抵抗化が容易となることが理解できる。
【００６８】
図９は、図７（ａ）および（ｂ）に示した第３の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図である。
【００６９】
図９中、横軸はｐリサーフ層４の上部の不純物濃度Ｎｔと下部の不純物濃度Ｎｂとの比（不純物濃度の傾斜プロファイルの勾配）、縦軸は最大耐圧に対する耐圧低下量と最大耐圧との比（耐圧低下率ΔＶＢ）を示している。
【００７０】
ここでは、ｎ−ドリフト層３とｐリサーフ層４の不純物アンバランス量として、図８中の特性を参照してアンバランス量が２０％の場合を例示した。傾斜プロファイルの勾配が１の場合の特性は、図１３（ａ）および（ｂ）に示した従来例のＭＯＳＦＥＴの特性を示している。
【００７１】
図９の特性から、傾斜プロファイルの勾配が大きくなると、傾斜プロファイルの効果により耐圧低下率ΔＶＢが減少していくことが理解できる。そして、第３の実施形態のＭＯＳＦＥＴのｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配が１．８２を越えると、ｎ−ドリフト層３の不純物濃度とｐリサーフ４の不純物濃度が等しい場合が最大耐圧ＶＢｍａｘ を得る状態ではなくなってしまう。このため、耐圧低下率ΔＶＢがマイナスとなってしまい、設計が複雑になる。これより、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．８２以下とすることが望ましい。
【００７２】
さらに、第１の実施形態のＭＯＳＦＥＴ（不純物濃度の傾斜プロファイルをｐリサーフ層４のみに持たせた場合）に比べて、ｎ−ドリフト層３の上部の濃度が低いので、高電圧印可時にはｎ−ドリフト層３の上部が速やかに空乏化する。これにより、ＭＯＳＦＥＴのゲート・ドレイン間容量が小さくなって、高速なスイッチング動作を期待できる。
【００７３】
また、図９の特性から、第３の実施形態のＭＯＳＦＥＴの耐圧低下率ΔＶＢとして従来例のＭＯＳＦＥＴのΔＶＢの半分以下に抑えたい場合は、ｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配を１．２５以上とすればよいことが理解できる。
【００７４】
なお、上記第３の実施形態では、ｎ−ドリフト層３の不純物濃度のプロファイルの傾斜は、ｐリサーフ層４の傾斜と方向が逆で同じ大きさとした場合の計算例を示したが、ｐリサーフ層４の傾斜と同じにしなくとも実施可能である。
【００７５】
また、スーパージャンクション構造の形成方法は、上逆記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００７６】
＜第４の実施形態＞
第４の実施形態として、前述した第３の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造の形成方法の具体例について説明する。
【００７７】
図１０（ａ）は、本発明の第４の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００７８】
図１０（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００７９】
このＭＯＳＦＥＴは、第３の実施形態のＭＯＳＦＥＴにおけるスーパージャンクション構造を、埋め込みエピ成長とイオン注入を繰り返す方法を用いて形成したものである。
【００８０】
即ち、ｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返すと、図５（ａ）、（ｂ）に示すように、ｐリサーフ層４の不純物濃度の分布が深さ方向に波型のプロファイルを有するように形成される。
【００８１】
この場合、各ｎ層の不純物濃度と、各埋め込み毎のｐ型ドーパントのイオン注入量を調整することにより、深さ方向に全体的に見ると、ｎ型不純物量が徐々に大きくなる（ｎ−ドリフト層３の不純物濃度が徐々に大きくなる）プロファイルと、ｐ型不純物量が徐々に小さくなる（ｐリサーフ層４の不純物濃度が徐々に低くなる）プロファイルを実現することができる。
【００８２】
結果として、基本的には第３の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果を期待できる。
【００８３】
＜第４の実施形態の変形例＞
図１１（ａ）は、第４の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００８４】
図１１（ｂ）は、同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００８５】
このＭＯＳＦＥＴは、第４の実施形態のＭＯＳＦＥＴと比べて、スーパージャンクション構造を、高抵抗層を結晶成長させ、ｐ型ドーパントとｎ型ドーパントの両方をイオン注入するプロセスを繰り返す（各層のイオン注入毎のイオン注入量を調整する）ことにより形成した点が異なり、その他は同じであるので図１０（ａ）および（ｂ）中と同一部分には同一符号を付してその説明を省略する。
【００８６】
このようにスーパージャンクション構造の形成方法を変更しても、基本的には第２の実施形態のＭＯＳＦＥＴと同様な動作と同様な効果が得られる。
【００８７】
なお、スーパージャンクション構造の形成方法は、上記したようなプロセスに限定するものではなく、他のプロセスを用いてｐリサーフ層４の不純物濃度の分布に傾斜プロファイルを持たせることにより、前記と同様な効果が得られる。
【００８８】
例えばトレンチ溝を形成した後、溝内にｐ層埋め込みエピ成長を行ってｐリサーフ層４を形成するプロセスを用いる場合、トレンチ幅や形状、ドーパントガスの流量などを調節することで深さ方向に対するドーパントの取り込まれ方を変化させて傾斜プロファイルを持たせることが可能である。
【００８９】
また、トレンチ溝を形成した後、トレンチ側壁に斜め方向からのイオン注入するプロセスを用いる場合では、トレンチ形状に曲率を付けることや、注入角度を変化させて複数回イオン注入を行うことにより、深さ方向に傾斜プロファイルを持たせることが可能である。
【００９０】
＜第５の実施形態＞
図１２は、本発明の第５の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００９１】
このＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の幅を深さ方向に変化させ、その縦方向における不純物濃度を一定とすることにより、縦方向における不純物量をｎ−ドリフト層３とは異ならせたものであり、図１（ａ）中と同一部分には同一符号を付してその説明を省略する。
【００９２】
ｐリサーフ層４内の不純物量は、濃度と幅の積であるので、ｐリサーフ層４内の不純物濃度が一定の場合には、深さ方向で幅が狭くなることにより不純物量が小さくなっていく。これに対して、ｎ−ドリフト層３は、深さ方向で幅が広くなることにより不純物量が大きくなっていく。これにより、第３の実施形態のＭＯＳＦＥＴ（ｐリサーフ層４およびｎ−ドリフト層３に不純物濃度の傾斜プロファイルを逆向きに持たせた場合）と同様な動作と同様な効果を期待できる。
【００９３】
この場合、ｐリサーフ層４の上部の幅と下部の幅の比は、第３の実施形態のＭＯＳＦＥＴにおけるｐリサーフ層４の不純物濃度の傾斜プロファイルの勾配と同じ意味をもつので、前述したように１．８２以下、１．２５以上とすることが望ましい。
【００９４】
なお、本実施形態の構造は、トレンチ溝を形成した後、埋め込みエピ成長を行うプロセスにより形成することが可能である。この場合、深さ方向に溝幅が狭くなるトレンチをドライエッチングにより形成した後、不純物濃度が一様となるようにｐリサーフ層４の結晶成長を行えばよい。
【００９５】
なお、本発明は、前述した各実施形態に限定されるものではなく、これらに基づいて当業者が容易に考え得る変形はすべて適用可能である。
【００９６】
即ち、スーパージャンクション構造、ｐ型ベース層５、ｎ＋ソース層６、ゲート電極９は、前記ストライプ状に限らず、格子状、千鳥状に配置してもよい。
【００９７】
また、半導体は、前記シリコンに限らず、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドを用いることができる。
【００９８】
また、前記実施形態では縦型素子を説明したが、横型素子でもスーパージャンクション構造を有する素子であれば適用可能である。また、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに限らず、スーパージャンクション構造を有するＳＢＤやＭＰＳダイオード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴ等のスイッチング素子やダイオードとスイッチング素子の複合もしくは集積素子にも適用可能である。
【００９９】
【発明の効果】
上述したように本発明の電力用半導体素子によれば、オン抵抗を上げずに、耐圧に対する不純物量のプロセスマージンを大きくでき、不純物量の変化に対する耐圧低下を抑制し、高耐圧、低オン抵抗のパワーＭＯＳＦＴなどを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図２】図１に示したＭＯＳＦＥＴにおけるｎ−ドリフト層とｐリサーフ層の不純物量の差（アンバランス量）と耐圧変化との関係を示す特性図。
【図３】図１に示したＭＯＳＦＥＴにおけるｐリサーフ層の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図。
【図４】図１に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図５】本発明の第２の実施形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図６】図５に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図７】本発明の第３の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図８】図７に示したＭＯＳＦＥＴにおけるｎ−ドリフト層とｐリサーフ層の不純物量の差（アンバランス量）と耐圧変化との関係を示す特性図。
【図９】図７に示したＭＯＳＦＥＴにおけるｐリサーフ層の不純物濃度の傾斜プロファイルの勾配の変化に対する最大耐圧および耐圧低下率を示す特性図。
【図１０】本発明の第４の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図１１】図１０に示したＭＯＳＦＥＴの変形例の構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【図１２】本発明の第５の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１３】リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図およびｎ−ドリフト層とｐリサーフ層の不純物濃度について縦方向におけるプロファイルを示す特性図。
【符号の説明】
１…ドレイン電極Ｄ（第１の主電極）、
２…ｎ＋型ドレイン層、
３…ｎ−ドリフト層（第１の半導体層）
４…ｐ型リサーフ層（第２の半導体層）、
５…ｐ型ベース層（第３の半導体層）、
６…ｎ＋ソース層（第４の半導体層）
７…ソース電極（第２の主電極）
８…Ｓｉ酸化膜（ゲート絶縁膜）、
９…ゲート電極（制御電極）。
Claims (6)
- 第１導電型の第１の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、
前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、
前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、
前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極
とを具備し、
前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が大きくなる分布を有し、
前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有する
ことを特徴とする電力用半導体素子。 - 前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．８２以下であることを特徴とする請求項１記載の電力用半導体素子。
- 前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．２５以上であることを特徴とする請求項２記載の電力用半導体素子。
- 第１導電型の第１の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第１の半導体内層に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、
前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、
前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、
前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極
とを具備し、
前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が一定であり、
前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が小さくなる分布を有し、
前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．７以下であることを特徴とする電力用半導体素子。 - 前記第２の半導体層の前記第２の主電極に近い一端側における不純物量Ｎｔと前記第１の主電極に近い他端側における不純物量Ｎｂとの比（Ｎｔ／Ｎｂ）が１．４以上であることを特徴とする請求項４記載の電力用半導体素子。
- 前記第１の半導体層の前記縦方向における不純物濃度の分布は、不純物濃度が徐々に変化する波形プロファイルを有することを特徴とする請求項１乃至５のいずれか１項に記載の電力用半導体素子。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089737A (ja) * | 2010-10-21 | 2012-05-10 | Fuji Electric Co Ltd | 半導体装置 |
Families Citing this family (104)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006005275A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
| JP4851694B2 (ja) * | 2004-08-24 | 2012-01-11 | 株式会社東芝 | 半導体装置の製造方法 |
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| US7541643B2 (en) * | 2005-04-07 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP1722421A3 (fr) | 2005-05-13 | 2007-04-18 | Stmicroelectronics Sa | Photodiode intégrée de type à substrat flottant |
| EP1722422A3 (fr) * | 2005-05-13 | 2007-04-18 | Stmicroelectronics Sa | Circuit intégré comprenant une photodiode de type à substrat flottant et procédé de fabrication correspondant |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| JP5002148B2 (ja) * | 2005-11-24 | 2012-08-15 | 株式会社東芝 | 半導体装置 |
| DE102006055131A1 (de) | 2005-11-28 | 2007-06-06 | Fuji Electric Holdings Co., Ltd., Kawasaki | Halbleiterbauteil und Verfahren zu seiner Herstellung |
| US7679125B2 (en) * | 2005-12-14 | 2010-03-16 | Freescale Semiconductor, Inc. | Back-gated semiconductor device with a storage layer and methods for forming thereof |
| JP2007173418A (ja) * | 2005-12-20 | 2007-07-05 | Toshiba Corp | 半導体装置 |
| JP2007300034A (ja) * | 2006-05-02 | 2007-11-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US20080017897A1 (en) * | 2006-01-30 | 2008-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
| US20070181927A1 (en) * | 2006-02-03 | 2007-08-09 | Yedinak Joseph A | Charge balance insulated gate bipolar transistor |
| CN101385151B (zh) * | 2006-02-16 | 2013-07-24 | 飞兆半导体公司 | 具有自偏压电极的横向功率器件 |
| US7473976B2 (en) * | 2006-02-16 | 2009-01-06 | Fairchild Semiconductor Corporation | Lateral power transistor with self-biasing electrodes |
| JP4748314B2 (ja) * | 2006-02-22 | 2011-08-17 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP5052025B2 (ja) * | 2006-03-29 | 2012-10-17 | 株式会社東芝 | 電力用半導体素子 |
| JP2007281034A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | 電力用半導体素子 |
| CN101467258B (zh) * | 2006-04-21 | 2012-02-08 | 意法半导体股份有限公司 | 用于制造功率半导体器件的工艺和相应功率半导体器件 |
| US7737469B2 (en) * | 2006-05-16 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device having superjunction structure formed of p-type and n-type pillar regions |
| JP2008091450A (ja) | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体素子 |
| DE102006047489B9 (de) * | 2006-10-05 | 2013-01-17 | Infineon Technologies Austria Ag | Halbleiterbauelement |
| JP5132123B2 (ja) | 2006-11-01 | 2013-01-30 | 株式会社東芝 | 電力用半導体素子 |
| JP2008124346A (ja) * | 2006-11-14 | 2008-05-29 | Toshiba Corp | 電力用半導体素子 |
| US7531888B2 (en) | 2006-11-30 | 2009-05-12 | Fairchild Semiconductor Corporation | Integrated latch-up free insulated gate bipolar transistor |
| DE102006061994B4 (de) * | 2006-12-21 | 2011-05-05 | Infineon Technologies Austria Ag | Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben |
| JP2008187125A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 半導体装置 |
| JP4620075B2 (ja) | 2007-04-03 | 2011-01-26 | 株式会社東芝 | 電力用半導体素子 |
| JP4564509B2 (ja) * | 2007-04-05 | 2010-10-20 | 株式会社東芝 | 電力用半導体素子 |
| JP4564510B2 (ja) * | 2007-04-05 | 2010-10-20 | 株式会社東芝 | 電力用半導体素子 |
| JP5217257B2 (ja) * | 2007-06-06 | 2013-06-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP5298488B2 (ja) | 2007-09-28 | 2013-09-25 | 富士電機株式会社 | 半導体装置 |
| JP4793390B2 (ja) * | 2008-02-13 | 2011-10-12 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| EP2091083A3 (en) * | 2008-02-13 | 2009-10-14 | Denso Corporation | Silicon carbide semiconductor device including a deep layer |
| JP4640436B2 (ja) * | 2008-04-14 | 2011-03-02 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4640439B2 (ja) * | 2008-04-17 | 2011-03-02 | 株式会社デンソー | 炭化珪素半導体装置 |
| US8494608B2 (en) * | 2008-04-18 | 2013-07-23 | Medtronic, Inc. | Method and apparatus for mapping a structure |
| JP2009272397A (ja) * | 2008-05-02 | 2009-11-19 | Toshiba Corp | 半導体装置 |
| JP5484741B2 (ja) * | 2009-01-23 | 2014-05-07 | 株式会社東芝 | 半導体装置 |
| JP5462020B2 (ja) * | 2009-06-09 | 2014-04-02 | 株式会社東芝 | 電力用半導体素子 |
| CN102473721B (zh) | 2009-07-31 | 2015-05-06 | 富士电机株式会社 | 半导体装置 |
| JP5002628B2 (ja) * | 2009-08-25 | 2012-08-15 | 株式会社東芝 | 電力用半導体素子 |
| US9087893B2 (en) | 2010-01-29 | 2015-07-21 | Fuji Electric Co., Ltd. | Superjunction semiconductor device with reduced switching loss |
| JP2011204796A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011216587A (ja) | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置 |
| JP5901003B2 (ja) | 2010-05-12 | 2016-04-06 | ルネサスエレクトロニクス株式会社 | パワー系半導体装置 |
| CN102254796B (zh) * | 2010-05-20 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 形成交替排列的p型和n型半导体薄层的方法 |
| CN102456575A (zh) * | 2010-10-28 | 2012-05-16 | 上海华虹Nec电子有限公司 | 超级结结构的半导体器件的制作方法及器件结构 |
| CN102468132B (zh) * | 2010-11-15 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件的制作方法及器件结构 |
| CN102479806B (zh) * | 2010-11-22 | 2014-04-16 | 上海华虹宏力半导体制造有限公司 | 超级结半导体器件及其制作方法 |
| CN102751313B (zh) * | 2011-04-19 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 超级结器件及制造方法 |
| CN102867842B (zh) * | 2011-07-05 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 超级结器件及制造方法 |
| CN103022123B (zh) * | 2011-09-21 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 超级结半导体器件及其制造方法 |
| JP2013069775A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体装置、及びその製造方法 |
| JP5504235B2 (ja) | 2011-09-29 | 2014-05-28 | 株式会社東芝 | 半導体装置 |
| CN103035677B (zh) * | 2011-09-30 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 超级结结构、超级结mos晶体管及其制造方法 |
| JP2013093560A (ja) * | 2011-10-06 | 2013-05-16 | Denso Corp | 縦型半導体素子を備えた半導体装置 |
| US8710620B2 (en) | 2012-07-18 | 2014-04-29 | Infineon Technologies Ag | Method of manufacturing semiconductor devices using ion implantation |
| JP5715604B2 (ja) | 2012-09-12 | 2015-05-07 | 株式会社東芝 | 電力用半導体素子 |
| JP6253885B2 (ja) | 2013-01-07 | 2017-12-27 | ルネサスエレクトロニクス株式会社 | 縦型パワーｍｏｓｆｅｔ |
| US8901623B2 (en) * | 2013-02-18 | 2014-12-02 | Infineon Technologies Austria Ag | Super junction semiconductor device with overcompensation zones |
| KR101514537B1 (ko) | 2013-08-09 | 2015-04-22 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조 방법 |
| JP5941447B2 (ja) * | 2013-09-06 | 2016-06-29 | 株式会社東芝 | 半導体装置 |
| US9558986B2 (en) * | 2013-09-18 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
| KR101504300B1 (ko) * | 2013-10-31 | 2015-03-20 | 메이플세미컨덕터(주) | 600v급 슈퍼 정션 산화물 반도체 전계 효과 트랜지스터 및 이의 제조방법 |
| JP2015216270A (ja) | 2014-05-12 | 2015-12-03 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6324805B2 (ja) | 2014-05-19 | 2018-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| JP6301861B2 (ja) * | 2014-07-31 | 2018-03-28 | 株式会社東芝 | 半導体装置 |
| WO2016028944A1 (en) | 2014-08-19 | 2016-02-25 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
| DE102014119384A1 (de) * | 2014-12-22 | 2016-06-23 | Infineon Technologies Austria Ag | Ladungkompensationsvorrichtung |
| JP6782529B2 (ja) * | 2015-01-29 | 2020-11-11 | 富士電機株式会社 | 半導体装置 |
| DE102015202121B4 (de) * | 2015-02-06 | 2017-09-14 | Infineon Technologies Ag | SiC-basierte Supersperrschicht-Halbleitervorrichtungen und Verfahren zur Herstellung dieser |
| EP3262678A4 (en) | 2015-02-27 | 2019-01-09 | D3 Semiconductor LLC | SURFACE DEVICES WITHIN A VERTICAL PERFORMANCE DEVICE |
| US10032873B2 (en) | 2015-09-15 | 2018-07-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
| DE102016113434B4 (de) | 2015-09-15 | 2020-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Halbleitervorrichtung und Verfahren zum Ausbilden von dieser |
| TWI581425B (zh) * | 2015-11-24 | 2017-05-01 | Macroblock Inc | And a power semiconductor device having an edge terminal structure having a gradation concentration |
| CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航（重庆）微电子有限公司 | 超结结构及其制备方法 |
| DE102016115758B3 (de) | 2016-08-25 | 2018-03-01 | Infineon Technologies Austria Ag | Halbleitervorrichtung, enthaltend eine Superjunction-Struktur |
| CN107799419A (zh) * | 2016-08-31 | 2018-03-13 | 无锡华润华晶微电子有限公司 | 超级结功率器件及其制备方法 |
| WO2018042632A1 (ja) * | 2016-09-02 | 2018-03-08 | 新電元工業株式会社 | Ｍｏｓｆｅｔ及び電力変換回路 |
| WO2018087896A1 (ja) | 2016-11-11 | 2018-05-17 | 新電元工業株式会社 | Ｍｏｓｆｅｔ及び電力変換回路 |
| JP6857351B2 (ja) | 2017-02-28 | 2021-04-14 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN106684120B (zh) * | 2017-03-09 | 2020-07-10 | 山东大学 | 一种可提高耐压的局部非平衡超结结构 |
| CN110447108B (zh) | 2017-05-26 | 2022-12-30 | 新电元工业株式会社 | Mosfet以及电力转换电路 |
| CN107665920A (zh) * | 2017-09-14 | 2018-02-06 | 中航（重庆）微电子有限公司 | 一种超结器件的制备方法 |
| JP6981890B2 (ja) * | 2018-01-29 | 2021-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6777198B2 (ja) * | 2019-07-03 | 2020-10-28 | 富士電機株式会社 | 半導体装置 |
| CN110600534A (zh) * | 2019-09-05 | 2019-12-20 | 曾爱平 | 一种超结结构的功率器件及其制造方法 |
| DE102019125676B3 (de) * | 2019-09-24 | 2021-01-21 | Infineon Technologies Ag | Stromspreizgebiet enthaltende halbleitervorrichtung |
| KR102306123B1 (ko) * | 2020-03-19 | 2021-09-28 | 파워마스터반도체 주식회사 | 반도체 장치 |
| JP7694918B2 (ja) * | 2020-07-10 | 2025-06-18 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| CN111799334B (zh) * | 2020-07-31 | 2021-06-11 | 四川大学 | 一种含有反向导电槽栅结构的超结mosfet |
| CN116137283B (zh) * | 2021-11-17 | 2025-09-12 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| JP7761513B2 (ja) * | 2022-03-15 | 2025-10-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7807731B2 (ja) * | 2022-03-22 | 2026-01-28 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN115064446B (zh) * | 2022-08-18 | 2022-12-16 | 北京智芯微电子科技有限公司 | 超结半导体器件及其制备方法 |
| CN115172466B (zh) * | 2022-09-05 | 2022-11-08 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
| EP4645392A1 (en) * | 2022-12-28 | 2025-11-05 | Rohm Co., Ltd. | Sic semiconductor device |
| CN120457787A (zh) * | 2022-12-28 | 2025-08-08 | 罗姆股份有限公司 | SiC半导体装置 |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4201276C1 (ja) * | 1992-01-18 | 1993-06-17 | Daimler-Benz Aktiengesellschaft, 7000 Stuttgart, De | |
| JPH07263721A (ja) * | 1994-03-25 | 1995-10-13 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| JPH0897411A (ja) * | 1994-09-21 | 1996-04-12 | Fuji Electric Co Ltd | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
| US5977569A (en) * | 1996-09-24 | 1999-11-02 | Allen-Bradley Company, Llc | Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability |
| JP3938964B2 (ja) * | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| JP3988262B2 (ja) * | 1998-07-24 | 2007-10-10 | 富士電機デバイステクノロジー株式会社 | 縦型超接合半導体素子およびその製造方法 |
| DE19840032C1 (de) | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
| JP3382163B2 (ja) * | 1998-10-07 | 2003-03-04 | 株式会社東芝 | 電力用半導体装置 |
| US6677626B1 (en) * | 1998-11-11 | 2004-01-13 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| US6291856B1 (en) * | 1998-11-12 | 2001-09-18 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| JP2000286417A (ja) | 1999-03-30 | 2000-10-13 | Toshiba Corp | 電力用半導体装置 |
| US6313482B1 (en) * | 1999-05-17 | 2001-11-06 | North Carolina State University | Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein |
| US6191447B1 (en) * | 1999-05-28 | 2001-02-20 | Micro-Ohm Corporation | Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same |
| EP1192640A2 (en) * | 1999-06-03 | 2002-04-03 | GENERAL SEMICONDUCTOR, Inc. | Power mosfet and method of making the same |
| GB9916868D0 (en) * | 1999-07-20 | 1999-09-22 | Koninkl Philips Electronics Nv | Trench-gate field-effect transistors and their manufacture |
| JP4774580B2 (ja) * | 1999-08-23 | 2011-09-14 | 富士電機株式会社 | 超接合半導体素子 |
| JP2001119022A (ja) * | 1999-10-20 | 2001-04-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| US6475864B1 (en) * | 1999-10-21 | 2002-11-05 | Fuji Electric Co., Ltd. | Method of manufacturing a super-junction semiconductor device with an conductivity type layer |
| TW564557B (en) | 1999-12-22 | 2003-12-01 | Matsushita Electric Works Ltd | Semiconductor device and process for producing the same |
| JP4965756B2 (ja) * | 2000-04-12 | 2012-07-04 | 株式会社東芝 | 半導体装置 |
| JP4240752B2 (ja) * | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| EP1160873A1 (en) * | 2000-05-19 | 2001-12-05 | STMicroelectronics S.r.l. | MOS technology power device |
| US6627949B2 (en) * | 2000-06-02 | 2003-09-30 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
| JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
| JP4843843B2 (ja) * | 2000-10-20 | 2011-12-21 | 富士電機株式会社 | 超接合半導体素子 |
| US6608350B2 (en) * | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| JP4357753B2 (ja) * | 2001-01-26 | 2009-11-04 | 株式会社東芝 | 高耐圧半導体装置 |
| EP1363332B1 (en) * | 2001-02-21 | 2016-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6878989B2 (en) * | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
| US6730962B2 (en) * | 2001-12-07 | 2004-05-04 | Texas Instruments Incorporated | Method of manufacturing and structure of semiconductor device with field oxide structure |
| US6995426B2 (en) * | 2001-12-27 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type |
| WO2003065459A1 (en) * | 2002-01-28 | 2003-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP4539011B2 (ja) * | 2002-02-20 | 2010-09-08 | 富士電機システムズ株式会社 | 半導体装置 |
| US6750524B2 (en) * | 2002-05-14 | 2004-06-15 | Motorola Freescale Semiconductor | Trench MOS RESURF super-junction devices |
| JP4304433B2 (ja) | 2002-06-14 | 2009-07-29 | 富士電機デバイステクノロジー株式会社 | 半導体素子 |
| JP3721172B2 (ja) | 2003-04-16 | 2005-11-30 | 株式会社東芝 | 半導体装置 |
-
2002
- 2002-09-25 JP JP2002279463A patent/JP3634830B2/ja not_active Expired - Lifetime
-
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