JP2012089737A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧および耐電荷性の高い素子周縁部を量産性の高いプロセスで製造することのできる半導体装置の提供。
【解決手段】ｎ型高濃度半導体基板１１の一方の主面に垂直に堆積される層状のエピ層のｎ型ドリフト領域１とｐ型仕切り領域２とが主面に平行に繰り返し隣接する並列ｐｎ層Ｚをドリフト層として備え、前記並列ｐｎ層Ｚ表面に、主電流が流れる素子活性部１００と該素子活性部を取り巻く素子周縁部２００を備え、ｐ型仕切り領域２が表面から前記基板１１側に向かい低濃度になる不純物濃度分布を備える並列ｐｎ層Ｚと、前記素子周縁部２００の表面層に主面に平行に配置されるｎ型表面領域３１と、該ｎ型表面領域３１の表面層に離間して配置されるｐ型ガードリング３２と、該ガードリング３２の内外周側に配置され、表面に導電接続されるフィールドプレート３３とを有している半導体装置。
【選択図】 図１

Description

本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能な高耐圧かつ大電流容量の超接合半導体装置およびその製造方法に関する。以下の説明では、超接合半導体装置とは、半導体基板の主面に垂直方向に配置される柱状または層状のｐ型領域とｎ型領域とが主面に平行方向に繰り返し交互に隣接する構成の並列ｐｎ層を有するドリフト層が、オン状態で電流を流し、オフ状態では空乏化して電圧を阻止する機能を有する半導体装置をいうこととする。
一般に半導体装置は、半導体基板の片面のみに電極部を備え、主電流が主面に沿って流れる横型半導体装置と、半導体基板の両面に電極部を有し、主電流が両主面の電極間に流れる縦型半導体装置とに大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナーゲート型ｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ−ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を保持する領域となる。この高抵抗のｎ−ドリフト層の電流経路を短くすることすなわち高抵抗ｎ−ドリフト層を薄くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がる。しかし、ｐ型ベース領域とｎ−ドリフト層の境界のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下する。逆に耐圧の高い半導体装置では、ｎ−ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係はトレードオフ関係と言われる。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
一方、縦型半導体装置において高耐圧を実現するためには、主電流の流れる素子活性部外周を環状に取り囲む素子周縁部構造が必要となる。この素子周縁部構造がなければ、ドリフト層の外周端部で電界集中が起こり、耐圧が低下し、高耐圧を実現することが困難となる。また、初期的に所定の耐圧が確保されたとしても、耐電荷性（誘起表面電荷遮断性能）が低い素子では、素子周縁部上の絶縁膜表面に誘起される表面電荷が空乏層の延びに影響を及ぼし、時間の経過に伴い耐圧が低下して耐圧の信頼性保証が困難となる。以降、耐電荷性が高い素子とは初期耐圧が所定の使用時間経過後にも維持される、すなわち高い耐圧信頼性を有する素子をいう。素子耐圧の信頼性低下という問題を解決するためには、一般的には素子周縁部の構造に、順逆方向Ｐｏｌｙ−Ｓｉフィールドプレートに接続するガードリングを形成した構成の半導体装置が知られている。このような素子周縁部構造を備える半導体装置は、正電荷、負電荷が素子周縁部表面に存在しても、表面近くでの空乏層の延びに対する影響を弱めることができる。その結果、耐圧変動が抑制され、耐電荷性を高めることができる。
さらに、素子周縁部は主電流の経路の観点では不活性領域であり、半導体材料の使用効率の観点から、可能な限り狭いことが望ましい。この点に関する公知技術については、ＭＯＳＦＥＴの素子周縁部内で、複数のｐ型ガードリングと第１フィールドプレートと第２フィールドプレートを同電位に接触させるコンタクト部を矩形状環状パターンのコーナー曲率部に形成する構造とすることにより、直線部の素子周縁部の幅を狭くし、その分、素子活性部面積を広くする技術が開示されている（特許文献２）。
またさらに、素子周縁部に複数のガードリングが形成され、各ガードリングの内周側と外周側の表面上に絶縁膜を介してポリシリコンフィールドプレートがそれぞれ載置され、前記ガードリングとフィールドプレート間を導電接続させるアルミニウム電極を備える構成にすることにより、前記複数のフィールドプレート間の間隔を狭めることができる半導体装置が公開されている（特許文献３）。
特開２００３−１１５５８９号公報 特開２００８−１９３０４３公報 特開２００９−１１７７１５公報（要約、図１）
しかしながら、前記特許文献３に記載のＭＯＳＦＥＴでは、狭い素子周縁部の幅で、電界緩和機能および耐電荷性（誘起表面電荷遮断性能）の高い素子周縁部構造は達成されるものの、ｐ型ガードリングをポリシリコンフィールドプレート形成前に形成する必要がある。この場合、プレーナーゲート構造のようなポリシリコンゲートおよびポリシリコンフィールドプレート形成後にｐ型ベース領域およびｐ型ガードリングを形成するプロセスでは、ｐ型ガードリングを形成するためのフォトリソグラフィとイオン注入工程が追加で必要となる。これら追加工程は製造コストを増加させるだけでなく、ｐ型ガードリングとポリシリコンフィールドプレートのアライメントずれが発生し易くなり、電界緩和性能、耐電荷性（誘起表面電荷遮断性能）を変動または劣化させる要因となるので、できれば、そのような工程の追加は無いことが望ましい。
また、前記特許文献１に記載のＭＯＳＦＥＴでは不純物濃度の高い並列ｐｎ層の上に不純物濃度の低いｎ−型表面領域を形成する場合、不純物濃度の高い基板からのオートドーピングが避けられないので、ｎ−型表面領域の不純物濃度を制御することは困難となる。特にＡｓがドーピングされた基板はアウトディフージョンし易いためｎ−型表面領域の不純物濃度への影響が大きく、ｎ−型表面領域の不純物濃度バラツキ要因の一つとなる。ｎ−型表面領域の不純物濃度が制御できなければ、耐圧の信頼性維持だけでなく、初期耐圧の確保も難しくなる。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、高耐圧および耐電荷性の高い素子周縁部を量産性の高いプロセスで製造することのできる超接合半導体装置を提供することにある。
前記本発明の目的を達成するために、本発明は、ｎ型高不純物濃度の半導体基板１１の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなるｎ型ドリフト領域１とｐ型仕切り領域２が主面に平行方向に繰り返し交互に隣接する並列ｐｎ層Ｚをドリフト層として備え、該並列ｐｎ層Ｚがオン状態で電流を流し、オフ状態では電圧を保持するように構成され、前記並列ｐｎ層Ｚの表面に、主電流が流れる素子活性部１００と該素子活性部１００を取り巻き耐圧を確保するための素子周縁部２００を備える半導体装置において、前記並列ｐｎ層Ｚのｐ型仕切り領域２が前記並列ｐｎ層Ｚ表面から前記半導体基板１１側に向かい不純物濃度が低くなる不純物濃度分布を備える並列ｐｎ層Ｚと、該並列ｐｎ層Ｚの前記素子周縁部２００の表面層に主面に平行に配置されるｎ型表面領域３１と、該ｎ型表面領域３１の表面層に離間して配置される２以上のｐ型ガードリング３２と、ｐ型ガードリング３２の内周、外周側に位置し、ｐ型ガードリング３２表面に電気的に接続される導電性フィールドプレート３３とを有している半導体装置とする。また、前記素子周縁部２００の下層の並列ｐｎ層Ｚが前記素子活性部１００の下層の並列ｐｎ層１００より繰り返しｐｎ層のピッチ幅が小さいことも好ましい。さらに、前記素子周縁部２００の表面層に主面に平行に配置されるｎ型表面領域３１の厚さが素子活性部１００下方にある並列ｐｎ層Ｚの厚さの１／３以下であることも好ましい。さらに、前記素子周縁部２００の表面層に主面に平行に配置されるｎ型表面領域３１の不純物濃度が２×１０１４ｃｍ−３を超え、８×１０１４ｃｍ−３未満の範囲から選ばれるいずれかの不純物濃度であるのが望ましい。
本発明によれば、高耐圧および耐電荷性の高い素子周縁部構造を量産性の高いプロセスで製造する半導体装置を提供することができる。
本発明の半導体装置の実施例１にかかる縦型ＭＯＳＦＥＴの平面図である。 本発明にかかる図１の表面から２分の１の深さにおける平面図である。 本発明にかかる図１のＡ−Ａ’線断面図である。 本発明にかかる図１のＢ−Ｂ’線断面図である。 本発明にかかる図３のＣ−Ｃ’線断面の不純物濃度プロファイルである。 本発明にかかる図３のＤ−Ｄ’線断面の不純物濃度プロファイルである。 本発明の半導体装置の実施例１にかかる縦型ＭＯＳＦＥＴの耐圧とｎ型表面領域の不純物濃度との関係を示すグラフ図である。 本発明の半導体装置の実施例２にかかる縦型ＭＯＳＦＥＴの平面図である。 本発明にかかる図８の表面から２分の１の深さにおける平面図である。 本発明にかかる図８のＡ−Ａ’線断面図である。 本発明にかかる図８のＢ−Ｂ’線断面図である。 従来の縦型ＭＯＳＦＥＴの平面図である。 従来の縦型ＭＯＳＦＥＴにかかる図１２の表面から２分の１の深さにおける平面図である。 従来の縦型ＭＯＳＦＥＴにかかる図１２のＡ−Ａ’線断面図である。 従来の縦型ＭＯＳＦＥＴにかかる図１２のＢ−Ｂ’線断面図である。 従来の縦型ＭＯＳＦＥＴにかかる図１２のＣ−Ｃ’線断面の不純物濃度プロファイルである。 従来の縦型ＭＯＳＦＥＴにかかる図１２のＤ−Ｄ’線断面の不純物濃度プロファイルである。 従来の縦型ＭＯＳＦＥＴの耐圧とｎ型表面領域の不純物濃度との関係を示すグラフ図である。
以下、本発明の半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、ｎ型とｐ型を逆にすることもできる。ｎまたはｐの後に付く＋、−記号はｎ型、またはｐ型の不純物濃度が相対的にそれぞれ高濃度、低濃度であることを表す。
図１〜図４に、実施例１にかかる縦型超接合ＭＯＳＦＥＴの４分の１平面図を示す。図１では、分かり易くするために最表面の並列ｐｎ層Ｚ、ｎ型表面領域３１およびｎ型チャネルストッパー領域１３と素子活性部１００最外周のｐベース領域３およびｐ型ガードリング３２ａ、３２ｂ、３２ｃを示している。ｐベース領域３内の点線で示される矩形領域はｐベース領域３の下層の並列ｐｎ層Ｚを示す。表面ｎ型ドリフト層４、ｐ＋コンタクト領域５、ｎ型ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ソース電極１０、フィールド絶縁膜１５、チャネルストッパー電極１６、フィールドプレート３３などは図１には示されていない。これらは図３に示される。また、図３には高濃度半導体基板１１、この高濃度半導体基板１１の表面に均一な不純物濃度でエピタキシャル成長により形成されるｎ型バッファー層１７および高濃度半導体基板１１の裏面に形成されるドレイン電極１２が設けられる。素子活性部１００の並列ｐｎ層Ｚの平面形状はストライプ状であり、素子活性部１００の並列ｐｎ層Ｚの外側を、表面層にそれぞれ離間して配置されるガードリング３２ａ、３２ｂ、３２ｃを有するｎ型表面領域３１が囲み、その最外周をｎ型チャネルストッパー領域１３とｐ型表面領域１４が取り囲む配置となっている。
一方、図２は並列ｐｎ層の１／２深さ付近における主面に平行な面による断面図の一部（１／４素子）を示したものである。並列ｐｎ層の１／２深さ付近では、素子活性部１００の並列ｐｎ層（ピッチ：Ｐ１）と同じピッチの並列ｐｎ層が素子周縁部２００にも配置されていることを示している。図３、図４はそれぞれ図１、図２におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。図３からも分かるように、素子周縁部２００のｎ型表面領域３１は並列ｐｎ層の表面側に配置され、その裏面側には素子活性部１００の並列ｐｎ層Ｚと同じピッチの並列ｐｎ層Ｚが配置されている。並列ｐｎ層Ｚのｐ型仕切り領域２、２２は表面側から裏面側に向かい不純物濃度が低下する不純物濃度プロファイルとなっており、ｎ型表面領域３１の不純物濃度が高くなっても電界を緩和するよう作用する（ｎ型表面領域３１の厚さが薄いほどｎ型表面領域３１の電界を緩和する効果は大きくなる。特にｎ型表面領域３１の厚さが並列ｐｎ層の厚さの３分の１より小さいとｎ型表面領域３１の電界を緩和する効果は大きい。）。図５、図６に図３に示すＣ−Ｃ’線断面およびＤ−Ｄ’線断面の不純物濃度プロファイルを示す。ｐ型仕切り領域２、２２は表面側では、対向して隣接するｎ型ドリフト領域１、２１より不純物濃度が高く、裏面側では逆に低く設定されている。一方、ｎ型ドリフト領域１、２１は、その深さに関わらず均一な不純物濃度プロファイルとなっている。
なお、本実施例１にかかる縦型超接合ＭＯＳＦＥＴは６００Ｖクラスであり、各部の寸法および不純物濃度等は次のような値をとる。ドリフト層の厚さ４４．０μｍ、素子活性部１００のｎ型ドリフト領域１の幅６．０μｍ、不純物濃度３．０×１０１５ｃｍ−３、ｐ型仕切り領域２、の幅６．０μｍ（並列ｐｎ層のピッチ１２．０μｍ）、不純物濃度は裏面側から２．４×１０１５ｃｍ−３、２．７×１０１５ｃｍ−３、３．０×１０１５ｃｍ−３、３．３×１０１５ｃｍ−３、３．６×１０１５ｃｍ−３、素子周縁部２００のｎ型ドリフト領域２１の、幅６．０μｍ、不純物濃度３．０×１０１５ｃｍ−３、ｐ型仕切り領域２２の、幅６．０μｍ（並列ｐｎ層のピッチ１２．０μｍ）、不純物濃度は裏面側から２．４×１０１５ｃｍ−３、２．７×１０１５ｃｍ−３、３．０×１０１５ｃｍ−３、３．３×１０１５ｃｍ−３、３．６×１０１５ｃｍ−３、素子周縁部２００のｎ型表面型領域３１の不純物濃度５．０×１０１４ｃｍ−３、深さ５．０μｍであり、ドリフト層の厚さ４４μｍに対して８分の１よりも小さくされ、電界緩和効果を高めている。
ここで、図１２〜図１５に示す従来構造における素子周縁部の耐電荷性について説明する。図１２は従来の縦型ＭＯＳＦＥＴの平面図である。図１３は図１２の表面から２分の１の深さにおける平面図である。図１４は図１２のＡ−Ａ’線断面図であるが、図１、図３での説明と同様に、図１２で分かり易くするために省略した部分も示されている。図１５は図１２のＢ−Ｂ’線断面図である。正電荷（正イオン）が素子周縁部２００のフィールド絶縁膜１５表面に誘起されると、ｎ型表面領域３１の空乏層は拡がりにくくなるため、素子活性部１００の外周付近（ｐ型仕切り領域）の電界が高くなるが、ｐ型ガードリング３２ａ、３２ｂ、３２ｃを配置することにより、電界が緩和されるので、正電荷（正イオン）が素子周縁部２００のフィールド絶縁膜１５表面に誘起されてきても耐圧を保持することができる。一方、負電荷（負イオン）の場合では、ｐ型ガードリング３２ａ、３２ｂ、３２ｃ間およびフィールドプレート３３とチャネルストッパー電極１６間のｎ型表面領域３１で空乏層は伸びやすくなるため、空乏層が素子周縁部２００のｎ型チャネルストッパー領域１３に入り込むことになるが、チャネルストッパー電極１６により、ｎ型チャネルストッパー領域１３のリーチスルーが回避されるので、耐圧を保持することができる。なお、電界は素子活性部１００外周から素子周縁部２００の外周に向かい低くなっていくので、ガードリング間距離は素子周縁部２００外周に向かうに従い広くすることが望ましい。
しかし、高耐圧であって、かつ高信頼性にするためにはｎ型表面領域内の電界を緩和する必要があり、不純物濃度を下げ、空乏層を拡がり易くしなければならない。不純物濃度を高くすると、耐電荷性だけでなく、初期耐圧も低下するおそれがある。図１８にｎ型表面領域３１の厚さが５μｍ、ガードリングが４本の場合における耐圧のｎ型表面領域３１の不純物濃度依存性を調べたシミュレーション結果を示す。図中の＋１ｅ１２／ｃｍ２などの表記は＋１×１０１２ｃｍ−２を意味する。ｎ型表面領域３１の不純物濃度が４×１０１４ｃｍ−３では、初期耐圧（表面電荷Ｑｓｓ＝０ｃｍ−２の場合）が低下し始めるとともに、＋１×１０１２ｃｍ−２の表面電荷で初期耐圧に対し耐圧が５％以上低下する（前記＋記号は正電荷を表す）。一方、アバランシェ耐量の観点から素子活性部で先に臨界電界強度に達するように、素子周縁部２００耐圧は素子活性部耐圧より通常数％高く設計するので、素子周縁部２００の耐圧低下はある程度許容される。耐圧低下率の許容値を５％とすると、従来例では、図１８の破線で示すようにｎ型表面領域３１の不純物濃度を３×１０１４ｃｍ−３以下にしなければならない。しかし、ｎ型表面領域３１はエピタキシャル成長で形成するため、半導体基板やエピタキシャル成長炉などでのドーパントのオートドーピングが避けられず、不純物濃度を３×１０１４ｃｍ−３以下のような低濃度に保つ不純物濃度制御は現実には非常に難しい。
一方、実施例１では不純物濃度勾配をもつｐ型仕切り領域によりｎ型表面領域３１の不純物濃度を高くすることが可能となるため、ドーパントのオートドーピングの影響を低減することができる。これは、表面側で不純物濃度が高いｐ型仕切り領域が埋込ガードリングのように作用するためであり、ｎ型表面領域３１の不純物濃度をあげてもｎ型表面領域３１の電界は緩和され、高耐圧化が可能となる。図７に、前述の図１８の従来例と同様に、耐圧のｎ型表面領域の不純物濃度依存性を調べたシミュレーション結果を示す。図７では表面電荷Ｑｓｓ＝０ｃｍ−２の場合、初期耐圧の低下は１×１０１４ｃｍ−３〜９×１０１４ｃｍ−３の範囲でみられないが、表面電荷が＋１×１０１２ｃｍ−３の場合（＋記号は正電荷を表す）に、２×１０１４ｃｍ−３以下と８×１０１４ｃｍ−3以上で耐圧が５％以上低下する。すなわち、不純物濃度が２×１０１４ｃｍ−３を超え、８×１０１４ｃｍ−３未満では耐圧低下は５％未満に抑えられる。従来例と同様に、耐圧低下率の許容値を５％とした場合、実施例１ではｎ型表面領域３１の不純物濃度は３×１０１４ｃｍ−３から８×１０１４ｃｍ−３近傍へ大幅に高めても耐圧低下が無いようにすることができる。その結果、オートドーピングの影響を低減できることから、高信頼性で量産性の高い（耐圧変動の少ない）、素子周縁部２００を提供することができる。
実施例２にかかる超接合ＭＯＳＦＥＴを図８、図９、図１０、図１１に示す。図８、図９に超接合ＭＯＳＦＥＴの平面図および並列ｐｎ層の１／２深さ付近における断面図の一部（１／４素子）をそれぞれ示す。図１０、図１１は図８、図９におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。図８では前述の図１と同様に分かり易くするために、表面部分が一部省略されている。実施例１と異なるところは、素子周縁部２００の並列ｐｎ層のピッチが素子活性部１００の並列ｐｎ層のピッチより小さく、素子活性部１００の並列ｐｎ層を囲むピッチの小さい素子周辺部２００の並列ｐｎ層のストライプの向きが素子活性部１００の並列ｐｎ層の向きと直交している点と、すべてのｐ型ガードリング３２ａ、３２ｂ、３２ｃに導電性フィールドプレート３３が接続している点である。並列ｐｎ層のピッチＰ２が小さくなると不純物濃度勾配をもつｐ型仕切り領域２２によってｎ型表面領域３１の電界はより一層緩和されやすくなるので、高耐圧化が容易となる。
一方、ｐ型ガードリング３２ａ、３２ｂ、３２ｃに接続する導電性フィールドプレート３３はｐ型ガードリング３２ａ、３２ｂ、３２ｃの電界緩和および空乏層の拡がり抑制以外に、誘起される外来電荷の収集も行うので、電荷の、フィールド絶縁膜１５への付着による耐圧の変動を抑制する機能も有する。素子周縁部２００における並列ｐｎ層のｐ型仕切り領域２２の不純物濃度が表面側で高く、裏面側で低ければ実施例１と同じ耐電荷性の効果が得られる。
以上説明したように、実施例１では、超接合ＭＯＳＦＥＴを、オン抵抗と耐圧のトレードオフ関係を大幅に改善できる超接合ＭＯＳＦＥＴの素子周縁部２００に、表面側から裏面側に向かい不純物濃度が低くなる並列ｐｎ層のｐ型仕切り領域をｎ型表面領域の下方に配置する構造とした。このような構造の超接合ＭＯＳＦＥＴとすることにより、ｎ型表面領域の不純物濃度を高めることができるので、オートドーピングに対するｎ型表面領域の不純物濃度バラツキを低減することができる。ｎ型表面領域の不純物濃度バラツキを低減できることから、高耐圧でありながら高信頼性な素子周縁部２００を提供することができる。
１ ｎ型ドリフト領域
２ ｐ型仕切り領域
３ ｐ型ベース領域
４ 表面ｎ型ドリフト層
６ ｎ型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ 高濃度半導体基板
１２ ドレイン電極
１３ ｎ型チャネルストッパー領域
１４ 最外周ｐ型領域
１５ フィールド絶縁膜
１６ チャネルストッパー電極
１７ ｎ型バッファー層
２１ ｎ型ドリフト領域
２２ ｐ型仕切り領域
３１ ｎ型表面領域
３２ ガードリング
３３ フィールドプレート
１００ 素子活性部
２００ 素子周縁部
Ｚ 並列ｐｎ層

Claims (4)

  1. 第１導電型高不純物濃度の半導体基板の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなる第１導電型半導体領域と第２導電型半導体領域とが主面に平行方向に繰り返し交互に隣接する並列ｐｎ層をドリフト層として備え、該並列ｐｎ層がオン状態で電流を流し、オフ状態では電圧を保持するように構成され、前記並列ｐｎ層の表面に、主電流が流れる素子活性部と該素子活性部を取り巻き耐圧を確保するための素子周縁部を備える半導体装置において、前記並列ｐｎ層の第２導電型半導体領域が前記並列ｐｎ層表面から前記半導体基板側に向かい不純物濃度が低くなる不純物濃度分布を有する並列ｐｎ層と、該並列ｐｎ層の前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域と、該第１導電型表面領域の表面層に離間して配置される２以上の第２導電型ガードリングと、第２導電型ガードリングの内周側と外周側にそれぞれ配置され、第２導電型ガードリング表面にそれぞれ電気的に接続される導電性フィールドプレートとを有していることを特徴とする半導体装置。
  2. 前記素子周縁部の下層の並列ｐｎ層が前記素子活性部の下層の並列ｐｎ層より繰り返しｐｎ層のピッチ幅が小さいことを特徴とする請求項１記載の半導体装置。
  3. 前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域の厚さが素子活性部下方にある並列ｐｎ層の厚さの１／３以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域の不純物濃度が２×１０１４／ｃｍ３を超え、８×１０１４／ｃｍ３未満の範囲から選ばれるいずれかの不純物濃度であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
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