JP4534303B2 - 横型超接合半導体素子 - Google Patents
横型超接合半導体素子 Download PDFInfo
- Publication number
- JP4534303B2 JP4534303B2 JP2000127021A JP2000127021A JP4534303B2 JP 4534303 B2 JP4534303 B2 JP 4534303B2 JP 2000127021 A JP2000127021 A JP 2000127021A JP 2000127021 A JP2000127021 A JP 2000127021A JP 4534303 B2 JP4534303 B2 JP 4534303B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- semiconductor device
- parallel
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 239000012535 impurity Substances 0.000 claims description 51
- 238000005192 partition Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 25
- 238000001514 detection method Methods 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 31
- 239000010410 layer Substances 0.000 description 111
- 230000005684 electric field Effects 0.000 description 10
- 230000001965 increasing effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子に関する。
【０００２】
【従来の技術】
相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならず、一方そのように厚い高抵抗層をもつ素子では、必然的に両電極間のオン抵抗が大きくなり、損失が増すことになることが避けられなかった。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報に開示されている。
【０００４】
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
また上記のオン抵抗（電流容量）と耐圧間にはトレードオフ関係の問題は、半導体基板の一方の主面に設けられた二つの電極間にドリフト電流が流れるいわゆる横型半導体素子についても共通であり、やはりドリフト層をｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成した超接合半導体素子として解決することができる。
【０００５】
図１２は、基本的な横形超接合ＭＯＳＦＥＴの斜視図であり、図１３（ａ）は、図１２のＡ−Ａ線に沿った断面図である。わかりやすくするために、多結晶シリコンからなるゲート電極９以外の酸化膜、金属膜等は省略している。
本横型超接合ＭＯＳＦＥＴは、ｐ- 基板５上のｎ- 層４表面に形成された横型二重拡散ＭＯＳＦＥＴである。８は低抵抗のｎ+ ドレイン領域であり、１０はｎ+ ドレイン領域８とその表面に接して設けられたドレイン電極とを含むドレイン部である。１１は、ｐウェル領域６、その中に形成されたｎ+ ソース領域７とその表面に接して設けられたソース電極とを含むソース部である。ドレイン部１０とソース部１１との間のドリフト部は、ｎ型ドリフト領域１とｐ仕切領域２とが交互に繰り返し配列されたストライプ状の並列ｐｎ層１２で構成されている。並列ｐｎ層１２のうちドリフト電流が流れるのは、ｎ型ドリフト領域１である。この並列ｐｎ層１２の幅は１〜１０μm 程度、望ましくは１〜４μm であり、深さは１〜１０μm 程度、望ましくは１〜４μm 程度である。また、その長さは、６００V 耐圧のＭＯＳＦＥＴで５０μm 程度、１０００V 耐圧の素子で１００μm 程度である。
【０００６】
このように構成された横型超接合ＭＯＳＦＥＴは、ドレイン電極とソ─ス電極間に電圧を引加し、ゲート電極９に適当な電圧が印加された時、ゲート電極９の下方に形成されるチャネル反転層３を介してｎ+ ソース領域７から複数のｎ型ドリフト領域１に電子が流れ込み、ドレイン電極−ソース電極間の電界でドリフト電流が流れる（オン状態）。一方、ゲート電極９の電圧を取り去れば、チャネル反転層３が消滅し、ドレイン電極−ソース電極間の電圧により、ｎ型ドリフト領域１とｐウェル領域６との間のｐｎ接合と、ｎ型ドリフト領域１とｐ仕切領域２との間のｐｎ接合からｎ型ドリフト領域１およびｎ- 層４に空乏層が広がり空乏化される（オフ状態）。
【０００７】
ｎ型ドリフト領域１とｐ仕切領域２との間のｐｎ接合からの空乏層はｎ型ドリフト領域１の幅方向に広がるが、幅が狭いため空乏化が非常に早まる。同時にｐ仕切領域２も空乏化する。このため、高耐圧化が可能となり、ｎ型ドリフト領域１の不純物濃度を高めることができるので、低オン抵抗化が可能となる。理想的な単位面積当たりのオン抵抗と耐圧との関係は（１）式で与えられる。
【０００８】
【数１】
ＢＶ2
Ｒ＝────────────── （１）
２Ｎβ2 Ｅｃ3 ε0 εSiμ
ここで、Ｒは単位面積当たりのオン抵抗、ＢＶは耐圧、Ｎはドリフト領域の分割数（並列ｐｎ層数）、βは未知の係数、Ｅｃはｎ型ドリフト領域の不純物濃度における臨界電界、ε0 は真空の誘電率、εSiはSiの比誘電率、μは電子の移動度である。
【０００９】
（１）式から、ｎ型ドリフト領域１の分割数（並列ｐｎ層数）Ｎを増やせば、劇的にオン抵抗を低減することが可能となることがわかる。なお、原理的な詳細は特開平９−２６６３１１号と同じであるので、ここでは省略する。
図１３（ｂ）はダブルリサーフ構造を適用した場合の断面図である。
【００１０】
ｎ- 層４と並列ｐｎ層１２との間に低不純物濃度のｐ- 層１５が挟まれている。この構造では、ｎ- 層４とｐ- 層１５との間のｐｎ接合およびｎ- 層４とｐ- 基板５との間のｐｎ接合からｎ- 層４に空乏層が拡がるので高耐圧化できる。
また発明者らは、特願平１０─３２１５６７号において、並列ｐｎ層を構成するｎ型ドリフト領域１、ｐ仕切り領域２の不純物濃度および幅を、ほぼ同じ値とすることが有効であることを示した。
【００１１】
【発明が解決しようとする課題】
しかし、前記の発明はいずれも、試作的な段階で、量産化のための十分な検討がなされているとは言えない。
特開平９−２６６３１１号にあるように、これまでの発明は電流の流れる並列ｐｎ層の直線部（ドリフト部）の記載がなされているのみで、曲線部（コーナー部、折れ曲がり部、角部を含む）に関する記載がなされていない。また、横型素子の場合、曲線部の構造無しで高耐圧を実現することは実際問題として困難であり、高耐圧を得るためには曲線部における電界緩和構造が重要となる。
【００１２】
このような状況に鑑み本発明の目的は、容易に高耐圧を実現する曲線部の具体的な構造を提案することによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ高耐圧を実現し、しかも量産に適した横型超接合半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明は、半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、並列ｐｎ層が第一導電型ドリフト領域と第二導電型仕切領域との交互の配置で配置方向に環状のループを形成し、一つの主電極が形成された領域を環状のループで取り囲むこととする。
【００１４】
ドレイン部とソース部間に高電圧を印加できるためには、それらが遠く離れているか、それらの間の並列ｐｎ層の第一導電型ドリフト領域と第二導電型仕切領域との交互の配置で配置方向に環状のループをなしていなければならない。ドレイン部とソース部とを遠く離す方法は、半導体基板の面積が限定される以上採りがたい。
また、第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有するようにすることが有効である。
【００１５】
場所に応じて第一のピッチと異なる第二のピッチを適当に選ぶことにより、並列ｐｎ層の一部で降伏電圧が低下することを避けられる。
そして、並列ｐｎ層の環状のループが直線部分と曲線部分とからなるものとする。
そのようにすれば、最も簡単に環状のループを構成できる。環状のループとしては、二つ以上の直線部分と、二つ以上の曲線部分とからなるもの、四つ以上の直線部分と、四つ以上の曲線部分とからなるものなど様々な形を採り得る。
【００１６】
特に、第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有し、第一の部分が直線部分で、第二の部分が曲線部分であると良い
特に、曲線部分は、第一導電型ドリフト領域と第二導電型仕切領域とのバランスをとり難いので、直線部分と別のピッチとすると良い。
【００１７】
曲線部分にピッチの狭い並列ｐｎ層を配置することにより、逆電圧印加時に並列ｐｎ層の曲線部分で空乏層が、直線部分より早く広がり、曲線部分の表面電界が緩和される。
曲線部分の並列ｐｎ層の不純物濃度が、直線部分の不純物濃度より実効的に低濃度であるものとする。
【００１８】
不純物濃度が低いほど並列ｐｎ層は早く空乏化し、表面電界が緩和されるので高耐圧化しやすい。
曲線部分の並列ｐｎ層の不純物濃度が、実効的にイントリンシックに近いものとする。
不純物濃度が低いほど並列ｐｎ層は早く空乏化するので、実効的にイントリンシックであれば、空乏化は、最も速くなる。
【００１９】
逆電圧印加時に実効キャリア濃度の低い領域に空乏層は広がり易くなるので、電界が緩和され高耐圧を保持できる。
曲線部分の並列ｐｎ層が第一導電型不純物と第二導電型不純物の両方がドープされているものとする。
第一導電型不純物と第二導電型不純物の両方をドープすることにより、実効的にイントリンシックに近い不純物濃度が実現できる。
【００２０】
不純物濃度が十分低い場合には、並列ｐｎ層の曲線部分の少なくとも一部のピッチを、直線部分のピッチより大きくすることができる。
また、曲線部分の不純物濃度が十分低い場合には、曲線部分の少なくとも一部に並列ｐｎ層を設けないことができる。
曲線部分の少なくとも一部の長さが直線部分の長さより大きいものとすれば、曲線部分の空乏化する面積が増えるので、より高耐圧化できる。
【００２１】
また、環状のループを複数有するものであっても良い。
更に、第一導電型ドリフト領域または第二導電型仕切り領域の幅が、深さの１／５〜５倍の範囲、好ましくは1／４〜４倍の範囲にあるものとする。
深さが、幅より極端に大きい第一導電型ドリフト領域または第二導電型仕切り領域は、技術的につくるのが困難である。一方、幅が、深さより極端に大きい第一導電型ドリフト領域または第二導電型仕切り領域は、空乏化が困難になる。従って、上記の範囲にあるものが良い。
【００２２】
また、並列ｐｎ層の長さが並列ｐｎ層の幅或いは深さの１０〜１００倍の範囲、好ましくは１２．５〜１００倍の範囲にあるものとする。
並列ｐｎ層の長さと幅或いは深さとの比が１０倍未満であると、余り高耐圧にできない。逆にその比が１００倍を超す大きさであると、半導体基板面積を無駄に消費したり、或いは製造技術上困難が伴ったりする。
【００２３】
超接合半導体素子がＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ、ダイオードのいずれかであり、環状のループの内側に一方の主電極が、環状のループの外側に他方の主電極が設けられているものとする。
また、超接合半導体素子がＭＯＳＦＥＴであり、並列ｐｎ層の環状のループの内側にドレイン電極が、並列ｐｎ層の環状のループの外側にソース電極が設けられているものとする。
高電圧の印加されるドレイン電極を環状のループ内に配置すれば、面積の広いソース電極を低電位とすることができる。
【００２４】
更に、並列ｐｎ層の環状のループの外側にＭＯＳＦＥＴを制御、保護、若しくは状態検出する回路を備えるものとする。
ＭＯＳＦＥＴ等の単独の半導体素子に限らず、本発明は制御、保護、若しくは状態検出する回路を集積した半導体装置にも適用できる。
【００２５】
【発明の実施の形態】
以下に図を参照しながら本発明の実施の形態について説明する。
［実施例１］
図２は本発明第一の実施例のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味しているが、ｎ型、ｐ型の型は略した。また添字の+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。
【００２６】
図２において、ｐ- 基板５上にｎ- 層４を形成した半導体基板が用いられており、そのｎ- 層４の表面層に、ｐウェル領域６が形成され、そのｐウェル領域６の内部にｎ+ ソース領域７が形成されている。ｐウェル領域６と離れた表面層にｎ+ ドレイン領域８が形成されている。
そして、ｐウェル領域６とｎ+ ドレイン領域８との間には、ｎドリフト領域１と、この図では見られないｐ仕切り領域とからなる並列ｐｎ層１２が形成されている。ｎ+ ソース領域７とｎドリフト領域１とに挟まれたｐウェル領域６の上方にはゲート酸化膜１０を介して多結晶シリコンのゲート電極９が設けられている。ｎ+ ソース領域７とｐウェル領域６の表面に共通に接触するソース電極１７が、またｎ+ ドレイン領域８の表面にはドレイン電極１８が設けられている。１９は表面保護および安定化のための層間絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように層間絶縁膜１９を介してゲート電極９の上に延長されることが多い。
【００２７】
ｎドリフト領域１およびｐ仕切り領域は、例えばｎ- 層４の表面層にイオン注入と熱処理により形成される。例えば、６００ＶクラスのＭＯＳＦＥＴとして、各部の基準的な寸法および不純物濃度等は次のような値をとる。ｐ- 基板５の不純物濃度２×１０13ｃｍ-3、厚さ３５０μｍ、ｎ- 層４の厚さ５０μｍ、不純物濃度２×１０14ｃｍ-3、ｎドリフト領域１およびｐ仕切り領域の幅５μｍ（すなわち、同じ領域の中心間間隔１０μｍ）、長さ５０μｍ、不純物濃度３×１０15ｃｍ-3、拡散深さ１μｍ、ｐウェル領域６の拡散深さ２μｍ、表面不純物濃度３×１０18ｃｍ-3、ｎ+ ソース領域７の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
【００２８】
図１は本発明にかかるｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。この図は半導体基板表面の平面図を示したものであり、わかり易くするために並列ｐｎ層１２、ドレイン部１１、ソース部１３を示している。
並列ｐｎ層１２がピッチＰ１の直線部分１２ａと、最大ピッチＰ２がＰ１より狭い曲線部分１２ｂとからなる環状のループとなっており、ドレイン部１１を囲んでいる。直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。曲線部分１２ｂでは、ｎドリフト領域１およびｐ仕切り領域の幅が半径方向の位置で変わるので、最大幅を採用して最大ピッチＰ２を算出した。そして、この並列ｐｎ層１２の環状のループの外側にソース部１３が配置されている。環状のループの長さＬは、電流容量等により決められるが、通常数mmのオ─ダ─である。なお、Ｂ−Ｂ線に沿った斜視断面図は図２になる。
【００２９】
図２の横型超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極９に所定の正の電圧が印加されると、ゲート電極９直下のｐウェル領域６の表面層にチャネル反転層３が誘起され、ｎ+ ソース領域７からそのチャネル反転層３を通じてｎ型ドリフト領域１に電子が注入される。その注入された電子はｎ+ ドレイン領域８に達し、ドレイン電極１８、ソース電極１７間が導通する。
【００３０】
ゲート電極９への正の電圧が取り去られると、ｐウェル領域６の表面層に誘起されていたチャネル反転層３が消滅し、ドレイン電極１８、ソース電極１７間が遮断される。更に、ドレイン電極１８、ソース電極１７間のバイアス電圧を大きくすると、各ｐ仕切り領域２はｐウェル領域６を介してソース電極１７で連結されているので、ｐウェル領域６、ｐ仕切り領域２とｎ- 層４との間のｐｎ接合Ｊａ、ｎ型ドリフト領域１とｐ仕切り領域２との間のｐｎ接合Ｊｂからそれぞれ空乏層がｎ型ドリフト領域１、ｐ仕切り領域２内に広がってこれらが空乏化される。
【００３１】
ｐｎ接合Ｊｂからの空乏端は、ｎ型ドリフト領域１の幅方向に広がり、しかも両側のｐ仕切り領域２から空乏層が広がるので空乏化が非常に早まる。従って、ｎ型ドリフト領域１の不純物濃度を高めることができる。
またｐ仕切り領域２も同時に空乏化される。ｐ仕切り領域２も両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域２とｎ型ドリフト領域１とを交互に形成することにより、隣接するｎ型ドリフト領域１の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域２の総占有幅を半減でき、その分、ｎ型ドリフト領域１の断面積の拡大を図ることができる。
【００３２】
並列ｐｎ層１２の曲線部分１２ｂの最大ピッチＰ２が直線部分１２ａのピッチＰ１より大きい場合、ゲート電極とソース電極とをショートし、ドレイン電極に正の電圧を印加していくと、並列ｐｎ層の直線部分１２ａは完全に空乏化するが、曲線部分１２ｂは曲率形状のため不純物量のバランスがとれず、直線部分１２ａの耐圧より低い耐圧で臨界電界に達してしまう。このため、高耐圧を得ることができない。
【００３３】
一方、並列ｐｎ層１２の曲線部分１２ｂの最大ピッチＰ２を直線部分１２ａのピッチＰ１より狭くすれば、不純物量のバランスが取り易くなり、空坊層の広がる幅が狭くなるため直線部分１２ａより早く空乏化することができる。このため、曲線部分１２ｂでの電界が緩和され高耐圧化が可能となる。
更に、ｎ型ドリフト領域１またはｐ型仕切り領域２の幅が、深さの１／５〜５倍の範囲、好ましくは1／４〜4倍の範囲にあるものとする。
深さが、幅より極端に大きいｎ型ドリフト領域１またはｐ型仕切り領域２は、技術的につくるのが困難である。一方、幅が、深さより極端に大きいｎ型ドリフト領域１またはｐ型仕切り領域２は、空乏化が困難になる。従って、上記の範囲にあるものが良い。
また、並列ｐｎ層１２の長さが並列ｐｎ層１２の幅或いは深さの１０〜１００倍の範囲、好ましくは１２．５〜１００倍の範囲にあるものとする。
並列ｐｎ層１２の長さと幅或いは深さとの比が１０倍未満であると、余り高耐圧にできない。逆にその比が１００倍を超す大きさであると、半導体基板面積を無駄に消費したり、或いは製造技術上困難が伴ったりする。
［実施例２］
図３は、本発明実施例２のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００３４】
直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。並列ｐｎ層１２がピッチＰ１の直線部分１２ａと、最大ピッチＰ２がＰ１より狭い曲線部分１２ｂとからなる環状のループとなっており、その並列ｐｎ層１２がドレイン部１１を囲んでいる。そして、この並列ｐｎ層１２の環状のループの外側にソース部１３が配置されていることは実施例１と同じであるが、環状のループが直線部分二つ、曲線部分二つの単純な環状のループでなく、入り組んだ形状の環状のループとなっている。
【００３５】
並列ｐｎ層１２をこのような複雑な環状のループとすることにより、ドレイン部１１内のドレイン電極を単一とすることができるだけでなく、半導体基板の表面積を有効に活用できる利点がある。
［実施例３］
図４は、本発明実施例３のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図、図５（ａ）、（ｂ）はそれぞれ図４のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。
【００３６】
直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。この例では、並列ｐｎ層１２の直線部分１２ａのピッチＰ１に対し、曲線部分１２ｂの最大ピッチＰ２が同等以下である。ただし並列ｐｎ層１２の曲線部分１２ｂのｎ型ドリフト領域２１の不純物濃度がｎ- 層４と同程度の低濃度とされ、またｐ仕切り領域２２の不純物濃度もそれと同程度の低不純物濃度とされている。並列ｐｎ層１２の直線部分１２ａのｎドリフト領域１、ｐ仕切り領域２の不純物濃度は実施例１、実施例２と同様に３×１０15cm-3である。
【００３７】
不純物濃度が低いほど空乏層は早く広がる。従って、並列ｐｎ層１２の直線部分１２ａより、曲線部部分１２ｂを早く空乏化することができて、電界が緩和され高耐圧化しやすくなる。
［実施例４］
図６は、本発明実施例４のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００３８】
この例では、並列ｐｎ層１２の直線部分１２ａのピッチＰ１に対し、曲線部分１２ｂの最大ピッチＰ２が大きくなっている。例えば、直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂの最大ピッチＰ２は１５μm である。
並列ｐｎ層１２の曲線部分１２ｂのｎ型ドリフト領域３１、ｐ仕切り領域３２の不純物濃度が、十分に低ければ、空乏層は早く広がるので、曲線部分１２ｂの最大ピッチＰ２を直線部分１２ａのピッチＰ１より大きくすることもできる。
【００３９】
［実施例５］
図７は、本発明実施例５のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図、図８（ａ）は図７のＥ−Ｅ線に沿った断面図の例である。
並列ｐｎ層１２の曲線部分１２ｂの不純物濃度が低い場合であり、並列ｐｎ層でなく単一の低濃度領域４２とされている。並列ｐｎ層１２の直線部分１２ａのｎドリフト領域１、ｐ仕切り領域２の不純物濃度は実施例１、実施例２と同様に２×１０15cm-3である。
【００４０】
不純物濃度が低い場合の極端な例としては、単一のイントリンシック領域４１とすることもできるし、これを含んだ多層の領域とすることもできる。
その場合はｐｎ層１２の曲線部分１２ｂが、ほぼイントリンシックなので、この部分の電界が緩和され高耐圧化がしやすい。
イントリンシック領域４１、或いは低濃度領域４２を形成するには、ｐ型不純物とｎ型不純物の両方をドープして形成することができる。ｎ型不純物とｐ型不純物が同じ領域におよそ同量含まれている場合、これらｐ型不純物、ｎ型不純物はお互いに補償するため、高抵抗層として作用する。同量から少しずれて、高抵抗のｎ- 領域、ｐ- 領域であっても良い。
【００４１】
また、非常に接近している異なる領域においても、およそ同量の不純物であれば、互いに補償し合うため高抵抗層として機能する。
図８（ｂ）は、本実施例の変形であるダブルリサーフ構造を適用したｎチャネル型の横型超接合ＭＯＳＦＥＴの部分断面図であり、ｐ- 層１５上にイントリンシック領域４１が形成されている。このような構造とすることもできる。
【００４２】
図８（ｃ）、（ｄ）は、イントリンシック領域を用いない場合であり、高耐圧化の効果は少し劣るが、構造はシンプルである。
［実施例６］
図９は、本発明実施例６のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００４３】
図１の実施例１の変形例である。並列ｐｎ層１２の曲線部分１２ｂの長さｔ2 が、直線部分１２ａの長さｔ1 より長くなっている点が異なっている。横型超接合構造の場合、耐圧がおよそ並列ｐｎ層の長さに比例するので、長さを長くとることにより直線部（ドリフト部）より高耐圧を得ることが可能となる。低濃度領域４２、更にはイントリンシック領域４１を用いる場合も同様の効果が得られる。
【００４４】
この並列ｐｎ層１２の曲線部分１２ｂの長さｔ2 を、直線部分１２ａの長さｔ1 より長くする方法は、実施例２〜５にも適用することができ、同様の効果が得られる。図１０は、図２とは別の横形超接合ＭＯＳＦＥＴの斜視図を示したものである。図２と同じ番号は対応する同じ機能の部分である。
【００４５】
図２の横形超接合ＭＯＳＦＥＴと異なるところは、ゲート領域の部分だけで、その他は同じである。図１０のようなゲート配置をすることで、オン抵抗は増加するが、誘導性負荷時のアバランシェ耐量を向上させることが可能となる。
これまでの実施例は横型ＭＯＳＦＥＴの例を挙げたが、他に横のバイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ｐｎダイオード、ショットキーダイオード等でも同様な効果が得られる。
【００４６】
［実施例７］
図１１は、上記のような横型超接合素子をパワー部に用いたモノリシックなインテリジェントパワーＩＣの例の平面図である。
同じ半導体基板６１上に横型超接合素子６３と制御、保護、検出等を目的とする回路６２とを集積したものである。
【００４７】
横型の超接合素子を集積することによりモノリシック化、低コスト化を容易にすると共に、高耐圧で低オン抵抗（低損失）なインテリジェントパワーＩＣを実現できる。
【００４８】
【発明の効果】
以上説明したように本発明は、半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、並列ｐｎ層の交互の配置方向が、一つの主電極を取り囲む環状のループをなすべきこと、その環状のループの各部のピッチを適当に選択すべきことを明らかにすることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、高耐圧の横型超接合半導体素子の実現に資するものである。
【００４９】
また、直線部と曲線部とからなる環状のループの曲線部について濃度の制御等も有効であること、並列ｐｎ層の幅、深さ、長さ等に関する範囲を明示し、高耐圧の横型超接合半導体素子の量産化を容易にした。
【図面の簡単な説明】
【図１】 本発明実施例１の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図２】 本発明実施例１の横型超接合ＭＯＳＦＥＴの基本的な構造部分の斜視図
【図３】 本発明実施例２の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図４】 本発明実施例３の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図５】 （ａ）は図４のＣ−Ｃ線に沿った部分断面図、（ｂ）はＤ−Ｄ線に沿った部分断面図
【図６】 本発明実施例４の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図７】 本発明実施例５の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図８】 （ａ）は図７のＥ−Ｅ線に沿った部分断面図、（ｂ）、（ｃ）、（ｄ）は変形例の部分断面図
【図９】 本発明実施例６の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図１０】 本発明の別の横型超接合ＭＯＳＦＥＴの斜視図
【図１１】 本発明実施例７の横型超接合ＭＯＳＦＥＴを含むＩＣの半導体基板表面の平面図
【図１２】 従来の横型超接合ＭＯＳＦＥＴの斜視図
【図１３】 （ａ）は図１２の横型超接合ＭＯＳＦＥＴのＡ−Ａ線に沿った断面図、（ｂ）は別の従来の横型超接合ＭＯＳＦＥＴの部分断面図
【符号の説明】
１、２１、３１ ｎドリフト領域
２、２２、３２ ｐ仕切り領域
３ チャネル反転層
４ ｎ- 層
５ ｐ- 基板
６ ｐウェル領域
７ ｎ+ ソ─ス領域
８ ｎ+ ドレイン領域
９ ゲ─ト電極
１０ ゲ─ト酸化膜
１１ ドレイン部
１２ 並列ｐｎ層
１２ａ 直線部分
１２ｂ 曲線部分
１３ ソ─ス部
１４ ｎ- 層
１５ ｐ- 層
１７ ソ─ス電極
１８ ドレイン電極
１９ 層間絶縁膜
４１ イントリンシック領域
４２ 低濃度領域
６１ 半導体基板
６２ 制御回路等
６３ 横型超接合素子
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子に関する。
【０００２】
【従来の技術】
相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならず、一方そのように厚い高抵抗層をもつ素子では、必然的に両電極間のオン抵抗が大きくなり、損失が増すことになることが避けられなかった。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報に開示されている。
【０００４】
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
また上記のオン抵抗（電流容量）と耐圧間にはトレードオフ関係の問題は、半導体基板の一方の主面に設けられた二つの電極間にドリフト電流が流れるいわゆる横型半導体素子についても共通であり、やはりドリフト層をｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成した超接合半導体素子として解決することができる。
【０００５】
図１２は、基本的な横形超接合ＭＯＳＦＥＴの斜視図であり、図１３（ａ）は、図１２のＡ−Ａ線に沿った断面図である。わかりやすくするために、多結晶シリコンからなるゲート電極９以外の酸化膜、金属膜等は省略している。
本横型超接合ＭＯＳＦＥＴは、ｐ- 基板５上のｎ- 層４表面に形成された横型二重拡散ＭＯＳＦＥＴである。８は低抵抗のｎ+ ドレイン領域であり、１０はｎ+ ドレイン領域８とその表面に接して設けられたドレイン電極とを含むドレイン部である。１１は、ｐウェル領域６、その中に形成されたｎ+ ソース領域７とその表面に接して設けられたソース電極とを含むソース部である。ドレイン部１０とソース部１１との間のドリフト部は、ｎ型ドリフト領域１とｐ仕切領域２とが交互に繰り返し配列されたストライプ状の並列ｐｎ層１２で構成されている。並列ｐｎ層１２のうちドリフト電流が流れるのは、ｎ型ドリフト領域１である。この並列ｐｎ層１２の幅は１〜１０μm 程度、望ましくは１〜４μm であり、深さは１〜１０μm 程度、望ましくは１〜４μm 程度である。また、その長さは、６００V 耐圧のＭＯＳＦＥＴで５０μm 程度、１０００V 耐圧の素子で１００μm 程度である。
【０００６】
このように構成された横型超接合ＭＯＳＦＥＴは、ドレイン電極とソ─ス電極間に電圧を引加し、ゲート電極９に適当な電圧が印加された時、ゲート電極９の下方に形成されるチャネル反転層３を介してｎ+ ソース領域７から複数のｎ型ドリフト領域１に電子が流れ込み、ドレイン電極−ソース電極間の電界でドリフト電流が流れる（オン状態）。一方、ゲート電極９の電圧を取り去れば、チャネル反転層３が消滅し、ドレイン電極−ソース電極間の電圧により、ｎ型ドリフト領域１とｐウェル領域６との間のｐｎ接合と、ｎ型ドリフト領域１とｐ仕切領域２との間のｐｎ接合からｎ型ドリフト領域１およびｎ- 層４に空乏層が広がり空乏化される（オフ状態）。
【０００７】
ｎ型ドリフト領域１とｐ仕切領域２との間のｐｎ接合からの空乏層はｎ型ドリフト領域１の幅方向に広がるが、幅が狭いため空乏化が非常に早まる。同時にｐ仕切領域２も空乏化する。このため、高耐圧化が可能となり、ｎ型ドリフト領域１の不純物濃度を高めることができるので、低オン抵抗化が可能となる。理想的な単位面積当たりのオン抵抗と耐圧との関係は（１）式で与えられる。
【０００８】
【数１】
ＢＶ2
Ｒ＝────────────── （１）
２Ｎβ2 Ｅｃ3 ε0 εSiμ
ここで、Ｒは単位面積当たりのオン抵抗、ＢＶは耐圧、Ｎはドリフト領域の分割数（並列ｐｎ層数）、βは未知の係数、Ｅｃはｎ型ドリフト領域の不純物濃度における臨界電界、ε0 は真空の誘電率、εSiはSiの比誘電率、μは電子の移動度である。
【０００９】
（１）式から、ｎ型ドリフト領域１の分割数（並列ｐｎ層数）Ｎを増やせば、劇的にオン抵抗を低減することが可能となることがわかる。なお、原理的な詳細は特開平９−２６６３１１号と同じであるので、ここでは省略する。
図１３（ｂ）はダブルリサーフ構造を適用した場合の断面図である。
【００１０】
ｎ- 層４と並列ｐｎ層１２との間に低不純物濃度のｐ- 層１５が挟まれている。この構造では、ｎ- 層４とｐ- 層１５との間のｐｎ接合およびｎ- 層４とｐ- 基板５との間のｐｎ接合からｎ- 層４に空乏層が拡がるので高耐圧化できる。
また発明者らは、特願平１０─３２１５６７号において、並列ｐｎ層を構成するｎ型ドリフト領域１、ｐ仕切り領域２の不純物濃度および幅を、ほぼ同じ値とすることが有効であることを示した。
【００１１】
【発明が解決しようとする課題】
しかし、前記の発明はいずれも、試作的な段階で、量産化のための十分な検討がなされているとは言えない。
特開平９−２６６３１１号にあるように、これまでの発明は電流の流れる並列ｐｎ層の直線部（ドリフト部）の記載がなされているのみで、曲線部（コーナー部、折れ曲がり部、角部を含む）に関する記載がなされていない。また、横型素子の場合、曲線部の構造無しで高耐圧を実現することは実際問題として困難であり、高耐圧を得るためには曲線部における電界緩和構造が重要となる。
【００１２】
このような状況に鑑み本発明の目的は、容易に高耐圧を実現する曲線部の具体的な構造を提案することによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ高耐圧を実現し、しかも量産に適した横型超接合半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明は、半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、並列ｐｎ層が第一導電型ドリフト領域と第二導電型仕切領域との交互の配置で配置方向に環状のループを形成し、一つの主電極が形成された領域を環状のループで取り囲むこととする。
【００１４】
ドレイン部とソース部間に高電圧を印加できるためには、それらが遠く離れているか、それらの間の並列ｐｎ層の第一導電型ドリフト領域と第二導電型仕切領域との交互の配置で配置方向に環状のループをなしていなければならない。ドレイン部とソース部とを遠く離す方法は、半導体基板の面積が限定される以上採りがたい。
また、第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有するようにすることが有効である。
【００１５】
場所に応じて第一のピッチと異なる第二のピッチを適当に選ぶことにより、並列ｐｎ層の一部で降伏電圧が低下することを避けられる。
そして、並列ｐｎ層の環状のループが直線部分と曲線部分とからなるものとする。
そのようにすれば、最も簡単に環状のループを構成できる。環状のループとしては、二つ以上の直線部分と、二つ以上の曲線部分とからなるもの、四つ以上の直線部分と、四つ以上の曲線部分とからなるものなど様々な形を採り得る。
【００１６】
特に、第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有し、第一の部分が直線部分で、第二の部分が曲線部分であると良い
特に、曲線部分は、第一導電型ドリフト領域と第二導電型仕切領域とのバランスをとり難いので、直線部分と別のピッチとすると良い。
【００１７】
曲線部分にピッチの狭い並列ｐｎ層を配置することにより、逆電圧印加時に並列ｐｎ層の曲線部分で空乏層が、直線部分より早く広がり、曲線部分の表面電界が緩和される。
曲線部分の並列ｐｎ層の不純物濃度が、直線部分の不純物濃度より実効的に低濃度であるものとする。
【００１８】
不純物濃度が低いほど並列ｐｎ層は早く空乏化し、表面電界が緩和されるので高耐圧化しやすい。
曲線部分の並列ｐｎ層の不純物濃度が、実効的にイントリンシックに近いものとする。
不純物濃度が低いほど並列ｐｎ層は早く空乏化するので、実効的にイントリンシックであれば、空乏化は、最も速くなる。
【００１９】
逆電圧印加時に実効キャリア濃度の低い領域に空乏層は広がり易くなるので、電界が緩和され高耐圧を保持できる。
曲線部分の並列ｐｎ層が第一導電型不純物と第二導電型不純物の両方がドープされているものとする。
第一導電型不純物と第二導電型不純物の両方をドープすることにより、実効的にイントリンシックに近い不純物濃度が実現できる。
【００２０】
不純物濃度が十分低い場合には、並列ｐｎ層の曲線部分の少なくとも一部のピッチを、直線部分のピッチより大きくすることができる。
また、曲線部分の不純物濃度が十分低い場合には、曲線部分の少なくとも一部に並列ｐｎ層を設けないことができる。
曲線部分の少なくとも一部の長さが直線部分の長さより大きいものとすれば、曲線部分の空乏化する面積が増えるので、より高耐圧化できる。
【００２１】
また、環状のループを複数有するものであっても良い。
更に、第一導電型ドリフト領域または第二導電型仕切り領域の幅が、深さの１／５〜５倍の範囲、好ましくは1／４〜４倍の範囲にあるものとする。
深さが、幅より極端に大きい第一導電型ドリフト領域または第二導電型仕切り領域は、技術的につくるのが困難である。一方、幅が、深さより極端に大きい第一導電型ドリフト領域または第二導電型仕切り領域は、空乏化が困難になる。従って、上記の範囲にあるものが良い。
【００２２】
また、並列ｐｎ層の長さが並列ｐｎ層の幅或いは深さの１０〜１００倍の範囲、好ましくは１２．５〜１００倍の範囲にあるものとする。
並列ｐｎ層の長さと幅或いは深さとの比が１０倍未満であると、余り高耐圧にできない。逆にその比が１００倍を超す大きさであると、半導体基板面積を無駄に消費したり、或いは製造技術上困難が伴ったりする。
【００２３】
超接合半導体素子がＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ、ダイオードのいずれかであり、環状のループの内側に一方の主電極が、環状のループの外側に他方の主電極が設けられているものとする。
また、超接合半導体素子がＭＯＳＦＥＴであり、並列ｐｎ層の環状のループの内側にドレイン電極が、並列ｐｎ層の環状のループの外側にソース電極が設けられているものとする。
高電圧の印加されるドレイン電極を環状のループ内に配置すれば、面積の広いソース電極を低電位とすることができる。
【００２４】
更に、並列ｐｎ層の環状のループの外側にＭＯＳＦＥＴを制御、保護、若しくは状態検出する回路を備えるものとする。
ＭＯＳＦＥＴ等の単独の半導体素子に限らず、本発明は制御、保護、若しくは状態検出する回路を集積した半導体装置にも適用できる。
【００２５】
【発明の実施の形態】
以下に図を参照しながら本発明の実施の形態について説明する。
［実施例１］
図２は本発明第一の実施例のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味しているが、ｎ型、ｐ型の型は略した。また添字の+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。
【００２６】
図２において、ｐ- 基板５上にｎ- 層４を形成した半導体基板が用いられており、そのｎ- 層４の表面層に、ｐウェル領域６が形成され、そのｐウェル領域６の内部にｎ+ ソース領域７が形成されている。ｐウェル領域６と離れた表面層にｎ+ ドレイン領域８が形成されている。
そして、ｐウェル領域６とｎ+ ドレイン領域８との間には、ｎドリフト領域１と、この図では見られないｐ仕切り領域とからなる並列ｐｎ層１２が形成されている。ｎ+ ソース領域７とｎドリフト領域１とに挟まれたｐウェル領域６の上方にはゲート酸化膜１０を介して多結晶シリコンのゲート電極９が設けられている。ｎ+ ソース領域７とｐウェル領域６の表面に共通に接触するソース電極１７が、またｎ+ ドレイン領域８の表面にはドレイン電極１８が設けられている。１９は表面保護および安定化のための層間絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように層間絶縁膜１９を介してゲート電極９の上に延長されることが多い。
【００２７】
ｎドリフト領域１およびｐ仕切り領域は、例えばｎ- 層４の表面層にイオン注入と熱処理により形成される。例えば、６００ＶクラスのＭＯＳＦＥＴとして、各部の基準的な寸法および不純物濃度等は次のような値をとる。ｐ- 基板５の不純物濃度２×１０13ｃｍ-3、厚さ３５０μｍ、ｎ- 層４の厚さ５０μｍ、不純物濃度２×１０14ｃｍ-3、ｎドリフト領域１およびｐ仕切り領域の幅５μｍ（すなわち、同じ領域の中心間間隔１０μｍ）、長さ５０μｍ、不純物濃度３×１０15ｃｍ-3、拡散深さ１μｍ、ｐウェル領域６の拡散深さ２μｍ、表面不純物濃度３×１０18ｃｍ-3、ｎ+ ソース領域７の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
【００２８】
図１は本発明にかかるｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。この図は半導体基板表面の平面図を示したものであり、わかり易くするために並列ｐｎ層１２、ドレイン部１１、ソース部１３を示している。
並列ｐｎ層１２がピッチＰ１の直線部分１２ａと、最大ピッチＰ２がＰ１より狭い曲線部分１２ｂとからなる環状のループとなっており、ドレイン部１１を囲んでいる。直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。曲線部分１２ｂでは、ｎドリフト領域１およびｐ仕切り領域の幅が半径方向の位置で変わるので、最大幅を採用して最大ピッチＰ２を算出した。そして、この並列ｐｎ層１２の環状のループの外側にソース部１３が配置されている。環状のループの長さＬは、電流容量等により決められるが、通常数mmのオ─ダ─である。なお、Ｂ−Ｂ線に沿った斜視断面図は図２になる。
【００２９】
図２の横型超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極９に所定の正の電圧が印加されると、ゲート電極９直下のｐウェル領域６の表面層にチャネル反転層３が誘起され、ｎ+ ソース領域７からそのチャネル反転層３を通じてｎ型ドリフト領域１に電子が注入される。その注入された電子はｎ+ ドレイン領域８に達し、ドレイン電極１８、ソース電極１７間が導通する。
【００３０】
ゲート電極９への正の電圧が取り去られると、ｐウェル領域６の表面層に誘起されていたチャネル反転層３が消滅し、ドレイン電極１８、ソース電極１７間が遮断される。更に、ドレイン電極１８、ソース電極１７間のバイアス電圧を大きくすると、各ｐ仕切り領域２はｐウェル領域６を介してソース電極１７で連結されているので、ｐウェル領域６、ｐ仕切り領域２とｎ- 層４との間のｐｎ接合Ｊａ、ｎ型ドリフト領域１とｐ仕切り領域２との間のｐｎ接合Ｊｂからそれぞれ空乏層がｎ型ドリフト領域１、ｐ仕切り領域２内に広がってこれらが空乏化される。
【００３１】
ｐｎ接合Ｊｂからの空乏端は、ｎ型ドリフト領域１の幅方向に広がり、しかも両側のｐ仕切り領域２から空乏層が広がるので空乏化が非常に早まる。従って、ｎ型ドリフト領域１の不純物濃度を高めることができる。
またｐ仕切り領域２も同時に空乏化される。ｐ仕切り領域２も両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域２とｎ型ドリフト領域１とを交互に形成することにより、隣接するｎ型ドリフト領域１の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域２の総占有幅を半減でき、その分、ｎ型ドリフト領域１の断面積の拡大を図ることができる。
【００３２】
並列ｐｎ層１２の曲線部分１２ｂの最大ピッチＰ２が直線部分１２ａのピッチＰ１より大きい場合、ゲート電極とソース電極とをショートし、ドレイン電極に正の電圧を印加していくと、並列ｐｎ層の直線部分１２ａは完全に空乏化するが、曲線部分１２ｂは曲率形状のため不純物量のバランスがとれず、直線部分１２ａの耐圧より低い耐圧で臨界電界に達してしまう。このため、高耐圧を得ることができない。
【００３３】
一方、並列ｐｎ層１２の曲線部分１２ｂの最大ピッチＰ２を直線部分１２ａのピッチＰ１より狭くすれば、不純物量のバランスが取り易くなり、空坊層の広がる幅が狭くなるため直線部分１２ａより早く空乏化することができる。このため、曲線部分１２ｂでの電界が緩和され高耐圧化が可能となる。
更に、ｎ型ドリフト領域１またはｐ型仕切り領域２の幅が、深さの１／５〜５倍の範囲、好ましくは1／４〜4倍の範囲にあるものとする。
深さが、幅より極端に大きいｎ型ドリフト領域１またはｐ型仕切り領域２は、技術的につくるのが困難である。一方、幅が、深さより極端に大きいｎ型ドリフト領域１またはｐ型仕切り領域２は、空乏化が困難になる。従って、上記の範囲にあるものが良い。
また、並列ｐｎ層１２の長さが並列ｐｎ層１２の幅或いは深さの１０〜１００倍の範囲、好ましくは１２．５〜１００倍の範囲にあるものとする。
並列ｐｎ層１２の長さと幅或いは深さとの比が１０倍未満であると、余り高耐圧にできない。逆にその比が１００倍を超す大きさであると、半導体基板面積を無駄に消費したり、或いは製造技術上困難が伴ったりする。
［実施例２］
図３は、本発明実施例２のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００３４】
直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。並列ｐｎ層１２がピッチＰ１の直線部分１２ａと、最大ピッチＰ２がＰ１より狭い曲線部分１２ｂとからなる環状のループとなっており、その並列ｐｎ層１２がドレイン部１１を囲んでいる。そして、この並列ｐｎ層１２の環状のループの外側にソース部１３が配置されていることは実施例１と同じであるが、環状のループが直線部分二つ、曲線部分二つの単純な環状のループでなく、入り組んだ形状の環状のループとなっている。
【００３５】
並列ｐｎ層１２をこのような複雑な環状のループとすることにより、ドレイン部１１内のドレイン電極を単一とすることができるだけでなく、半導体基板の表面積を有効に活用できる利点がある。
［実施例３］
図４は、本発明実施例３のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図、図５（ａ）、（ｂ）はそれぞれ図４のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。
【００３６】
直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂのピッチＰ２は８μm である。この例では、並列ｐｎ層１２の直線部分１２ａのピッチＰ１に対し、曲線部分１２ｂの最大ピッチＰ２が同等以下である。ただし並列ｐｎ層１２の曲線部分１２ｂのｎ型ドリフト領域２１の不純物濃度がｎ- 層４と同程度の低濃度とされ、またｐ仕切り領域２２の不純物濃度もそれと同程度の低不純物濃度とされている。並列ｐｎ層１２の直線部分１２ａのｎドリフト領域１、ｐ仕切り領域２の不純物濃度は実施例１、実施例２と同様に３×１０15cm-3である。
【００３７】
不純物濃度が低いほど空乏層は早く広がる。従って、並列ｐｎ層１２の直線部分１２ａより、曲線部部分１２ｂを早く空乏化することができて、電界が緩和され高耐圧化しやすくなる。
［実施例４］
図６は、本発明実施例４のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００３８】
この例では、並列ｐｎ層１２の直線部分１２ａのピッチＰ１に対し、曲線部分１２ｂの最大ピッチＰ２が大きくなっている。例えば、直線部分１２ａのピッチＰ１は１０μm 、曲線部分１２ｂの最大ピッチＰ２は１５μm である。
並列ｐｎ層１２の曲線部分１２ｂのｎ型ドリフト領域３１、ｐ仕切り領域３２の不純物濃度が、十分に低ければ、空乏層は早く広がるので、曲線部分１２ｂの最大ピッチＰ２を直線部分１２ａのピッチＰ１より大きくすることもできる。
【００３９】
［実施例５］
図７は、本発明実施例５のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図、図８（ａ）は図７のＥ−Ｅ線に沿った断面図の例である。
並列ｐｎ層１２の曲線部分１２ｂの不純物濃度が低い場合であり、並列ｐｎ層でなく単一の低濃度領域４２とされている。並列ｐｎ層１２の直線部分１２ａのｎドリフト領域１、ｐ仕切り領域２の不純物濃度は実施例１、実施例２と同様に２×１０15cm-3である。
【００４０】
不純物濃度が低い場合の極端な例としては、単一のイントリンシック領域４１とすることもできるし、これを含んだ多層の領域とすることもできる。
その場合はｐｎ層１２の曲線部分１２ｂが、ほぼイントリンシックなので、この部分の電界が緩和され高耐圧化がしやすい。
イントリンシック領域４１、或いは低濃度領域４２を形成するには、ｐ型不純物とｎ型不純物の両方をドープして形成することができる。ｎ型不純物とｐ型不純物が同じ領域におよそ同量含まれている場合、これらｐ型不純物、ｎ型不純物はお互いに補償するため、高抵抗層として作用する。同量から少しずれて、高抵抗のｎ- 領域、ｐ- 領域であっても良い。
【００４１】
また、非常に接近している異なる領域においても、およそ同量の不純物であれば、互いに補償し合うため高抵抗層として機能する。
図８（ｂ）は、本実施例の変形であるダブルリサーフ構造を適用したｎチャネル型の横型超接合ＭＯＳＦＥＴの部分断面図であり、ｐ- 層１５上にイントリンシック領域４１が形成されている。このような構造とすることもできる。
【００４２】
図８（ｃ）、（ｄ）は、イントリンシック領域を用いない場合であり、高耐圧化の効果は少し劣るが、構造はシンプルである。
［実施例６］
図９は、本発明実施例６のｎチャネル型の横型超接合ＭＯＳＦＥＴの基本的な部分の部分平面図である。
【００４３】
図１の実施例１の変形例である。並列ｐｎ層１２の曲線部分１２ｂの長さｔ2 が、直線部分１２ａの長さｔ1 より長くなっている点が異なっている。横型超接合構造の場合、耐圧がおよそ並列ｐｎ層の長さに比例するので、長さを長くとることにより直線部（ドリフト部）より高耐圧を得ることが可能となる。低濃度領域４２、更にはイントリンシック領域４１を用いる場合も同様の効果が得られる。
【００４４】
この並列ｐｎ層１２の曲線部分１２ｂの長さｔ2 を、直線部分１２ａの長さｔ1 より長くする方法は、実施例２〜５にも適用することができ、同様の効果が得られる。図１０は、図２とは別の横形超接合ＭＯＳＦＥＴの斜視図を示したものである。図２と同じ番号は対応する同じ機能の部分である。
【００４５】
図２の横形超接合ＭＯＳＦＥＴと異なるところは、ゲート領域の部分だけで、その他は同じである。図１０のようなゲート配置をすることで、オン抵抗は増加するが、誘導性負荷時のアバランシェ耐量を向上させることが可能となる。
これまでの実施例は横型ＭＯＳＦＥＴの例を挙げたが、他に横のバイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ｐｎダイオード、ショットキーダイオード等でも同様な効果が得られる。
【００４６】
［実施例７］
図１１は、上記のような横型超接合素子をパワー部に用いたモノリシックなインテリジェントパワーＩＣの例の平面図である。
同じ半導体基板６１上に横型超接合素子６３と制御、保護、検出等を目的とする回路６２とを集積したものである。
【００４７】
横型の超接合素子を集積することによりモノリシック化、低コスト化を容易にすると共に、高耐圧で低オン抵抗（低損失）なインテリジェントパワーＩＣを実現できる。
【００４８】
【発明の効果】
以上説明したように本発明は、半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、並列ｐｎ層の交互の配置方向が、一つの主電極を取り囲む環状のループをなすべきこと、その環状のループの各部のピッチを適当に選択すべきことを明らかにすることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、高耐圧の横型超接合半導体素子の実現に資するものである。
【００４９】
また、直線部と曲線部とからなる環状のループの曲線部について濃度の制御等も有効であること、並列ｐｎ層の幅、深さ、長さ等に関する範囲を明示し、高耐圧の横型超接合半導体素子の量産化を容易にした。
【図面の簡単な説明】
【図１】 本発明実施例１の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図２】 本発明実施例１の横型超接合ＭＯＳＦＥＴの基本的な構造部分の斜視図
【図３】 本発明実施例２の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図４】 本発明実施例３の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図５】 （ａ）は図４のＣ−Ｃ線に沿った部分断面図、（ｂ）はＤ−Ｄ線に沿った部分断面図
【図６】 本発明実施例４の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図７】 本発明実施例５の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図８】 （ａ）は図７のＥ−Ｅ線に沿った部分断面図、（ｂ）、（ｃ）、（ｄ）は変形例の部分断面図
【図９】 本発明実施例６の横型超接合ＭＯＳＦＥＴの半導体基板表面の平面図
【図１０】 本発明の別の横型超接合ＭＯＳＦＥＴの斜視図
【図１１】 本発明実施例７の横型超接合ＭＯＳＦＥＴを含むＩＣの半導体基板表面の平面図
【図１２】 従来の横型超接合ＭＯＳＦＥＴの斜視図
【図１３】 （ａ）は図１２の横型超接合ＭＯＳＦＥＴのＡ−Ａ線に沿った断面図、（ｂ）は別の従来の横型超接合ＭＯＳＦＥＴの部分断面図
【符号の説明】
１、２１、３１ ｎドリフト領域
２、２２、３２ ｐ仕切り領域
３ チャネル反転層
４ ｎ- 層
５ ｐ- 基板
６ ｐウェル領域
７ ｎ+ ソ─ス領域
８ ｎ+ ドレイン領域
９ ゲ─ト電極
１０ ゲ─ト酸化膜
１１ ドレイン部
１２ 並列ｐｎ層
１２ａ 直線部分
１２ｂ 曲線部分
１３ ソ─ス部
１４ ｎ- 層
１５ ｐ- 層
１７ ソ─ス電極
１８ ドレイン電極
１９ 層間絶縁膜
４１ イントリンシック領域
４２ 低濃度領域
６１ 半導体基板
６２ 制御回路等
６３ 横型超接合素子
Claims (30)
- 半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、並列ｐｎ層が第一導電型ドリフト領域と第二導電型仕切領域との交互の配置で配置方向に環状のループを形成し、一つの主電極が形成された領域を環状のループで取り囲むことを特徴とする横型超接合半導体素子。
- 第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有することを特徴とする請求項１記載の横型超接合半導体素子。
- 並列ｐｎ層の環状のループが直線部分と曲線部分とからなることを特徴とする請求項１または２に記載の横型超接合半導体素子。
- 並列ｐｎ層の環状のループが二つ以上の直線部分と、二つ以上の曲線部分とからなることを特徴とする請求項３に記載の横型超接合半導体素子。
- 並列ｐｎ層の環状のループが四つ以上の直線部分と、四つ以上の曲線部分とからなることを特徴とする請求項４に記載の横型超接合半導体素子。
- 第一導電型ドリフト領域と第二導電型仕切領域とを交互に配置した並列ｐｎ層が、第一導電型ドリフト領域と第二導電型仕切領域とを第一のピッチで配置した第一の部分と、第一のピッチと異なる第二のピッチで配置した第二の部分とを有し、第一の部分が直線部分で、第二の部分が曲線部分であることを特徴とする請求項１に記載の横型超接合半導体素子。
- 曲線部分の並列ｐｎ層の不純物濃度が、直線部分の不純物濃度より実効的に低濃度であることを特徴とする請求項３ないし６のいずれか1項に記載の横型超接合半導体素子。
- 曲線部分の並列ｐｎ層の不純物濃度が、実効的にイントリンシックに近いことを特徴とする請求項７に記載の横型超接合半導体素子。
- 曲線部分の並列ｐｎ層が第一導電型不純物と第二導電型不純物の両方がドープされていることを特徴とする請求項７または８に記載の横型超接合半導体素子。
- 並列ｐｎ層の曲線部分の少なくとも一部のピッチが、直線部分のピッチより大きいことを特徴とする請求項７ないし９のいずれか1項に記載の横型超接合半導体素子。
- 曲線部分の少なくとも一部の長さが直線部分の長さより大きいことを特徴とする請求項３ないし１０のいずれか1項に記載の横型超接合半導体素子。
- 環状のループを複数有することを特徴とする請求項１ないし１１のいずれか1項に記載の横型超接合半導体素子。
- 第一導電型ドリフト領域または第二導電型仕切り領域の幅が、深さの１／４〜４倍の範囲にあることを特徴とする請求項１ないし１２のいずれか1項に記載の横型超接合半導体素子。
- 並列ｐｎ層の長さが並列ｐｎ層の幅の１２．５〜１００倍の範囲にあることを特徴とする請求項１ないし１３のいずれか1項に記載の横型超接合半導体素子。
- 並列ｐｎ層の長さが第一導電型ドリフト領域または第二導電型仕切り領域の深さの１２．５〜１００倍の範囲にあることを特徴とする請求項１４に記載の横型超接合半導体素子。
- 半導体基板の一方の主面に設けられた二つの主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える横型超接合半導体素子において、実効的に低不純物濃度の低濃度領域を備え、並列ｐｎ層の第一導電型ドリフト領域と第二導電型仕切領域との交互の配置方向の端部と低濃度領域とがつながって一つの環状のループを形成し、主電極が形成された領域を環状のループで取り囲むことを特徴とする横型超接合半導体素子。
- 環状のループが直線部分と曲線部分とからなることを特徴とする請求項１６に記載の横型超接合半導体素子。
- 環状のループが二つ以上の直線部分と、二つ以上の曲線部分とからなることを特徴とする請求項１７に記載の横型超接合半導体素子。
- 環状のループが四つ以上の直線部分と、四つ以上の曲線部分とからなることを特徴とする請求項１８に記載の横型超接合半導体素子。
- 直線部分が並列ｐｎ層を含み、曲線部分が低濃度領域を含むことを特徴とする請求項１７ないし１９のいずれか1項に記載の横型超接合半導体素子。
- 低濃度領域の表面付近が実効的にイントリンシックに近いことを特徴とする請求項１６ないし２０のいずれか1項に記載の横型超接合半導体素子。
- 低濃度領域が第一導電型不純物と第二導電型不純物との両方がドープされていることを特徴とする請求項１６ないし２１のいずれか1項に記載の横型超接合半導体素子。
- 曲線部分の少なくとも一部の長さが直線部分の長さより大きいことを特徴とする請求項１７ないし２２のいずれか1項に記載の横型超接合半導体素子。
- 環状のループを複数有することを特徴とする請求項１６ないし２３のいずれか1項に記載の横型超接合半導体素子。
- 第一導電型ドリフト領域または第二導電型仕切り領域の幅が、深さの１／４〜４倍の範囲にあることを特徴とする請求項１６ないし２４のいずれか1項に記載の横型超接合半導体素子。
- 並列ｐｎ層の長さが並列ｐｎ層の幅の１２．５〜１００倍の範囲にあることを特徴とする請求項１６ないし２５のいずれか1項に記載の横型超接合半導体素子。
- 並列ｐｎ層の長さが第一導電型ドリフト領域または第二導電型仕切り領域の深さの１２．５〜１００倍の範囲にあることを特徴とする請求項１６ないし２６のいずれか1項に記載の横型超接合半導体素子。
- 超接合半導体素子がＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ、ダイオードのいずれかであり、環状のループの内側に一方の主電極が、環状のループの外側に他方の主電極が設けられていることを特徴とする請求項１ないし２７のいずれか1項に記載の横型超接合半導体素子。
- 環状のループの外側に環状のループを含む半導体素子を制御、保護、若しくは状態検出する回路を備えることを特徴とする請求項１ないし２８のいずれか1項に記載の横型超接合半導体素子。
- 超接合半導体素子がＭＯＳＦＥＴであり、環状のループの内側にドレイン電極が、環状のループの外側にソース電極が設けられていることを特徴とする請求項２８に記載の横型超接合半導体素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127021A JP4534303B2 (ja) | 2000-04-27 | 2000-04-27 | 横型超接合半導体素子 |
| DE10120030A DE10120030B4 (de) | 2000-04-27 | 2001-04-24 | Lateralhalbleiterbauelement |
| US09/844,481 US6756636B2 (en) | 2000-04-27 | 2001-04-27 | Lateral super-junction semiconductor device |
| US10/848,684 US7002211B2 (en) | 2000-04-27 | 2004-05-19 | Lateral super-junction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127021A JP4534303B2 (ja) | 2000-04-27 | 2000-04-27 | 横型超接合半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308324A JP2001308324A (ja) | 2001-11-02 |
| JP4534303B2 true JP4534303B2 (ja) | 2010-09-01 |
Family
ID=18636693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000127021A Expired - Lifetime JP4534303B2 (ja) | 2000-04-27 | 2000-04-27 | 横型超接合半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6756636B2 (ja) |
| JP (1) | JP4534303B2 (ja) |
| DE (1) | DE10120030B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9293525B2 (en) | 2012-05-28 | 2016-03-22 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| DE10151202A1 (de) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur mit kompensiertem Widerstand im LDD-Bereich und Verfahren zu deren Herstellung |
| US6630714B2 (en) * | 2001-12-27 | 2003-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer |
| JP3944461B2 (ja) | 2002-03-27 | 2007-07-11 | 株式会社東芝 | 電界効果型トランジスタおよびその応用装置 |
| US6777746B2 (en) * | 2002-03-27 | 2004-08-17 | Kabushiki Kaisha Toshiba | Field effect transistor and application device thereof |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| DE10301496B4 (de) * | 2003-01-16 | 2006-08-17 | Infineon Technologies Ag | Halbleiteranordnung mit p- und n-Kanal-Transistoren sowie Verfahren zu deren Herstellung |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7023050B2 (en) * | 2003-07-11 | 2006-04-04 | Salama C Andre T | Super junction / resurf LDMOST (SJR-LDMOST) |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US6873011B1 (en) * | 2004-02-24 | 2005-03-29 | System General Corp. | High voltage and low on-resistance LDMOS transistor having equalized capacitance |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| DE102004038369B4 (de) | 2004-08-06 | 2018-04-05 | Austriamicrosystems Ag | Hochvolt-NMOS-Transistor und Herstellungsverfahren |
| CN101882583A (zh) * | 2005-04-06 | 2010-11-10 | 飞兆半导体公司 | 沟栅场效应晶体管及其形成方法 |
| US7285469B2 (en) | 2005-09-02 | 2007-10-23 | Intersil Americas | Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns |
| JP4342498B2 (ja) * | 2005-09-30 | 2009-10-14 | パナソニック株式会社 | 横型半導体デバイス |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7355224B2 (en) * | 2006-06-16 | 2008-04-08 | Fairchild Semiconductor Corporation | High voltage LDMOS |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7531888B2 (en) * | 2006-11-30 | 2009-05-12 | Fairchild Semiconductor Corporation | Integrated latch-up free insulated gate bipolar transistor |
| US20080203470A1 (en) * | 2007-02-28 | 2008-08-28 | Infineon Technologies Austria Ag | Lateral compensation component |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| JP5298488B2 (ja) * | 2007-09-28 | 2013-09-25 | 富士電機株式会社 | 半導体装置 |
| US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| KR20100066964A (ko) * | 2008-12-10 | 2010-06-18 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 |
| US8072027B2 (en) * | 2009-06-08 | 2011-12-06 | Fairchild Semiconductor Corporation | 3D channel architecture for semiconductor devices |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| CN101916780A (zh) * | 2010-07-22 | 2010-12-15 | 中国科学院上海微系统与信息技术研究所 | 一种具有多层超结结构的ldmos器件 |
| CN102468335A (zh) * | 2010-11-19 | 2012-05-23 | 无锡华润上华半导体有限公司 | Ldmos器件及其制造方法 |
| TWI463661B (zh) * | 2011-03-16 | 2014-12-01 | Richtek Technology Corp | 高壓元件及其製造方法 |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| CN102184963A (zh) * | 2011-05-12 | 2011-09-14 | 电子科技大学 | 一种具有横向复合缓冲层结构的ldmos器件 |
| US8921933B2 (en) * | 2011-05-19 | 2014-12-30 | Macronix International Co., Ltd. | Semiconductor structure and method for operating the same |
| TWI419333B (zh) * | 2011-05-19 | 2013-12-11 | Macronix Int Co Ltd | 半導體結構及其操作方法 |
| CN102800688B (zh) * | 2011-05-27 | 2015-03-04 | 旺宏电子股份有限公司 | 半导体结构及其操作方法 |
| US9431249B2 (en) * | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9202910B2 (en) | 2013-04-30 | 2015-12-01 | Infineon Technologies Austria Ag | Lateral power semiconductor device and method for manufacturing a lateral power semiconductor device |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| EP3183754A4 (en) | 2014-08-19 | 2018-05-02 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
| CN106158921B (zh) * | 2015-04-10 | 2019-07-23 | 无锡华润上华科技有限公司 | 具resurf结构的横向扩散金属氧化物半导体场效应管 |
| CN104835836B (zh) * | 2015-05-22 | 2018-11-30 | 西安电子科技大学 | 一种具有双电场调制的横向超结双扩散金属氧化物半导体场效应管 |
| CN106098753B (zh) * | 2016-08-25 | 2019-02-12 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN106298874B (zh) * | 2016-08-25 | 2019-08-02 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| KR102227666B1 (ko) * | 2017-05-31 | 2021-03-12 | 주식회사 키 파운드리 | 고전압 반도체 소자 |
| JP7092188B2 (ja) * | 2018-04-19 | 2022-06-28 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| CN112701150A (zh) * | 2019-10-23 | 2021-04-23 | 世界先进积体电路股份有限公司 | 半导体结构 |
| US20230090314A1 (en) * | 2020-02-14 | 2023-03-23 | Rohm Co., Ltd. | Semiconductor device |
| CN112018171A (zh) * | 2020-07-28 | 2020-12-01 | 广东美的白色家电技术创新中心有限公司 | 绝缘栅双极晶体管、智能功率器件及电子产品 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286417A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 電力用半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| US4811075A (en) * | 1987-04-24 | 1989-03-07 | Power Integrations, Inc. | High voltage MOS transistors |
| CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
| JPH0653490A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | 半導体装置 |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| US6097063A (en) * | 1996-01-22 | 2000-08-01 | Fuji Electric Co., Ltd. | Semiconductor device having a plurality of parallel drift regions |
| JPH09266311A (ja) * | 1996-01-22 | 1997-10-07 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| US5710455A (en) * | 1996-07-29 | 1998-01-20 | Motorola | Lateral MOSFET with modified field plates and damage areas |
| DE69839439D1 (de) * | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
| JP3382163B2 (ja) * | 1998-10-07 | 2003-03-04 | 株式会社東芝 | 電力用半導体装置 |
| JP3799888B2 (ja) * | 1998-11-12 | 2006-07-19 | 富士電機デバイステクノロジー株式会社 | 超接合半導体素子およびその製造方法 |
| DE10012610C2 (de) * | 2000-03-15 | 2003-06-18 | Infineon Technologies Ag | Vertikales Hochvolt-Halbleiterbauelement |
-
2000
- 2000-04-27 JP JP2000127021A patent/JP4534303B2/ja not_active Expired - Lifetime
-
2001
- 2001-04-24 DE DE10120030A patent/DE10120030B4/de not_active Expired - Fee Related
- 2001-04-27 US US09/844,481 patent/US6756636B2/en not_active Expired - Lifetime
-
2004
- 2004-05-19 US US10/848,684 patent/US7002211B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286417A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 電力用半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9293525B2 (en) | 2012-05-28 | 2016-03-22 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040212032A1 (en) | 2004-10-28 |
| DE10120030B4 (de) | 2007-09-06 |
| DE10120030A1 (de) | 2001-10-31 |
| US7002211B2 (en) | 2006-02-21 |
| US20010050394A1 (en) | 2001-12-13 |
| JP2001308324A (ja) | 2001-11-02 |
| US6756636B2 (en) | 2004-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4534303B2 (ja) | 横型超接合半導体素子 | |
| US6700141B2 (en) | Semiconductor device | |
| JP4764987B2 (ja) | 超接合半導体素子 | |
| JP3951522B2 (ja) | 超接合半導体素子 | |
| US6825565B2 (en) | Semiconductor device | |
| US6696728B2 (en) | Super-junction semiconductor device | |
| JP4304433B2 (ja) | 半導体素子 | |
| TWI469350B (zh) | Power semiconductor devices | |
| US10157911B2 (en) | Semiconductor device | |
| JP6009731B2 (ja) | 半導体装置 | |
| US20050145933A1 (en) | Semiconductor device | |
| US12027578B2 (en) | Semiconductor device | |
| JP7505217B2 (ja) | 超接合半導体装置および超接合半導体装置の製造方法 | |
| JP4483001B2 (ja) | 半導体素子 | |
| JP2012089824A (ja) | 半導体素子およびその製造方法 | |
| CN111512448B (zh) | 半导体装置 | |
| TW201803125A (zh) | 垂直碳化矽金屬氧化物半導體場效電晶體 | |
| JP4765104B2 (ja) | 超接合半導体素子の製造方法 | |
| JP3659195B2 (ja) | 半導体装置及びその製造方法 | |
| KR101420528B1 (ko) | 전력 반도체 소자 | |
| JP4927401B2 (ja) | 超接合半導体素子 | |
| US11387318B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| CN210325806U (zh) | 一种具有jfet区布图设计的半导体器件 | |
| JP2024009372A (ja) | 超接合半導体装置 | |
| JP3812379B2 (ja) | Ｍｏｓ型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060215 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090821 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100525 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100607 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4534303 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |