JP5741567B2 - 半導体装置 - Google Patents

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Description

この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する半導体装置に関する。
一般に、半導体装置は、電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ-ドリフト層が薄くなると、ｐベース領域とｎ-ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体装置では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの逆バイアスによる空乏層の伸びる方向とが異なる横型半導体装置にも共通である。
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体装置が公知である（例えば、特許文献１、特許文献２、特許文献３参照。）。このような構造の半導体装置では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。
一方、半導体装置の高耐圧化を実現するためには、素子周縁部構造が必要である。素子終端構造がないと、ドリフト層の終端で耐圧が低下してしまうため、高耐圧を実現することが困難となる。この問題を解決するための構造として、素子活性部の並列ｐｎ構造の外周において、その表面側の領域に、素子活性部の並列ｐｎ構造よりもピッチの小さい並列ｐｎ構造を配置することが提案されている（例えば、特許文献４参照。）。この提案によれば、素子活性部付近の表面電界が緩和され、高耐圧が保持される。
また、第１導電型（ｎ型）の第１の半導体層と、第１の半導体層の主面上に設けられた第１導電型（ｎ型）の第１の半導体ピラー領域と、第１の半導体層の前記主面に対して略平行な方向に第１の半導体ピラー領域と共に周期的配列構造を形成するように、第１の半導体ピラー領域に隣接して第１の半導体層の主面上に設けられた第２導電型（ｐ型）の第２の半導体ピラー領域と、第１の半導体ピラー領域および第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における第１の半導体層の上に設けられ、第１の半導体ピラー領域よりも不純物濃度が低い第１導電型（ｎ型）の第２の半導体層と、第２の半導体層中に選択的に埋め込まれた第２導電型（ｐ型）半導体の埋め込みガードリング層と、を備えた半導体装置が提案されている（例えば、特許文献５参照。）。
また、終端領域の半導体中間層の表面上に形成されているリサーフ層と、リサーフ層のセル領域側の表面に形成されている終端コンタクト半導体領域と、終端コンタクト半導体領域より反セル領域側のリサーフ層の表面上にセル領域側で厚みが薄く反セル領域側で厚みが厚くなるように調整されているフィールド酸化膜と、終端コンタクト半導体領域の表面上から薄層フィールド酸化膜を越えて厚層フィールド酸化膜の表面上にまで伸びているフィールドプレートを備えた半導体装置が提案されている（例えば、特許文献６参照。）。
また、耐圧構造部に、基板の厚み方向に配向する縦型第１導電型（ｎ型）領域と基板の厚み方向に配向する縦型第２導電型（ｐ型）領域とを交互に繰り返して接合して成る並列ｐｎ構造を有し、耐圧構造部の第１主面上の絶縁膜の上に形成されて成るフィールドプレートを有する半導体装置において、並列ｐｎ構造のうちでフィールドプレートの先端よりも外側に位置する縦型第２導電型（ｐ型）領域の第１主面側の不純物濃度が、隣接する第２の縦型第１導電型（ｎ型）領域の第１主面側の不純物濃度に比して高くなるようにした半導体装置が提案されている（例えば、特許文献７参照。）。
また、半導体基板の切断面に沿って形成される第１導電型（ｎ型）ピラー領域と、活性部領域を囲み、かつ該活性部領域から第１導電型（ｎ型）ピラー領域までの間にかけて形成される第２導電型（ｐ型）半導体領域を有する終端構造部と、を備え、第２導電型（ｐ型）半導体領域に第１導電型（ｎ型）半導体領域が設けられ、該第２導電型（ｐ型）半導体領域の平均不純物濃度から第１導電型（ｎ型）半導体領域の平均不純物濃度を差し引いた平均不純物濃度が２．５×１０14ｃｍ-3以下になるようにした半導体装置が提案されている（例えば、特許文献８参照。）。
また、超接合構造を有するパワーＭＯＳＦＥＴにおいて、ｐリサーフ層の不純物濃度を深さ方向に小さくしていく分布（傾斜プロファイル）を持たせることにより、ｐリサーフ層の不純物量とｎ-ドリフト層の不純物量とのアンバランス量に対する耐圧低下を従来よりも小さくした半導体装置が提案されている（例えば、特許文献９参照。）。
米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２００３−２２４２７３号公報 特開２００８−４６４３号公報 特開２００７−５５１６号公報 特開２００３−２０４０６５号公報 特開２００７−３３５６５８号公報 特開２００４−１１９６１１号公報
しかしながら、従来の半導体装置では、耐圧の耐電荷性が考慮されていない。耐電荷性の低い半導体装置では、初期の耐圧を確保することができても、時間の経過に伴って耐圧が低下してしまうため、耐圧の信頼性を保証することが困難であるという問題点がある。例えば、前記特許文献５に開示された半導体装置では、終端部のｎ-層の下側に並列ｐｎ層が設けられていないため、高耐圧化を図るのは困難であるという問題点がある。前記特許文献６に開示された半導体装置では、終端部の表面にｎ-層が設けられていないため、終端部の表面に負電荷が存在すると耐圧を確保することが困難であるという問題点がある。前記特許文献７に開示された半導体装置では、終端部の表面に負電荷が存在するとストッパー電極側で電界集中が起こり、耐圧が劣化するという問題点がある。前記特許文献８に開示された半導体装置では、終端部の正味の導電型が第２導電型（ｐ型）となるため、チャージバランスがさらに第２導電型（ｐ型）に偏ると終端部のバルクにおいて活性部よりも先にブレークダウンが起こってしまうという問題点がある。
図５４は、従来の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。このシミュレーション結果は、前記特許文献４に開示された半導体装置（当該文献の図１７〜図１９）についてのものである。図５４に示すように、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷（正イオン）があると、耐圧が低下する。これは、次のような理由による。特許文献４に開示された半導体装置では、フィールドプレート電極とチャネルストッパー電極との間の表面側に、ピッチが狭く、かつ不純物濃度が低い並列ｐｎ層が配置されている。この並列ｐｎ層では空乏層が伸びやすく、フィールドプレート端での電界が緩和されるので、高耐圧化が可能となる。しかしながら、正電荷（正イオン）がフィールドプレート電極とチャネルストッパー電極との間に存在すると、空乏層が広がりにくくなり、フィールドプレート端での電界が高くなるため、耐圧が低下してしまう。
図５５〜図５７は、従来の半導体装置における耐圧のポテンシャル分布を示す図である。図５５は、フィールドプレート電極とチャネルストッパー電極との間の表面電荷量が−１．０×１０12ｃｍ-2であるときのものである。図５６は、該表面電荷量が０．０ｃｍ-2であるときのものである。図５７は、該表面電荷量が＋１．０×１０12ｃｍ-2であるときのものである。これらの図より、表面電荷が負電荷（負イオン）であるときには、空乏層がフィールドプレート電極とチャネルストッパー電極との間で十分に伸びるが、表面電荷が正電荷（正イオン）であるときには、空乏層がフィールドプレート端で集中することがわかる。なお、図５５〜図５７において、等電位線の間隔は５０Ｖである（図１０〜図１２、図２０〜図２２、図３１〜図３３においても同じ）。
この発明は、上述した従来技術による問題点を解消するため、耐電荷性を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、第１の発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。素子活性部と低抵抗層との間に、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層が設けられている。素子活性部を囲む素子周縁部に、第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層が設けられている。第２の第１導電型領域および第２の第２導電型領域の繰り返しピッチは、第１の第１導電型領域および第１の第２導電型領域の繰り返しピッチよりも狭い。第２の並列ｐｎ層と第１主面との間に第３の第１導電型領域が設けられている。第３の第１導電型領域は、素子活性部の素子周縁部に隣接する部分まで伸びている。第３の第１導電型領域の第１主面側に複数の第３の第２導電型領域が互いに離れて設けられている。素子周縁部の素子活性部側に対して反対側において、第１主面と低抵抗層との間に、低抵抗層に接する第１導電型の終端領域が設けられている。複数の第３の第２導電型領域のうちの最も外側に位置する第３の第２導電型領域に、第１の導電層が電気的に接続する。終端領域に第２の導電層が電気的に接続する。第１の並列ｐｎ層と第２の並列ｐｎ層との境界が第３の第１導電型領域の下にある。
第１の発明によれば、第３の第２導電型領域が設けられているので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、素子活性部の外周付近における高電界が緩和される。従って、正電荷によって耐圧が変動するのを抑制することができる。また、第２の導電層が設けられているので、第１の導電層と第２の導電層との間に負電荷（負イオン）が存在するときに、空乏層が素子周縁部の終端へリーチスルーするのが回避される。従って、負電荷によって耐圧が低下するのを抑制することができる。また、第２の並列ｐｎ層が設けられているので、素子周縁部において空乏層が伸びやすくなる。従って、容易に高耐圧化することができる。また、上述した発明によれば、耐圧が低下するのを抑制することができる。並列ｐｎ層のピッチの変わり目では、チャージインバランスによる耐圧の低下が起こりやすい。第３の第１導電型領域の下側では空乏層が伸びやすいので、並列ｐｎ層のピッチの変わり目が第３の第１導電型領域の下にあれば、耐圧が低下するのを抑制することができる。
また、第１の発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域の不純物濃度が第１の第１導電型領域の不純物濃度よりも低くてもよい。
第１の発明によれば、第３の第１導電型領域の不純物濃度が低いので、素子周縁部において空乏層がより一層伸びやすくなる。従って、より一層容易に高耐圧化することができる。
また、第１の発明にかかる半導体装置は、上述した発明において、第３の第２導電型領域の不純物濃度が第３の第１導電型領域の不純物濃度よりも高くてもよい。
第１の発明によれば、第３の第２導電型領域の不純物濃度が高いので、電圧が印加されたときに、第３の第２導電型領域に中性領域が残り、第３の第２導電型領域の電位が固定される。従って、第１の導電層と第２の導電層との間に電荷（イオン）が存在するときに、表面電位が変動するのを抑制することができるので、耐圧の耐電荷性が向上する。
また、第１の発明にかかる半導体装置は、上述した発明において、複数の第３の第２導電型領域のうちの一部または全部がそれぞれ第１の導電層を含む別々の導電層に電気的に接続してもよい。
第１の発明によれば、第３の第２導電型領域が導電層に電気的に接続しているので、素子周縁部に来る電荷やイオンが導電層で収集される。従って、耐圧に対する電荷（イオン）の影響を小さくすることができる。
また、第１の発明にかかる半導体装置は、上述した発明において、複数の第３の第２導電型領域にそれぞれ電気的に接続する別々の導電層は、それぞれ、該導電層が電気的に接続する第３の第２導電型領域から、第３の第１導電型領域を覆う絶縁層上に延在し、該絶縁層を介して第３の第１導電型領域の一部を覆っていてもよい。
第１の発明によれば、第３の第２導電型領域に外周方向へ伸びる導電層と内周方向へ伸びる導電層が接続されることになるので、第１の導電層と第２の導電層との間に正電荷が存在するときに、第３の第２導電型領域の曲率を有する角部分に電界が集中するのを緩和することができる。第１の導電層と第２の導電層との間に負電荷が存在するときに、空乏層の伸びを緩和することができる。従って、耐圧が安定する。
また、第１の発明にかかる半導体装置は、上述した発明において、隣り合う第３の第２導電型領域の間隔が素子周縁部の終端へ向かうに連れて広くなっていてもよい。
第１の発明によれば、電荷（イオン）の影響を受けやすい素子活性部の外周付近の高電界を緩和することができるので、耐圧の耐電荷性が向上する。
また、第１の発明にかかる半導体装置は、上述した発明において、第１の第１導電型領域および第１の第２導電型領域の平面形状がストライプ状であってもよい。第１の第１導電型領域および第１の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であってもよい。第２の第１導電型領域および第２の第２導電型領域の平面形状がストライプ状であってもよい。第２の第１導電型領域および第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であってもよい。第１の発明によれば、並列ｐｎ層の平面形状がストライプ状であっても、正方形状や多角形状であっても、耐圧の耐電荷性が向上する。
また、第１の発明にかかる半導体装置は、上述した発明において、終端領域の第１主面側の表面層に選択的に設けられた第２導電型の最外周領域をさらに備え、第２の導電層は、最外周領域に接続されていてもよい。
また、第２の発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。第１主面と低抵抗層との間に、第４の第１導電型領域および第４の第２導電型領域が交互に配置された並列ｐｎ層が設けられている。素子活性部を囲む素子周縁部の並列ｐｎ層と第１主面との間に第３の第１導電型領域が設けられている。第３の第１導電型領域の第１主面側に、複数の第３の第２導電型領域が互いに離れて設けられている。複数の第３の第２導電型領域のうちの最も外側に位置する第３の第２導電型領域に、第１の導電層が電気的に接続する。素子周縁部の終端領域に第２の導電層が電気的に接続する。
第２の発明によれば、第３の第２導電型領域が設けられているので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、素子活性部の外周付近における高電界が緩和される。従って、正電荷によって耐圧が変動するのを抑制することができる。また、第２の導電層が設けられているので、第１の導電層と第２の導電層との間に負電荷（負イオン）が存在するときに、空乏層が素子周縁部の終端へリーチスルーするのが回避される。従って、負電荷によって耐圧が低下するのを抑制することができる。
また、第２の発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域の不純物濃度が第４の第１導電型領域の不純物濃度よりも低くてもよい。
第２の発明によれば、第３の第１導電型領域の不純物濃度が低いので、素子周縁部において空乏層が伸びやすくなる。従って、容易に高耐圧化することができる。
また、第２の発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域の厚さが素子活性部の下における並列ｐｎ層の厚さの１／２以下であってもよい。
第２の発明によれば、耐圧が低下するのを抑制することができる。第３の第１導電型領域と素子活性部の下における並列ｐｎ層との接合部の厚さが厚いほど、その接合部でチャージインバランスが起きやすいため、耐圧が低下しやすくなる。第３の第１導電型領域の厚さが素子活性部の下における並列ｐｎ層の厚さの１／２以下であれば、第３の第１導電型領域と並列ｐｎ層との接合部の厚さが薄くなるので、耐圧が低下するのを抑制することができる。
また、第２の発明にかかる半導体装置は、上述した発明において、第３の第２導電型領域の不純物濃度が第３の第１導電型領域の不純物濃度よりも高くてもよい。
第２の発明によれば、第３の第２導電型領域の不純物濃度が高いので、電圧が印加されたときに、第３の第２導電型領域に中性領域が残り、第３の第２導電型領域の電位が固定される。従って、第１の導電層と第２の導電層との間に電荷（イオン）が存在するときに、表面電位が変動するのを抑制することができるので、耐圧の耐電荷性が向上する。
また、第２の発明にかかる半導体装置は、上述した発明において、複数の第３の第２導電型領域のうちの一部または全部がそれぞれ別々の導電層に電気的に接続してもよい。
第２の発明によれば、第３の第２導電型領域が導電層に電気的に接続しているので、素子周縁部に来る電荷やイオンが導電層で収集される。従って、耐圧に対する電荷（イオン）の影響を小さくすることができる。
また、第２の発明にかかる半導体装置は、上述した発明において、隣り合う第３の第２導電型領域の間隔が素子周縁部の終端へ向かうに連れて広くなっていてもよい。
第２の発明によれば、電荷（イオン）の影響を受けやすい素子活性部の外周付近の高電界を緩和することができるので、耐圧の耐電荷性が向上する。
また、第３の発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。素子活性部を囲む素子周縁部が設けられている。第１主面と低抵抗層との間に、第４の第１導電型領域および第４の第２導電型領域が交互に配置された並列ｐｎ層が設けられている。素子周縁部の素子活性部側に対して反対側において、第１主面と低抵抗層との間に、低抵抗層に接する第１導電型の終端領域が設けられている。素子周縁部の並列ｐｎ層と第１主面との間に、終端領域よりも不純物濃度の低い第３の第１導電型領域が設けられている。素子周縁部の並列ｐｎ層と第１主面との間に、第３の第１導電型領域の素子活性部側に隣接する第５の第２導電型領域が設けられている。第５の第２導電型領域は、素子活性部の素子周縁部に隣接する部分まで伸びている。第１の導電層および第２の導電層が設けられている。第１の導電層は、絶縁層を介して第５の第２導電型領域の一部を覆う。第２の導電層は、終端領域に電気的に接続するとともに、絶縁層を介して第３の第１導電型領域の一部を覆う。
第３の発明によれば、第５の第２導電型領域が設けられているので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、第５の第２導電型領域が空乏化して表面電界が緩和される。従って、耐圧が保持される。第３の第１導電型領域が設けられているので、第１の導電層と第２の導電層との間に負電荷（負イオン）が存在するときに、第３の第１導電型領域が空乏化する。従って、耐圧が保持される。つまり、第１の導電層と第２の導電層との間に正電荷（正イオン）があっても負電荷（負イオン）があっても、耐圧が低下するのを抑制することができる。
また、第３の発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域と第５の第２導電型領域との接合部が第１の導電層と第２の導電層との間にあってもよい。
また、第３の発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域の不純物濃度が第４の第１導電型領域の不純物濃度よりも低くてもよい。
第３の発明によれば、第３の第１導電型領域の不純物濃度が低いので、第３の第１導電型領域が空乏化しやすくなる。従って、容易に初期耐圧を確保することができる。
また、第３の発明にかかる半導体装置は、上述した発明において、第５の第２導電型領域の不純物濃度が第４の第２導電型領域の不純物濃度よりも低くてもよい。
第３の発明によれば、第５の第２導電型領域の不純物濃度が低いので、第５の第２導電型領域が空乏化しやすくなる。従って、容易に初期耐圧を確保することができる。
また、第３の発明にかかる半導体装置は、上述した発明において、第５の第２導電型領域に、不純物濃度が異なる複数の領域があってもよい。
第３の発明によれば、第５の第２導電型領域に不純物濃度が異なる領域があるので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、第５の第２導電型領域内の電界分布を制御することができる。従って、正電荷によって耐圧が変動するのを抑制することができる。
また、第３の発明にかかる半導体装置は、上述した発明において、第５の第２導電型領域の、不純物濃度が異なる複数の領域の不純物濃度が素子活性部から素子周縁部の終端へ向かうに連れて低くなっていてもよい。
第３の発明によれば、第５の第２導電型領域に不純物濃度の勾配があるので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、第５の第２導電型領域内の電界分布を制御することができる。従って、正電荷によって耐圧が変動するのを抑制することができる。
また、第３の発明にかかる半導体装置は、上述した発明において、第４の第１導電型領域および第４の第２導電型領域の平面形状がストライプ状であってもよい。第４の第１導電型領域および第４の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であってもよい。
第３の発明によれば、並列ｐｎ層の平面形状がストライプ状であっても、正方形状や多角形状であっても、耐圧の耐電荷性が向上する。
また、第４の発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。第１主面と低抵抗層との間に、一定の繰り返しピッチで第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層が設けられている。素子活性部を囲む素子周縁部には、並列ｐｎ層を覆う絶縁層が設けられている。素子周縁部の素子活性部側に対して反対側において、第１主面と低抵抗層との間に、低抵抗層に接する第１導電型の終端領域が設けられている。第１の導電層および第２の導電層が設けられている。第１の導電層は、絶縁層を介して素子周縁部における並列ｐｎ層の素子活性部側の一部を覆う。第２の導電層は、終端領域に電気的に接続するとともに、絶縁層を介して素子周縁部における並列ｐｎ層の終端領域側の一部を覆う。素子周縁部における並列ｐｎ層において、第１主面側の素子活性部寄りの領域は、実質的に第２導電型となる。実質的に第２導電型となる領域は、第１の導電層よりも終端領域に近い位置から第１の導電層の下まで伸びている。素子周縁部における並列ｐｎ層において、第１主面側の終端領域寄りの領域は、実質的に第１導電型となる。実質的に第１導電型となる領域は、第２の導電層よりも素子活性部に近い位置から第２の導電層の下まで伸びている。そして、第１導電型領域および第２導電型領域の繰り返しピッチを一定に保ったまま、実質的に第２導電型となる領域は、第２導電型領域の幅を広くする分、第１導電型領域の幅を狭くすることによって、第１導電型領域よりも第２導電型領域の不純物量が多くなっている。かつ、実質的に第１導電型となる領域は、第１導電型領域の幅を広くする分、第２導電型領域の幅を狭くすることによって、第２導電型領域よりも第１導電型領域の不純物量が多くなっている。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第２導電型となる領域では、第２導電型領域の第１導電型領域に対する比率が一定であってもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第１導電型となる領域では、第２導電型領域の第１導電型領域に対する比率が一定であってもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第２導電型となる領域では、第２導電型領域の第１導電型領域に対する比率が終端領域に近づくに連れて小さくなり、１に近づいてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第１導電型となる領域では、第２導電型領域の第１導電型領域に対する比率が素子活性部に近づくに連れて大きくなり、１に近づいてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第２導電型となる領域と実質的に第１導電型となる領域との間に実質的にチャージバランスとなる領域が存在する。そして、第１導電型領域および第２導電型領域の繰り返しピッチを一定に保ったまま、実質的にチャージバランスとなる領域は、第１導電型領域の幅と第２導電型領域の幅とを同じにすることによって、第１導電型領域の不純物量と第２導電型領域の不純物量とがほぼ同じになっていてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、実質的にチャージバランスとなる領域の幅が、第１の導電層と第２の導電層との間の距離の１／３以下であってもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、第１の導電層または第２の導電層が１段の階段状になっていてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、第１の導電層または第２の導電層が２段の階段状になっていてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、第１の導電層または第２の導電層が３段以上の階段状になっていてもよい。
また、第４の発明にかかる半導体装置は、上述した発明において、第１導電型領域および第２導電型領域の平面形状がストライプ状であってもよい。また、第４の発明にかかる半導体装置は、上述した発明において、実質的に第２導電型となる領域と実質的に第１導電型となる領域との間に実質的にチャージバランスとなる領域が存在し、第１導電型領域および第２導電型領域の繰り返しピッチを一定に保ったまま、実質的にチャージバランスとなる領域は、当該実質的にチャージバランスとなる領域に対する第１導電型領域の占有面積と第２導電型領域の占有面積とを同じにすることによって、第１導電型領域の不純物量と第２導電型領域の不純物量とがほぼ同じになっている。また、第４の発明にかかる半導体装置は、上述した発明において、第１導電型領域および第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であってもよい。
第４の発明によれば、実質的に第２導電型となる領域が存在するので、第１の導電層と第２の導電層との間に正電荷（正イオン）が存在するときに、表面電界が緩和され、耐圧の向上を図ることができる。実質的に第１導電型となる領域が存在するので、第１の導電層と第２の導電層との間に負電荷（負イオン）が存在するときに、耐圧の向上を図ることができる。つまり、第１の導電層と第２の導電層との間に正電荷（正イオン）があっても負電荷（負イオン）があっても、耐圧が低下するのを抑制することができるので、耐圧の耐電荷性が向上する。
本発明にかかる半導体装置によれば、耐電荷性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の平面図である。 図２は、実施の形態１にかかる半導体装置の横断面図である。 図３は、実施の形態１にかかる半導体装置の図１Ａ−Ａ’における縦断面図である。 図４は、実施の形態１にかかる半導体装置の図１Ｂ−Ｂ’における縦断面図である。 図５は、実施の形態２にかかる半導体装置の平面図である。 図６は、実施の形態２にかかる半導体装置の横断面図である。 図７は、実施の形態２にかかる半導体装置の図５Ａ−Ａ’における縦断面図である。 図８は、実施の形態２にかかる半導体装置の図５Ｂ−Ｂ’における縦断面図である。 図９は、実施の形態２の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。 図１０は、実施の形態２の半導体装置における耐圧のポテンシャル分布を示す図である。 図１１は、実施の形態２の半導体装置における耐圧のポテンシャル分布を示す図である。 図１２は、実施の形態２の半導体装置における耐圧のポテンシャル分布を示す図である。 図１３は、実施の形態３にかかる半導体装置の平面図である。 図１４は、実施の形態３にかかる半導体装置の横断面図である。 図１５は、実施の形態３にかかる半導体装置の図１３Ａ−Ａ’における縦断面図である。 図１６は、実施の形態３にかかる半導体装置の図１３Ｂ−Ｂ’における縦断面図である。 図１７は、実施の形態４にかかる半導体装置の縦断面図である。 図１８は、実施の形態４にかかる半導体装置の縦断面図である。 図１９は、実施の形態４の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。 図２０は、実施の形態４の半導体装置における耐圧のポテンシャル分布を示す図である。 図２１は、実施の形態４の半導体装置における耐圧のポテンシャル分布を示す図である。 図２２は、実施の形態４の半導体装置における耐圧のポテンシャル分布を示す図である。 図２３は、実施の形態５にかかる半導体装置の縦断面図である。 図２４は、実施の形態５にかかる半導体装置の縦断面図である。 図２５は、実施の形態６にかかる半導体装置の縦断面図である。 図２６は、実施の形態６にかかる半導体装置の縦断面図である。 図２７は、実施の形態７にかかる半導体装置の平面図である。 図２８は、実施の形態７にかかる半導体装置の図２７Ａ−Ａ’における縦断面図である。 図２９は、実施の形態７にかかる半導体装置の図２７Ｂ−Ｂ’における縦断面図である。 図３０は、実施の形態７の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。 図３１は、実施の形態７の半導体装置における耐圧のポテンシャル分布を示す図である。 図３２は、実施の形態７の半導体装置における耐圧のポテンシャル分布を示す図である。 図３３は、実施の形態７の半導体装置における耐圧のポテンシャル分布を示す図である。 図３４は、実施の形態８にかかる半導体装置の平面図である。 図３５は、実施の形態８にかかる半導体装置の図３４Ａ−Ａ’における縦断面図である。 図３６は、実施の形態８にかかる半導体装置の図３４Ｂ−Ｂ’における縦断面図である。 図３７は、実施の形態９にかかる半導体装置の平面図である。 図３８は、実施の形態９にかかる半導体装置の並列ｐｎ層の平面図である。 図３９は、実施の形態９にかかる半導体装置の図３８Ａ−Ａ’における縦断面図である。 図４０は、実施の形態９の半導体装置における耐圧のポテンシャル分布を示す図である。 図４１は、実施の形態９の半導体装置における耐圧のポテンシャル分布を示す図である。 図４２は、実施の形態９の半導体装置における耐圧のポテンシャル分布を示す図である。 図４３は、実施の形態１１にかかる半導体装置の平面図である。 図４４は、実施の形態１２にかかる半導体装置の平面図である。 図４５は、実施の形態１３にかかる半導体装置の平面図である。 図４６は、実施の形態１４にかかる半導体装置の平面図である。 図４７は、実施の形態１４にかかる半導体装置の平面図である。 図４８は、実施の形態１５にかかる半導体装置の平面図である。 図４９は、実施の形態１５にかかる半導体装置の平面図である。 図５０は、実施の形態１６にかかる半導体装置の平面図である。 図５１は、実施の形態１６にかかる半導体装置の平面図である。 図５２は、実施の形態１７にかかる半導体装置の平面図である。 図５３は、実施の形態１７にかかる半導体装置の平面図である。 図５４は、従来の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。 図５５は、従来の半導体装置における耐圧のポテンシャル分布を示す図である。 図５６は、従来の半導体装置における耐圧のポテンシャル分布を示す図である。 図５７は、従来の半導体装置における耐圧のポテンシャル分布を示す図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の平面図である。図２は、実施の形態１にかかる半導体装置の横断面図である。図３は、実施の形態１にかかる半導体装置の図１Ａ−Ａ’における縦断面図である。図４は、実施の形態１にかかる半導体装置の図１Ｂ−Ｂ’における縦断面図である。なお、図１および図２には、半導体装置の１／４の部分が示されている（図５、図６、図１３、図１４、図２７、図３４、図３７、図３８、図４３〜図５３においても同じ）。図１には、並列ｐｎ層、ｎ型チャネルストッパー領域、素子活性部の最も外側のｐベース領域およびｐ型ガードリング領域のそれぞれの第１主面における形状が示されている（図５、図１３においても同じ）。図２には、素子活性部および素子周縁部のいずれにおいても並列ｐｎ層を横切る断面、例えば素子活性部の並列ｐｎ層の１／２の深さでの断面における形状が示されている（図６、図１４、図４６〜図５３においても同じ）。
図１〜図４に示すように、半導体装置は、第１主面側に素子活性部１を有し、第２主面側にｎ+ドレイン領域（低抵抗層）２を有する。素子活性部１の外側には、素子活性部１を囲む素子周縁部３が設けられている。素子活性部１の第１主面側には、素子の表面構造として、ｎ+ソース領域４、ｐベース領域５、ｐ+コンタクト領域６、ソース電極７、層間絶縁膜８、ゲート絶縁膜９およびゲート電極１０が設けられている。第２主面には、ドレイン電極１１が設けられている。
素子活性部１とｎ+ドレイン領域２との間には、第１の並列ｐｎ層１２が設けられている。第１の並列ｐｎ層１２は、第１のｎ型領域（第１の第１導電型領域）１３と第１のｐ型領域（第１の第２導電型領域）１４とが交互に繰り返し接合されてできている。第１のｎ型領域１３および第１のｐ型領域１４の平面形状は、ストライプ状である。素子周縁部３には、第２の並列ｐｎ層１５が設けられている。第２の並列ｐｎ層１５は、第２のｎ型領域（第２の第１導電型領域）１６と第２のｐ型領域（第２の第２導電型領域）１７とが交互に繰り返し接合されてできている。第２のｎ型領域１６および第２のｐ型領域１７の平面形状は、ストライプ状である。第２の並列ｐｎ層１５のストライプの向きは、第１の並列ｐｎ層１２のストライプの向きと同じである。第２のｎ型領域１６および第２のｐ型領域１７の繰り返しピッチＰ２は、第１のｎ型領域１３および第１のｐ型領域１４の繰り返しピッチＰ１よりも狭い。ピッチが狭いと、並列ｐｎ層において空乏層が外周方向に伸びやすくなるので、初期耐圧の高耐圧化が容易となる。第２のｐ型領域１７は、空乏化するまではガードリングと同様の作用をする。それによって、第２のｎ型領域１６の電界が緩和されるので、高耐圧化が容易となる。
第２の並列ｐｎ層１５と第１主面との間には、ｎ-表面領域（第３の第１導電型領域）１８が設けられている。ｎ-表面領域１８の不純物濃度は、第１のｎ型領域１３の不純物濃度よりも低い。ｎ-表面領域１８の厚さは、第１の並列ｐｎ層１２の厚さの１／２以下である。ｎ-表面領域１８は、素子活性部１の素子周縁部３に隣接する部分まで伸びている。実施の形態１では、第２の並列ｐｎ層１５がｎ-表面領域１８とともに素子活性部１の下にまで伸びている。第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界は、ｎ-表面領域１８と第１の並列ｐｎ層１２との接合部に一致している。ｎ-表面領域１８と第１の並列ｐｎ層１２との接合部はチャージインバランスとなり、耐圧の低下を招くおそれがある。従って、ｎ-表面領域１８と第１の並列ｐｎ層１２との接合部の厚さＴは、第１の並列ｐｎ層１２の厚さの１／２以下であるのが望ましい。
ｎ-表面領域１８の第１主面側には、複数のｐ型ガードリング領域（第３の第２導電型領域）１９，２０，２１が互いに離れて設けられている。ｐ型ガードリング領域１９，２０，２１の不純物濃度は、ｎ-表面領域１８の不純物濃度よりも高い。例えば、隣り合うｐ型ガードリング領域１９，２０，２１の間隔は、素子周縁部３の終端へ向かうに連れて広くなっていてもよい。その理由は、電界が素子活性部１の外周から素子周縁部３の外周へ向かうに連れて低くなるからである。ｎ-表面領域１８は、絶縁膜２２で覆われている。絶縁膜２２上には、フィールドプレート電極（第１の導電層）２３およびチャネルストッパー電極（第２の導電層）２４が互いに離れて設けられている。フィールドプレート電極２３は、最も外側に位置するｐ型ガードリング領域１９に電気的に接続されている。素子周縁部３の終端領域には、ｎ型チャネルストッパー領域２５が設けられている。ｎ型チャネルストッパー領域２５の第１主面側には、ｐ型最外周領域２６が設けられている。チャネルストッパー電極２４は、ｐ型最外周領域２６に電気的に接続されている。なお、ｐ型ガードリング領域の数は、２本または３本以上であってもよい。また、最も外側に位置するｐ型ガードリング領域以外のｐ型ガードリング領域の一部または全部にフィールドプレート電極が電気的に接続されていてもよい。
特に限定しないが、例えば実施の形態１の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（第１の並列ｐｎ層１２の厚さ）は４４．０μｍ、第１のｎ型領域１３および第１のｐ型領域１４の幅は７．０μｍ（繰り返しピッチＰ１は１４．０μｍ）、第１のｎ型領域１３および第１のｐ型領域１４の不純物濃度は３．０×１０15ｃｍ-3である。第２のｎ型領域１６および第２のｐ型領域１７の幅は３．５μｍ（繰り返しピッチＰ２は７．０μｍ）、第２のｎ型領域１６および第２のｐ型領域１７の不純物濃度は１．０×１０15ｃｍ-3である。ｎ-表面領域１８の不純物濃度は１．０×１０14ｃｍ-3、ｎ-表面領域１８の深さは１５μｍである。ｐ型ガードリング領域１９，２０，２１の拡散深さは３．０μｍ、ｐ型ガードリング領域１９，２０，２１の表面不純物濃度は３．０×１０17ｃｍ-3である。ｐウェル領域（ｐベース領域５）の拡散深さは３．０μｍ、ｐウェル領域の表面不純物濃度は３．０×１０17ｃｍ-3である。ｎ+ソース領域４の拡散深さは０．５μｍ、ｎ+ソース領域４の表面不純物濃度は３．０×１０20ｃｍ-3である。表面のｎ型ドリフト領域（図３および図４においてｐベース領域５間の破線よりも上のｎ型領域）の拡散深さは２．５μｍ、表面のｎ型ドリフト領域の表面不純物濃度は２．０×１０16ｃｍ-3である。ｎ+ドレイン領域２の厚さは３００μｍ、ｎ+ドレイン領域２の不純物濃度は２．０×１０18ｃｍ-3である。ｎ型チャネルストッパー領域２５の幅は３０．０μｍ、ｎ型チャネルストッパー領域２５の不純物濃度は５．０×１０15ｃｍ-3である。ｐ型最外周領域２６の不純物濃度は３．０×１０17ｃｍ-3である。
実施の形態１によれば、ｐ型ガードリング領域１９，２０，２１が設けられているので、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷（正イオン）が存在するときに、素子活性部１の外周付近における高電界が緩和される。従って、正電荷によって耐圧が変動するのを抑制することができる。また、チャネルストッパー電極２４が設けられているので、フィールドプレート電極２３とチャネルストッパー電極２４との間に負電荷（負イオン）が存在するときに、空乏層が素子周縁部３のｎ型チャネルストッパー領域２５へリーチスルーするのが回避される。従って、負電荷によって耐圧が低下するのを抑制することができる。また、第２の並列ｐｎ層１５が設けられているので、素子周縁部３において空乏層が伸びやすくなる。従って、容易に高耐圧化することができる。また、ｎ-表面領域１８の不純物濃度が第１のｎ型領域１３の不純物濃度よりも低いので、素子周縁部３において空乏層がより一層伸びやすくなる。従って、より一層容易に高耐圧化することができる。また、ｎ-表面領域１８の厚さが第１の並列ｐｎ層１２の厚さの１／２以下であれば、ｎ-表面領域１８と第１の並列ｐｎ層１２との接合部の厚さが薄くなるので、耐圧が低下するのを抑制することができる。また、ｐ型ガードリング領域１９，２０，２１の不純物濃度がｎ-表面領域１８の不純物濃度よりも高いので、電圧が印加されたときに、ｐ型ガードリング領域１９，２０，２１に中性領域が残り、ｐ型ガードリング領域１９，２０，２１の電位が固定される。従って、フィールドプレート電極２３とチャネルストッパー電極２４との間に電荷（イオン）が存在するときに、表面電位が変動するのを抑制することができるので、耐圧の耐電荷性が向上する。また、隣り合うｐ型ガードリング領域１９，２０，２１の間隔が素子周縁部３の終端へ向かうに連れて広くなっていれば、電荷（イオン）の影響を受けやすい素子活性部１の外周付近の高電界を緩和することができるので、耐圧の耐電荷性が向上する。
（実施の形態２）
図５は、実施の形態２にかかる半導体装置の平面図である。図６は、実施の形態２にかかる半導体装置の横断面図である。図７は、実施の形態２にかかる半導体装置の図５Ａ−Ａ’における縦断面図である。図８は、実施の形態２にかかる半導体装置の図５Ｂ−Ｂ’における縦断面図である。図５〜図８に示すように、実施の形態２が実施の形態１と異なるのは、次の２点である。第１の点は、並列ｐｎ層のピッチの変わり目、すなわち第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界がｎ-表面領域１８の下にあることである。第２の点は、各ｐ型ガードリング領域１９，２０，２１がそれぞれ別々のフィールドプレート電極２３，２７，２８に電気的に接続していることである。各フィールドプレート電極２３，２７，２８は、それぞれが電気的に接続するｐ型ガードリング領域１９，２０，２１とｎ-表面領域１８とに跨って設けられている。すなわち、各フィールドプレート電極２３，２７，２８は、それぞれが電気的に接続するｐ型ガードリング領域１９，２０，２１とｎ-表面領域１８との第１主面における接合部よりも内周方向または外周方向へ張り出している。なお、ｐ型ガードリング領域の数は、２本または３本以上であってもよい。また、最も外側に位置するｐ型ガードリング領域を除いて、フィールドプレート電極に電気的に接続していないｐ型ガードリング領域があってもよい。その他の構成は、実施の形態１と同様である。
図９は、実施の形態２の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。このシミュレーション結果は、４本のｐ型ガードリング領域がフィールドプレート電極に電気的に接続する構成のものである。図９に示すように、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷（正イオン）があっても、負電荷（負イオン）があっても、耐圧は殆ど変動しない。つまり、実施の形態では、高耐圧であり、かつ耐圧の耐電荷性が向上していることがわかる。
図１０〜図１２は、実施の形態２の半導体装置における耐圧のポテンシャル分布を示す図である。図１０は、フィールドプレート電極とチャネルストッパー電極との間の表面電荷量が−１．０×１０12ｃｍ-2であるときのものである。図１１は、該表面電荷量が０．０ｃｍ-2であるときのものである。図１２は、該表面電荷量が＋１．０×１０12ｃｍ-2であるときのものである。これらの図より、表面電荷が負電荷（負イオン）であるときには、主としてフィールドプレート電極とチャネルストッパー電極との間で耐圧を保持していることがわかる。表面電荷が正電荷（正イオン）であるときには、主としてｐ型ガードリング領域とフィールドプレート電極とによって耐圧を保持していることがわかる。
実施の形態２によれば、実施の形態１と同様の効果が得られる。また、並列ｐｎ層のピッチの変わり目では、チャージインバランスによる耐圧の低下が起こりやすい。並列ｐｎ層のピッチの変わり目がｎ-表面領域１８の下にあれば、ｎ-表面領域１８の下側で空乏層が伸びやすいので、耐圧が低下するのを抑制することができる。また、各ｐ型ガードリング領域１９，２０，２１がフィールドプレート電極２３，２７，２８に電気的に接続しているので、素子周縁部３に来る電荷やイオンがフィールドプレート電極２３，２７，２８で収集される。従って、耐圧に対する電荷（イオン）の影響を小さくすることができる。また、各フィールドプレート電極２３，２７，２８がｐ型ガードリング領域１９，２０，２１とｎ-表面領域１８とに跨って設けられていれば、ｐ型ガードリング領域１９，２０，２１に外周方向と内周方向の両方へ伸びるフィールドプレート電極２３，２７，２８が接続されていることになる。それによって、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷が存在するときに、ｐ型ガードリング領域１９，２０，２１の曲率を有する角部分に電界が集中するのを緩和することができる。フィールドプレート電極２３とチャネルストッパー電極２４との間に負電荷が存在するときに、空乏層の伸びを緩和することができる。従って、耐圧が安定する。
（実施の形態３）
図１３は、実施の形態３にかかる半導体装置の平面図である。図１４は、実施の形態３にかかる半導体装置の横断面図である。図１５は、実施の形態３にかかる半導体装置の図１３Ａ−Ａ’における縦断面図である。図１６は、実施の形態３にかかる半導体装置の図１３Ｂ−Ｂ’における縦断面図である。図１３〜図１６に示すように、実施の形態３が実施の形態２と異なるのは、第２の並列ｐｎ層１５のストライプの向きが第１の並列ｐｎ層１２のストライプの向きと異なることである。例えば、第２の並列ｐｎ層１５のストライプの向きは、第１の並列ｐｎ層１２のストライプの向きと直交していてもよい。その他の構成は、実施の形態２と同様である。
実施の形態３によれば、実施の形態２と同様の効果が得られる。すなわち、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５とで並列ｐｎ層の向きが異なっていても、素子周縁部３の構造が同じであれば、実施の形態２と同様に耐圧の耐電荷性の効果が得られる。
（実施の形態４）
図１７および図１８は、実施の形態４にかかる半導体装置の縦断面図である。実施の形態４にかかる半導体装置の平面図は、図１と同様であり、第１の並列ｐｎ層１２、第１のｎ型領域１３および第１のｐ型領域１４がそれぞれ並列ｐｎ層３１、ｎ型領域３２およびｐ型領域３３となる。図１７は、図１Ａ−Ａ’における縦断面図に相当する。図１８は、図１Ｂ−Ｂ’における縦断面図に相当する。図１７および図１８に示すように、実施の形態４が実施の形態１と異なるのは、第１主面とｎ+ドレイン領域２との間に、ｎ型領域（第４の第１導電型領域）３２およびｐ型領域（第４の第２導電型領域）３３が交互に配置された並列ｐｎ層３１が設けられていることである。すなわち、並列ｐｎ層３１のピッチは、素子活性部１と素子周縁部３とで同じである。ｎ-表面領域１８の不純物濃度は、並列ｐｎ層３１のｎ型領域３２の不純物濃度よりも低い。ｎ-表面領域１８の厚さは、素子活性部１の下における並列ｐｎ層３１の厚さの１／２以下である。ｎ-表面領域１８と素子活性部１の下における並列ｐｎ層３１との接合部はチャージインバランスとなり、耐圧の低下を招くおそれがある。従って、ｎ-表面領域１８と素子活性部１の下における並列ｐｎ層３１との接合部の厚さＴは、素子活性部１の下における並列ｐｎ層３１の厚さの１／２以下であるのが望ましい。その他の構成は、実施の形態１と同様である。
特に限定しないが、例えば実施の形態４の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（素子活性部１における並列ｐｎ層３１の厚さ）は４４．０μｍ、ｎ型領域３２およびｐ型領域３３の幅は７．０μｍ（繰り返しピッチは１４．０μｍ）、ｎ型領域３２およびｐ型領域３３の不純物濃度は３．０×１０15ｃｍ-3である。ｎ-表面領域１８の不純物濃度は１．０×１０14ｃｍ-3である。ｐ型ガードリング領域１９，２０，２１の拡散深さは３．０μｍ、ｐ型ガードリング領域１９，２０，２１の表面不純物濃度は３．０×１０17ｃｍ-3である。ｐウェル領域（ｐベース領域５）の拡散深さは３．０μｍ、ｐウェル領域の表面不純物濃度は３．０×１０17ｃｍ-3である。ｎ+ソース領域４の拡散深さは１．０μｍ、ｎ+ソース領域４の表面不純物濃度は３．０×１０20ｃｍ-3である。表面のｎ型ドリフト領域（図１７および図１８においてｐベース領域５間の破線よりも上のｎ型領域）の拡散深さは２．５μｍ、表面のｎ型ドリフト領域の表面不純物濃度は２．０×１０16ｃｍ-3である。ｎ+ドレイン領域２の厚さは３００μｍ、ｎ+ドレイン領域２の不純物濃度は２．０×１０18ｃｍ-3である。ｎ型チャネルストッパー領域２５の幅は３０．０μｍ、ｎ型チャネルストッパー領域２５の不純物濃度は６．０×１０15ｃｍ-3である。ｐ型最外周領域２６の不純物濃度は３．０×１０17ｃｍ-3である。
図１９は、実施の形態４の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。このシミュレーション結果は、４本のｐ型ガードリング領域がフィールドプレート電極に電気的に接続する構成のものである。図１９に示すように、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷（正イオン）があっても、負電荷（負イオン）があっても、耐圧は殆ど変動しない。つまり、実施の形態では、高耐圧であり、かつ耐圧の耐電荷性が向上していることがわかる。
図２０〜図２２は、実施の形態４の半導体装置における耐圧のポテンシャル分布を示す図である。図２０は、フィールドプレート電極とチャネルストッパー電極との間の表面電荷量が−１．０×１０12ｃｍ-2であるときのものである。図２１は、該表面電荷量が０．０ｃｍ-2であるときのものである。図２２は、該表面電荷量が＋１．０×１０12ｃｍ-2であるときのものである。これらの図より、表面電荷が負電荷（負イオン）であるときには、主としてフィールドプレート電極とチャネルストッパー電極との間で耐圧を保持していることがわかる。表面電荷が正電荷（正イオン）であるときには、主としてｐ型ガードリング領域とフィールドプレート電極とによって耐圧を保持していることがわかる。実施の形態４によれば、実施の形態１と同様の効果が得られる。
（実施の形態５）
図２３および図２４は、実施の形態５にかかる半導体装置の縦断面図である。実施の形態５にかかる半導体装置の平面図は、図１と同様であり、第１の並列ｐｎ層１２、第１のｎ型領域１３および第１のｐ型領域１４がそれぞれ並列ｐｎ層３１、ｎ型領域３２およびｐ型領域３３となる。図２３は、図１Ａ−Ａ’における縦断面図に相当する。図２４は、図１Ｂ−Ｂ’における縦断面図に相当する。図２３および図２４に示すように、実施の形態５が実施の形態４と異なるのは、最も内側に位置するｐ型ガードリング領域２１以外のｐ型ガードリング領域１９，２０がフィールドプレート電極２３，２７に電気的に接続していることである。最も内側に位置するｐ型ガードリング領域２１は、フィールドプレート電極に電気的に接続していない。各フィールドプレート電極２３，２７は、互いに独立している。なお、ｐ型ガードリング領域の数は、２本または４本以上であってもよい。その他の構成は、実施の形態４と同様である。
実施の形態５によれば、実施の形態４と同様の効果が得られる。また、各ｐ型ガードリング領域１９，２０がフィールドプレート電極２３，２７に電気的に接続しているので、素子周縁部３に来る電荷やイオンがフィールドプレート電極２３，２７で収集される。従って、耐圧に対する電荷（イオン）の影響を小さくすることができる。
（実施の形態６）
図２５および図２６は、実施の形態６にかかる半導体装置の縦断面図である。実施の形態６にかかる半導体装置の平面図は、図１と同様であり、第１の並列ｐｎ層１２、第１のｎ型領域１３および第１のｐ型領域１４がそれぞれ並列ｐｎ層３１、ｎ型領域３２およびｐ型領域３３となる。図２５は、図１Ａ−Ａ’における縦断面図に相当する。図２６は、図１Ｂ−Ｂ’における縦断面図に相当する。図２５および図２６に示すように、実施の形態６が実施の形態４と異なるのは、全てのｐ型ガードリング領域１９，２０，２１がフィールドプレート電極２３，２７，２８に電気的に接続していることである。各フィールドプレート電極２３，２７，２８は、互いに独立している。その他の構成は、実施の形態４と同様である。
実施の形態６によれば、実施の形態４と同様の効果が得られる。また、全てのｐ型ガードリング領域１９，２０，２１がフィールドプレート電極２３，２７，２８に電気的に接続しているので、素子周縁部３に来る電荷やイオンがフィールドプレート電極２３，２７で収集される。従って、耐圧に対する電荷（イオン）の影響を小さくすることができる。
（実施の形態７）
図２７は、実施の形態７にかかる半導体装置の平面図である。図２８は、実施の形態７にかかる半導体装置の図２７Ａ−Ａ’における縦断面図である。図２９は、実施の形態７にかかる半導体装置の図２７Ｂ−Ｂ’における縦断面図である。図２７には、並列ｐｎ層、ｎ型チャネルストッパー領域、素子活性部の最も外側のｐベース領域、ｎ-表面領域およびｐ-表面領域のそれぞれの第１主面における形状が示されている（図３４においても同じ）。図２７〜図２９に示すように、実施の形態７が実施の形態４と異なるのは、素子周縁部３において、並列ｐｎ層３１と第１主面との間にｎ-表面領域１８およびｐ-表面領域（第５の第２導電型領域）４１が設けられていることと、ｎ-表面領域１８にｐ型ガードリング領域が設けられていないことである。
ｐ-表面領域４１は、ｎ-表面領域１８と接合し、ｎ-表面領域１８と素子活性部１との間に設けられている。ｎ-表面領域１８とｐ-表面領域４１との接合部は、フィールドプレート電極２３とチャネルストッパー電極２４との間にある。フィールドプレート電極２３は、絶縁膜２２を介して、ｐ-表面領域４１の素子活性部１側の部分を覆っている。チャネルストッパー電極２４は、絶縁膜２２を介して、ｎ-表面領域１８の終端領域側の部分を覆っている。ｎ-表面領域１８の不純物濃度は、並列ｐｎ層３１のｎ型領域３２の不純物濃度よりも低い。ｐ-表面領域４１の不純物濃度は、並列ｐｎ層３１のｐ型領域３３の不純物濃度よりも低い。
ｎ-表面領域１８およびｐ-表面領域４１の厚さ、すなわちｐ-表面領域４１と素子活性部１の下における並列ｐｎ層３１との接合部の厚さＴは、素子活性部１の下における並列ｐｎ層３１の厚さの１／３以下である。ｎ-表面領域１８と素子活性部１の下における並列ｐｎ層３１との接合部の厚さＴが厚いほど、素子周縁部３における並列ｐｎ層３１の厚さが薄くなるため、耐圧が低下する。ｎ-表面領域１８の厚さが素子活性部１の下における並列ｐｎ層３１の厚さの１／３以下であれば、素子周縁部３における並列ｐｎ層３１の厚さが厚くなるので、耐圧が低下するのを抑制することができる。従って、ｎ-表面領域１８およびｐ-表面領域４１の厚さＴは、素子活性部１の下における並列ｐｎ層３１の厚さの１／３以下であるのが望ましい。その他の構成は、実施の形態４と同様である。
特に限定しないが、例えば実施の形態７の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（素子活性部１における並列ｐｎ層３１の厚さ）は４４．０μｍ、ｎ型領域３２およびｐ型領域３３の幅は７．０μｍ（繰り返しピッチは１４．０μｍ）、ｎ型領域３２およびｐ型領域３３の不純物濃度は３．０×１０15ｃｍ-3である。ｐ-表面領域４１の不純物濃度は２．０×１０15ｃｍ-3である。ｎ-表面領域１８の不純物濃度は２．０×１０14ｃｍ-3である。ｐウェル領域（ｐベース領域５）の拡散深さは３．０μｍ、ｐウェル領域の表面不純物濃度は３．０×１０17ｃｍ-3である。ｎ+ソース領域４の拡散深さは１．０μｍ、ｎ+ソース領域４の表面不純物濃度は３．０×１０20ｃｍ-3である。表面のｎ型ドリフト領域（図２８および図２９においてｐベース領域５間の破線よりも上のｎ型領域）の拡散深さは２．５μｍ、表面のｎ型ドリフト領域の表面不純物濃度は２．０×１０16ｃｍ-3である。ｎ+ドレイン領域２の厚さは３００μｍ、ｎ+ドレイン領域２の不純物濃度は２．０×１０18ｃｍ-3である。ｎ型チャネルストッパー領域２５の幅は３０．０μｍ、ｎ型チャネルストッパー領域２５の不純物濃度は６．０×１０15ｃｍ-3である。ｐ型最外周領域２６の不純物濃度は３．０×１０17ｃｍ-3である。
図３０は、実施の形態７の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。図３０に示すように、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷（正イオン）があっても、負電荷（負イオン）があっても、耐圧は殆ど変動しない。つまり、実施の形態では、高耐圧であり、かつ耐圧の耐電荷性が向上していることがわかる。
図３１〜図３３は、実施の形態７の半導体装置における耐圧のポテンシャル分布を示す図である。図３１は、フィールドプレート電極とチャネルストッパー電極との間の表面電荷量が−１．０×１０12ｃｍ-2であるときのものである。図３２は、該表面電荷量が０．０ｃｍ-2であるときのものである。図３３は、該表面電荷量が＋１．０×１０12ｃｍ-2であるときのものである。これらの図より、表面電荷が正電荷（正イオン）であるときには、主としてフィールドプレート電極とチャネルストッパー電極との間のｐ-表面領域４１で耐圧を保持していることがわかる。表面電荷が負電荷（負イオン）であるときには、主としてフィールドプレート電極とチャネルストッパー電極との間のｎ-表面領域１８で耐圧を保持していることがわかる。
実施の形態７によれば、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷（正イオン）が存在するときに、ｐ-表面領域４１が空乏化して表面電界が緩和されるので、耐圧を保持することができる。フィールドプレート電極２３とチャネルストッパー電極２４との間に負電荷（負イオン）が存在するときに、ｎ-表面領域１８が空乏化するので、耐圧を保持することができる。従って、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷（正イオン）があっても負電荷（負イオン）があっても、耐圧が低下するのを抑制することができるので、耐圧の耐電荷性が向上する。また、ｎ-表面領域１８の不純物濃度が並列ｐｎ層３１のｎ型領域３２の不純物濃度よりも低いと、ｎ-表面領域１８が空乏化しやすくなるので、容易に初期耐圧を確保することができる。また、ｐ-表面領域４１の不純物濃度が並列ｐｎ層３１のｐ型領域３３の不純物濃度よりも低いと、ｐ-表面領域４１が空乏化しやすくなるので、容易に初期耐圧を確保することができる。
（実施の形態８）
図３４は、実施の形態８にかかる半導体装置の平面図である。図３５は、実施の形態８にかかる半導体装置の図３４Ａ−Ａ’における縦断面図である。図３６は、実施の形態８にかかる半導体装置の図３４Ｂ−Ｂ’における縦断面図である。図３４〜図３６に示すように、実施の形態８が実施の形態７と異なるのは、ｐ-表面領域４１に不純物濃度の異なる複数の領域４２，４３が含まれていることである。ｐ-表面領域４１に含まれる複数の領域４２，４３の不純物濃度が、素子活性部１から素子周縁部３の終端へ向かうに連れて低くなっていてもよい。つまり、ｐ-表面領域４１が、素子活性部１から素子周縁部３の終端へ向かうに連れて低くなるような不純物濃度の勾配を有していてもよい。例えば、ｐ-表面領域４１に含まれる複数の領域４２，４３のうち、素子活性部１に近いｐ-表面領域４２の不純物濃度が２．０×１０15ｃｍ-3であり、素子周縁部３の終端に近いｐ-表面領域４３の不純物濃度が１．０×１０15ｃｍ-3であってもよい。なお、ｐ-表面領域４１が３以上の不純物濃度の異なる領域を含んでいてもよい。また、ｐ-表面領域４１の不純物濃度が、素子活性部１側の端部から素子周縁部３の終端側の端部に至るまで連続的に低くなっていてもよい。その他の構成は、実施の形態４と同様である。
実施の形態８によれば、実施の形態７と同様の効果が得られる。また、ｐ-表面領域４１の不純物濃度に勾配があるので、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷（正イオン）が存在するときに、空乏層が外周方向へ伸びるのを正電荷（正イオン）量に応じて制御することができる。つまり、ｐ-表面領域４１内の電界分布を制御することができる。従って、正電荷によって耐圧が変動するのを抑制することができる。
（実施の形態９）
図３７は、実施の形態９にかかる半導体装置の平面図である。図３８は、実施の形態９にかかる半導体装置の並列ｐｎ層の平面図である。図３９は、実施の形態９にかかる半導体装置の図３８Ａ−Ａ’における縦断面図である。図３７には、フィールドプレート電極、チャネルストッパー電極、素子周縁部におけるＮリッチ領域（実質的にｎ型となる領域）および素子周縁部におけるＰリッチ領域（実質的にｐ型となる領域）が示されている（図４３〜図４５においても同じ）。図３８には、並列ｐｎ層およびｎ型チャネルストッパー領域のそれぞれの第１主面における形状が示されている。図３７〜図３９に示すように、実施の形態９は、実施の形態７において、ｎ-表面領域およびｐ-表面領域の代わりにそれぞれＮリッチ領域５１およびＰリッチ領域５２を設けたものである。素子活性部１および素子活性部１からフィールドプレート電極２３の最上段（最も素子周縁部３の終端領域に近い段）の途中まで、繰り返しピッチＰ１の第１の並列ｐｎ層１２が配置されている。フィールドプレート電極２３の最上段の途中から素子周縁部３の終端領域にかけて、繰り返しピッチＰ２の第２の並列ｐｎ層１５が設けられている。Ｐ２＜Ｐ１である。
第１の並列ｐｎ層１２が配置されている領域は、概ねチャージバランス領域５３となる。このチャージバランス領域５３に隣接してＰリッチ領域５２が設けられている。Ｐリッチ領域５２とＮリッチ領域５１との間の領域は、概ねチャージバランス領域５４となる。Ｎリッチ領域５１とｎ型チャネルストッパー領域２５との間の領域は、概ねチャージバランス領域５５となる。図３７および図３９において、符号６１はフィールドプレート電極２３のチャネルストッパー電極２４側の終端であり、符号６２、６３、および６４はそれぞれフィールドプレート電極２３の段差である。符号６５はチャネルストッパー電極２４のフィールドプレート電極２３側の終端であり、符号６６、６７、および６８はそれぞれチャネルストッパー電極２４の段差である。Ｎリッチ領域５１は、チャネルストッパー電極２４とフィールドプレート電極２３との間の位置からチャネルストッパー電極２４の下まで伸びている。Ｐリッチ領域５２は、チャネルストッパー電極２４とフィールドプレート電極２３との間の位置からフィールドプレート電極２３の例えば最上段の途中の下まで伸びている。
Ｎリッチ領域５１は、第２の並列ｐｎ層１５の第１主面側において、第２のｎ型領域１６の幅が第２のｐ型領域１７の幅よりも広いことによって、実質的にｎ型の領域となっている。Ｎリッチ領域５１では、第２のｎ型領域１６の幅は一定であり、第２のｐ型領域１７の幅は一定である。Ｐリッチ領域５２は、第２の並列ｐｎ層１５の第１主面側において、第２のｐ型領域１７の幅が第２のｎ型領域１６の幅よりも広いことによって、実質的にｐ型の領域となっている。Ｐリッチ領域５２では、第２のｎ型領域１６の幅は一定であり、第２のｐ型領域１７の幅は一定である。第２の並列ｐｎ層１５の繰り返しピッチが一定である場合、Ｎリッチ領域５１では第２のｎ型領域１６の幅を広くする分、第２のｐ型領域１７の幅が狭くなり、Ｐリッチ領域５２では第２のｐ型領域１７の幅を広くする分、第２のｎ型領域１６の幅が狭くなる。第２の並列ｐｎ層１５の繰り返しピッチが一定であり、かつＮリッチ領域５１およびＰリッチ領域５２のそれぞれにおいて第２のｎ型領域１６の幅が一定であり、第２のｐ型領域１７の幅が一定である場合には、Ｎリッチ領域５１およびＰリッチ領域５２のそれぞれにおいて、第２のｐ型領域１７の第２のｎ型領域１６に対する比率が一定となる。
Ｎリッチ領域５１およびＰリッチ領域５２は、次のように形成される。例えば、基板に対してエピタキシャル成長を行う工程と、基板全面にｎ型不純物をイオン注入する工程と、基板に対して選択的にｐ型不純物をイオン注入する工程と、を繰り返す。最後のｐ型不純物のイオン注入の際に、Ｎリッチ領域５１となる部分の開口幅が狭く、Ｐリッチ領域５２となる部分の開口幅が広いパターンのマスクを用いてイオン注入を行う。注入された不純物を熱拡散させる。
図４０〜図４２は、実施の形態９の半導体装置における耐圧のポテンシャル分布の模式図を示したものである。図４０は、フィールドプレート電極２３とチャネルストッパー電極２４との間の表面電荷量が０であるときのものである。図４１は、該表面電荷量が正であるときのものである。図４２は、該表面電荷量が負であるときのものである。
これらの図において、破線は等電位線を表す。これらの図より、表面電荷が正電荷（正イオン）であるときには、主としてフィールドプレート電極２３とチャネルストッパー電極２４との間のＰリッチ領域５２で耐圧を保持していることがわかる。表面電荷が負電荷（負イオン）であるときには、主としてフィールドプレート電極２３とチャネルストッパー電極２４との間のＮリッチ領域５１で耐圧を保持していることがわかる。
実施の形態９によれば、Ｐリッチ領域５２が存在するので、フィールドプレート電極２３とチャネルストッパー電極２４との間に正電荷（正イオン）が存在するときに、表面電界が緩和され、耐圧の向上を図ることができる。Ｎリッチ領域５１が存在するので、フィールドプレート電極２３とチャネルストッパー電極２４との間に負電荷（負イオン）が存在するときに、耐圧の向上を図ることができる。従って、耐圧の耐電荷性が向上する。
（実施の形態１０）
実施の形態９において、Ｎリッチ領域５１における第２のｎ型領域１６の幅や、Ｐリッチ領域５２における第２のｐ型領域１７の幅が、ストライプごとに変化していたり、各第２のｎ型領域１６や各第２のｐ型領域１７の伸びる方向（図３８のｙ方向）で徐々にもしくは段階的に変化していてもよい。実施の形態１０は、実施の形態９において、Ｎリッチ領域５１における第２のｎ型領域１６の幅や、Ｐリッチ領域５２における第２のｐ型領域１７の幅を、ストライプごとに変化させたり、各第２のｎ型領域１６や各第２のｐ型領域１７が伸びる方向（図３８のｙ方向）で徐々にもしくは段階的に変化させたものである。この場合、Ｎリッチ領域５１では、第２のｎ型領域１６の幅がチャネルストッパー電極２４から遠ざかるに連れて狭くなるようにして、チャージバランスに近づけるのがよい。また、Ｐリッチ領域５２では、第２のｐ型領域１７の幅がフィールドプレート電極２３から遠ざかるに連れて狭くなるようにして、チャージバランスに近づけるのがよい。このようにすると、空乏層がより一層広がりやすくなるので、高耐圧を保持することができるからである。
実施の形態１０（実施例１０）では、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷（正イオン）があっても、負電荷（負イオン）があっても、耐圧は殆ど変動しない。また、実施の形態１０（実施例１０）では、初期耐圧がより一層高くなっている。実施の形態１０によれば、実施の形態９と同様の効果が得られる。
（実施の形態１１）
実施の形態９において、Ｎリッチ領域５１とＰリッチ領域５２とがより近づいて、Ｎリッチ領域５１とＰリッチ領域５２との間のチャージバランス領域５４ができるだけないようになっていてもよい。ただし、Ｎリッチ領域５１とＰリッチ領域５２との間には、少なくとも第２の並列ｐｎ層１５の１／２ピッチ分に相当する幅のチャージバランス領域５４が入る。また、Ｎリッチ領域５１とＰリッチ領域５２との間のチャージバランス領域５４の幅がより広くなっていてもよい。チャージバランス領域５４の幅が広いほど、空乏層が広がりやすくなるので、耐圧が向上する。ただし、チャージバランス領域５４の幅がフィールドプレート電極２３とチャネルストッパー電極２４との間の距離の１／３程度以下であれば、素子周縁部３の長さが長くなり過ぎないので、好ましい。Ｎリッチ領域５１とＰリッチ領域５２との間のチャージバランス領域５４の幅をより広くした半導体装置の平面図を図４３に示す。実施の形態１１によれば、実施の形態９と同様の効果が得られる。
（実施の形態１２）
図４４は、実施の形態１２にかかる半導体装置の平面図である。図４４に示すように、実施の形態１２が実施の形態９と異なるのは、Ｎリッチ領域５１の外側にチャージバランス領域が設けられていないことである。図４４に示す例では、実施の形態９においてチャージバランス領域５５となっている領域もＮリッチ領域５１となっている。実施の形態１２によれば、実施の形態９と同様の効果が得られる。
（実施の形態１３）
図４５は、実施の形態１３にかかる半導体装置の平面図である。図４５に示すように、実施の形態１３が実施の形態９と異なるのは、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界が、素子活性部１と素子周縁部３との境界に一致していることである。この場合、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界付近で並列ｐｎ層のピッチが徐々に変わるようにするとよい。第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界で並列ｐｎ層のピッチが急激に変わると、例えば製造プロセスにおいて不純物をイオン注入する際に用いられるマスクの開口幅のばらつきや、イオン注入量のばらつきや、注入された不純物の再蒸発によるばらつきなどの影響によって、耐圧が変動しやすくなってしまう。また、チャージバランスからずれた位置の耐圧が低くなってしまう。第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界付近で並列ｐｎ層のピッチが徐々に変わるようにすれば、耐圧の変動や低下を抑制することができる。実施の形態１３によれば、実施の形態９と同様の効果が得られる。
（実施の形態１４）
図４６および図４７は、実施の形態１４にかかる半導体装置の平面図である。図４６に示すように、実施の形態１〜１３において、ｎ型領域７２に平面形状が円形状のｐ型領域７３が配置された構成の並列ｐｎ層７１であってもよい。このような構成の並列ｐｎ層７１は、素子活性部１および素子周縁部３に配置されていてもよいし（図４６のパターン）、素子活性部１のみに配置されていてもよいし（図４７のパターン）、素子周縁部３のみに配置されていてもよい（図示省略）。図４７に示すパターンでは、素子周縁部３に、第２のｎ型領域（第２の第１導電型領域）７６と第２のｐ型領域（第２の第２導電型領域）７７とがストライプ状に交互に繰り返し接合されてできた微細ピッチの第２の並列ｐｎ層７５が設けられている。第２のｎ型領域７６と第２のｐ型領域７７の繰り返しピッチが素子活性部１の並列ｐｎ層７１の繰り返しピッチと同じであってもよい。なお、ｐ型領域７３に平面形状が円形状のｎ型領域７２が配置された構成でもよい。実施の形態１４によれば、実施の形態１〜１３と同様の効果が得られる。
（実施の形態１５）
図４８および図４９は、実施の形態１５にかかる半導体装置の平面図である。図４８に示すように、実施の形態１〜１３において、ｎ型領域７２に平面形状が正方形状のｐ型領域７３が配置された構成の並列ｐｎ層７１であってもよい。このような構成の並列ｐｎ層７１は、素子活性部１および素子周縁部３に配置されていてもよいし（図４８のパターン）、素子活性部１のみに配置されていてもよいし（図４９のパターン）、素子周縁部３のみに配置されていてもよい（図示省略）。なお、ｐ型領域７３に平面形状が正方形状のｎ型領域７２が配置された構成でもよい。実施の形態１５によれば、実施の形態１〜１３と同様の効果が得られる。
（実施の形態１６）
図５０および図５１は、実施の形態１６にかかる半導体装置の平面図である。図５０に示すように、実施の形態１〜１３において、ｎ型領域７２に平面形状が多角形状（例えば、八角形状）のｐ型領域７３が配置された構成の並列ｐｎ層７１であってもよい。このような構成の並列ｐｎ層７１は、素子活性部１および素子周縁部３に配置されていてもよいし（図５０のパターン）、素子活性部１のみに配置されていてもよいし（図５１のパターン）、素子周縁部３のみに配置されていてもよい（図示省略）。なお、ｐ型領域７３に平面形状が多角形状（例えば、八角形状）のｎ型領域７２が配置された構成でもよい。実施の形態１６によれば、実施の形態１〜１３と同様の効果が得られる。
（実施の形態１７）
図５２および図５３は、実施の形態１７にかかる半導体装置の平面図である。図５２に示すように、実施の形態１〜１３において、ｎ型領域７２に平面形状が多角形状（例えば、六角形状）のｐ型領域７３が配置された構成の並列ｐｎ層７１であってもよい。このような構成の並列ｐｎ層７１は、素子活性部１および素子周縁部３に配置されていてもよいし（図５２のパターン）、素子活性部１のみに配置されていてもよいし（図５３のパターン）、素子周縁部３のみに配置されていてもよい（図示省略）。なお、ｐ型領域７３に平面形状が多角形状（例えば、六角形状）のｎ型領域７２が配置された構成でもよい。実施の形態１７によれば、実施の形態１〜１３と同様の効果が得られる。
なお、実施の形態１４〜実施の形態１７において、ｐ型領域７３は、素子活性部１および素子周縁部３でそれぞれ等間隔で配置されるが、素子化成部１での配置間隔と素子周縁部３の配置間隔は同じでもよいし、異なっていてもよい。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ、フリーホイールダイオード）またはショットキーダイオード等にも適用可能である。
以上のように、本発明にかかる半導体装置は、大電力用半導体装置に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。
１ 素子活性部
２ 低抵抗層
３ 素子周縁部
１２ 第１の並列ｐｎ層
１３ 第１の第１導電型領域
１４ 第１の第２導電型領域
１５ 第２の並列ｐｎ層
１６ 第２の第１導電型領域
１７ 第２の第２導電型領域
１８ 第３の第１導電型領域
１９，２０，２１ 第３の第２導電型領域
２２ 絶縁膜
２３，２７，２８ 第１の導電層
２４ 第２の導電層
３１ 並列ｐｎ層
３２ 第４の第１導電型領域
３３ 第４の第２導電型領域
４１，４２，４３ 第５の第２導電型領域

Claims (28)

  1. 第１主面側に設けられた素子活性部と、
    第２主面側に設けられた低抵抗層と、
    前記素子活性部と前記低抵抗層との間に設けられた、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層と、
    前記素子活性部を囲む素子周縁部に設けられた、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層と、
    前記第２の並列ｐｎ層と前記第１主面との間に設けられ、前記素子活性部の前記素子周縁部に隣接する部分まで伸びている第３の第１導電型領域と、
    前記第３の第１導電型領域の前記第１主面側に互いに離れて設けられた複数の第３の第２導電型領域と、
    前記素子周縁部の前記素子活性部側に対して反対側において、前記第１主面と前記低抵抗層との間に設けられ、前記低抵抗層に接する第１導電型の終端領域と、
    前記複数の第３の第２導電型領域のうちの最も外側に位置する第３の第２導電型領域に電気的に接続する第１の導電層と、
    前記終端領域に電気的に接続する第２の導電層と、
    を備え、
    前記第１の並列ｐｎ層と前記第２の並列ｐｎ層との境界が前記第３の第１導電型領域の下にあることを特徴とする半導体装置。
  2. 前記第３の第１導電型領域の不純物濃度が前記第１の第１導電型領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３の第２導電型領域の不純物濃度が前記第３の第１導電型領域の不純物濃度よりも高いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数の第３の第２導電型領域のうちの一部または全部がそれぞれ前記第１の導電層を含む別々の導電層に電気的に接続することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記複数の第３の第２導電型領域にそれぞれ電気的に接続する前記別々の導電層は、それぞれ、該導電層が電気的に接続する第３の第２導電型領域から、前記第３の第１導電型領域を覆う絶縁層上に延在し、該絶縁層を介して前記第３の第１導電型領域の一部を覆うことを特徴とする請求項４に記載の半導体装置。
  6. 隣り合う前記第３の第２導電型領域の間隔が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１の第１導電型領域および前記第１の第２導電型領域の平面形状がストライプ状であるか、前記第１の第１導電型領域および前記第１の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であり、前記第２の第１導電型領域および前記第２の第２導電型領域の平面形状がストライプ状であるか、前記第２の第１導電型領域および前記第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記終端領域の前記第１主面側の表面層に選択的に設けられた第２導電型の最外周領域をさらに備え、
    前記第２の導電層は、前記最外周領域に接続されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１主面側に設けられた素子活性部と、
    第２主面側に設けられた低抵抗層と、
    前記素子活性部を囲む素子周縁部と、
    前記第１主面と前記低抵抗層との間に設けられた、第４の第１導電型領域および第４の第２導電型領域が交互に配置された並列ｐｎ層と、
    前記素子周縁部の前記素子活性部側に対して反対側において、前記第１主面と前記低抵抗層との間に設けられ、前記低抵抗層に接する第１導電型の終端領域と、
    前記素子周縁部の前記並列ｐｎ層と前記第１主面との間に設けられた、前記終端領域よりも不純物濃度の低い第３の第１導電型領域と、
    前記素子周縁部の前記並列ｐｎ層と前記第１主面との間に設けられた、前記第３の第１導電型領域の前記素子活性部側に隣接し、前記素子活性部の前記素子周縁部に隣接する部分まで伸びている第５の第２導電型領域と、
    絶縁層を介して前記第５の第２導電型領域の一部を覆う第１の導電層と、
    前記終端領域に電気的に接続するとともに絶縁層を介して前記第３の第１導電型領域の一部を覆う第２の導電層と、
    を備えることを特徴とする半導体装置。
  10. 前記第３の第１導電型領域と前記第５の第２導電型領域との接合部が前記第１の導電層と前記第２の導電層との間にあることを特徴とする請求項９に記載の半導体装置。
  11. 前記第３の第１導電型領域の不純物濃度が前記第４の第１導電型領域の不純物濃度よりも低いことを特徴とする請求項９または１０に記載の半導体装置。
  12. 前記第５の第２導電型領域の不純物濃度が前記第４の第２導電型領域の不純物濃度よりも低いことを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置。
  13. 前記第５の第２導電型領域に不純物濃度が異なる複数の領域があることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置。
  14. 前記第５の第２導電型領域の、不純物濃度が異なる複数の領域の不純物濃度が前記素子活性部から前記素子周縁部の終端へ向かうに連れて低くなることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第４の第１導電型領域および前記第４の第２導電型領域の平面形状がストライプ状であるか、前記第４の第１導電型領域および前記第４の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であることを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置。
  16. 第１主面側に設けられた素子活性部と、
    第２主面側に設けられた低抵抗層と、
    前記第１主面と前記低抵抗層との間に設けられた、一定の繰り返しピッチで第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層と、
    前記素子活性部を囲む素子周縁部における前記並列ｐｎ層を覆う絶縁層と、
    前記素子周縁部の前記素子活性部側に対して反対側において、前記第１主面と前記低抵抗層との間に設けられ、前記低抵抗層に接する第１導電型の終端領域と、
    前記絶縁層を介して前記素子周縁部における前記並列ｐｎ層の前記素子活性部側の一部を覆う第１の導電層と、
    前記終端領域に電気的に接続するとともに前記絶縁層を介して前記素子周縁部における前記並列ｐｎ層の前記終端領域側の一部を覆う第２の導電層と、
    を備え、
    前記素子周縁部における前記並列ｐｎ層の前記第１主面側の前記素子活性部寄りの領域が実質的に第２導電型となり、
    前記素子周縁部における前記並列ｐｎ層の前記第１主面側の前記終端領域寄りの領域が実質的に第１導電型となり、
    前記実質的に第２導電型となる領域は、前記第１の導電層よりも前記終端領域に近い位置から前記第１の導電層の下まで伸びており、
    前記実質的に第１導電型となる領域は、前記第２の導電層よりも前記素子活性部に近い位置から前記第２の導電層の下まで伸びており、
    前記第１導電型領域および前記第２導電型領域の繰り返しピッチを一定に保ったまま、
    前記実質的に第２導電型となる領域は、前記第２導電型領域の幅を広くする分、前記第１導電型領域の幅を狭くすることによって、前記第１導電型領域よりも前記第２導電型領域の不純物量が多くなっており、
    前記実質的に第１導電型となる領域は、前記第１導電型領域の幅を広くする分、前記第２導電型領域の幅を狭くすることによって、前記第２導電型領域よりも前記第１導電型領域の不純物量が多くなっていることを特徴とする半導体装置。
  17. 前記実質的に第２導電型となる領域では、前記第２導電型領域の前記第１導電型領域に対する比率が一定であることを特徴とする請求項１６に記載の半導体装置。
  18. 前記実質的に第１導電型となる領域では、前記第２導電型領域の前記第１導電型領域に対する比率が一定であることを特徴とする請求項１６に記載の半導体装置。
  19. 前記実質的に第２導電型となる領域では、前記第２導電型領域の前記第１導電型領域に対する比率が前記終端領域に近づくに連れて小さくなって１に近づくことを特徴とする請求項１６に記載の半導体装置。
  20. 前記実質的に第１導電型となる領域では、前記第２導電型領域の前記第１導電型領域に対する比率が前記素子活性部に近づくに連れて大きくなって１に近づくことを特徴とする請求項１６に記載の半導体装置。
  21. 前記実質的に第２導電型となる領域と前記実質的に第１導電型となる領域との間に実質的にチャージバランスとなる領域が存在し、
    前記第１導電型領域および前記第２導電型領域の繰り返しピッチを一定に保ったまま、
    前記実質的にチャージバランスとなる領域は、前記第１導電型領域の幅と前記第２導電型領域の幅とを同じにすることによって、前記第１導電型領域の不純物量と前記第２導電型領域の不純物量とがほぼ同じになっていることを特徴とする請求項１６に記載の半導体装置。
  22. 前記実質的にチャージバランスとなる領域の幅が前記第１の導電層と前記第２の導電層との間の距離の１／３以下であることを特徴とする請求項２１に記載の半導体装置。
  23. 前記第１の導電層または前記第２の導電層が１段の階段状になっていることを特徴とする請求項１６〜２２のいずれか一つに記載の半導体装置。
  24. 前記第１の導電層または前記第２の導電層が２段の階段状になっていることを特徴とする請求項１６〜２２のいずれか一つに記載の半導体装置。
  25. 前記第１の導電層または前記第２の導電層が３段以上の階段状になっていることを特徴とする請求項１６〜２２のいずれか一つに記載の半導体装置。
  26. 前記第１導電型領域および前記第２導電型領域の平面形状がストライプ状であることを特徴とする請求項１６〜２５のいずれか一つに記載の半導体装置。
  27. 前記実質的に第２導電型となる領域と前記実質的に第１導電型となる領域との間に実質的にチャージバランスとなる領域が存在し、
    前記第１導電型領域および前記第２導電型領域の繰り返しピッチを一定に保ったまま、
    前記実質的にチャージバランスとなる領域は、当該実質的にチャージバランスとなる領域に対する前記第１導電型領域の占有面積と前記第２導電型領域の占有面積とを同じにすることによって、前記第１導電型領域の不純物量と前記第２導電型領域の不純物量とがほぼ同じになっていることを特徴とする請求項１６に記載の半導体装置。
  28. 前記第１導電型領域および前記第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であることを特徴とする請求項１６〜２０，２７のいずれか一つに記載の半導体装置。
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