KR20140022518A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터; 상기 제2 영역에 형성된 제1 필드확산 정션; 상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막; 상기 제1 영역에, 상기 층간 절연막을 관통하고 상기 소오스와 접하는 제1 컨택; 및 상기 제2 영역에, 상기 층간 절연막을 관통하고 상기 제1 필드확산 정션과 접하는 제2 컨택을 포함하고, 상기 제1 컨택과 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게는 트렌치 게이트 및 플래나 게이트 구조를 갖는 고전압 모스 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 반도체 장치는 모스 전계 효과 트랜지스터(MOSFET), 바이폴라 트랜지스터(Bipolar Transistor), 절연 게이트 바이폴라 트랜지스터(IGBT) 등이 있다.
예를 들어, 모스 전계 효과 트랜지스터는 기판의 트렌치 내에 형성된 게이트와, 기판의 일측에 형성된 소오스와, 기판의 타측에 형성된 드레인을 포함할 수 있다. 이와 같은 구조로 인해서, 모스 전계 효과 트랜지스터의 채널은 수직 방향으로 형성된다.
한편, 고전압 반도체 장치는, 절연 내압 향상을 위해서 필드 플레이트(field plate)를 사용할 수 있다. 그런데, 종래에는 필드 플레이트를 형성하기 위해서 별도의 추가적인 공정을 진행하였다. 이러한 추가적인 공정은 고전압 반도체 장치의 가격 경쟁력을 떨어뜨릴 수 있다. 따라서, 필드 플레이트를 만드는 공정을 단순화할 필요가 있다.
본 발명이 해결하려는 과제는, 필드 플레이트의 제조 공정을 단순화한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 필드 플레이트의 제조 공정 단순화 및 표면 평탄화 공정이 필요한 경우 용이한 제조 공정을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터; 상기 제2 영역에 형성된 제1 필드확산 정션; 상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막; 상기 제1 영역에, 상기 층간 절연막을 관통하고 상기 소오스와 접하는 제1 컨택; 및 상기 제2 영역에, 상기 층간 절연막을 관통하고 상기 제1 필드확산 정션과 접하는 제2 컨택을 포함하고, 상기 제1 컨택과 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터; 상기 제1 영역 상에 형성되고, 상기 트렌치 게이트형 트랜지스터를 커버하는 층간 절연막; 상기 제2 영역에 형성된 제1 필드확산 정션; 상기 제1 필드확산 정션 상에 형성되는 필드 플레이트; 및 상기 제1 필드확산 정션과 상기 필드 플레이트 사이에 형성되고, 상기 층간 절연막과 동일한 두께이고, 동일한 물질을 포함하는 필드 플레이트 절연막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터; 상기 제1 영역에 형성된 연결 정션; 상기 제1 영역의 연결 정션에 형성되고 상기 게이트에 게이트 전압을 제공하기 위한 게이트 연결부로서, 상기 게이트 연결부는 상기 기판 내에 형성된 제2 트렌치와, 상기 제2 트렌치 내의 적어도 일부를 채우는 도전체를 포함하는 게이트 연결부; 및 상기 제2 영역에 형성된 제1 필드확산 정션; 상기 연결 정션과 상기 제1 필드확산 정션은 동일한 깊이와, 동일한 농도로 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 면은, 트랜스 포머; 상기 트랜스포머의 2차측 권선에 연결된 스위칭 장치를 포함하되, 상기 스위칭 장치는 제1 영역과 제2 영역이 정의된 기판과, 상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터과, 상기 제2 영역에 형성된 제1 필드확산 정션과, 상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막과, 상기 제1 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 소오스와 접하는 제1 컨택과, 상기 제2 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 바디 영역을 형성하고, 상기 제2 영역에 제1 필드확산 정션을 형성하고, 상기 제1 영역에 트랜지스터를 형성하되, 상기 트랜지스터는 게이트와, 상기 기판 내에 상기 게이트의 주변에 형성되는 소오스를 포함하고, 상기 기판 상에, 상기 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막을 형성하고, 상기 제1 영역에, 상기 층간 절연막을 관통하고, 상기 소오스와 접하는 제1 컨택을 형성하고, 상기 제2 영역에, 상기 층간 절연막을 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 형성하되, 상기 제1 컨택과 상기 제2 컨택을 동시에 형성한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 바디 영역을 형성하고, 상기 제2 영역에 제1 필드확산 정션을 형성하고, 상기 제1 영역에 트렌치 게이트형 트랜지스터를 형성하되, 상기 트렌치 게이트형 트랜지스터는 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하고, 상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막을 형성하고, 상기 제1 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 소오스와 접하는 제1 컨택을 형성하고, 상기 제2 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 형성하되, 상기 제1 컨택과 상기 제2 컨택은 동시에 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 A - A 를 따라서 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 4은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다.
도 8a은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 8b은 본 발명의 제8 실시예에 따른 반도체 장치의 단면도이다.
도 9a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 회로도이다.
도 9b은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 10a 및 도 10b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다.
도 11 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 16은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 17은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
구성요소 A의 깊이(높이, 두께, 폭)가 구성요소 B의 깊이(높이, 두께, 폭)와 동일하다는 의미는, 구성요소 A의 깊이(높이, 두께, 폭)와 구성요소 B의 깊이(높이, 두께, 폭)는 완전히 동일하거나, 공정상 발생할 수 있는 오차 정도의 차이만큼 차이나는 것을 의미한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A - A 를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 기판(102)은 제1 영역(I)과 제2 영역(II)이 정의된다. 제1 영역(I)은 액티브 영역이고, 제2 영역(II)은 터미네이션(termination) 영역일 수 있으나, 이에 한정되는 것은 아니다.
기판(102)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(102)는 에피층없이 베이스 기판만 포함할 수 있다. 기판(102)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(102)은 예를 들어, 제2 도전형(예를 들어, N형)일 수 있다.
제1 영역(I)에는 트렌치 게이트형 트랜지스터(100)와, 게이트 연결부(200)가 형성될 수 있다.
우선, 트렌치 게이트형 트랜지스터(100)는 바디 영역(106), 제1 컨택홀(108), 제1 트렌치(109), 게이트(110), 소오스(112), 고농도 바디 영역(116), 제1 컨택(145), 소오스 메탈(140), 드레인 메탈(150) 등을 포함할 수 있다.
제1 트렌치(109)는 기판(102) 내에 형성될 수 있다.
게이트 절연막(120)은 기판(102)의 상면, 제1 트렌치(109)의 측벽 및 바닥면을 따라서 형성될 수 있다. 이러한 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, HfO2, ZrO2 또는 Ta2O5 중 적어도 하나를 포함할 수 있다.
게이트(110)는 제1 트렌치(109) 내에, 제1 트렌치(109)를 완전히 채우지 않고 제1 트렌치(109)의 일부를 채우도록 형성될 수 있다. 즉, 게이트(110)는 리세스된 형태일 수 있다. 게이트(110)는 예를 들어, 폴리실리콘을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트(110)는 게이트 연결부(200)와 연결된다. 게이트 연결부(200)를 통해서 게이트 전압(Vg)이 게이트(110)에 전달될 수 있다. 게이트 연결부(200)에 대해서는 자세히 후술한다.
인접한 제1 트렌치(109) 사이의 영역에는(즉, 인접한 게이트(110) 사이의 영역에는) 바디 영역(106)이 형성될 수 있다. 바디 영역(106)은 제2 도전형(예를 들어, N형)과 다른 제1 도전형(예를 들어, P형)일 수 있다.
도시된 것과 같이, 기판(102)의 표면에서 제1 트렌치(109)의 바닥면까지의 깊이는, 기판(102)의 표면으로부터 바디 영역(106)까지의 깊이보다 깊을 수 있다. 트렌치 게이트형 트랜지스터(100)의 경우, 제1 트렌치(109) 하단부에 전계집중 현상이 발생하고, 이로 인해 절연내압이 하강하는 문제가 발생될 수 있다. 그리고, 기판(102)의 표면에서 제1 트렌치(109)의 바닥면까지의 깊이가 기판(102)의 표면으로부터 바디 영역(106)까지의 깊이보다 얕을 경우, 문턱 전압(threshold voltage)의 상승 또는 오픈(open) 불량이 발생할 수 있다. 한편, 이를 방지하기 위해, 기판(102)의 표면에서 제1 트렌치(109)의 바닥면까지의 깊이를 너무 깊이 한다면, 제1 트렌치(109) 하단부의 전계집중 현상의 상승 및 드리프트 영역의 감소로 인해 절연내압 형성에 불리하게 된다. 기판(102)의 표면에서 제1 트렌치(109)의 바닥면까지의 깊이는, 기판(102)의 표면으로부터 바디 영역(106)까지의 깊이 사이의 관계를 최적화할 필요가 있다. 예를 들어, 기판(102)의 표면에서 제1 트렌치(109)의 바닥면까지의 깊이가, 기판(102)의 표면으로부터 바디 영역(106)까지의 깊이보다 0~0.5㎛ 정도 깊게 조절되는 것이 좋다.
소오스(112)는 제1 트렌치(109)의 측벽에 형성되고, 게이트(110)의 일부와 오버랩된다. 소오스(112)는 제2 도전형(예를 들어, N형)일 수 있다. 한편, 소오스(112)는 틸트된(tilted) 형태일 수도 있으나, 이에 한정되는 것은 아니다. 이러한 경우, 소오스(112)를 경사진 각도로 불순물을 임플란트하여 형성할 수 있다.
층간 절연막(130)은 기판(102) 전면에 형성될 수 있다. 구체적으로, 층간 절연막(130)은 기판(102) 상에 제1 트렌치(109)를 채우도록 형성되되, 게이트 절연막(120) 상에 형성될 수 있다. 이러한 층간 절연막(130)은 실리콘 산화막일 수 있으나, 이에 한정되는 것은 아니다.
제1 컨택홀(108)은 인접한 제1 트렌치(109) 사이의 영역에(즉, 인접한 게이트(110) 사이의 영역에) 형성될 수 있다. 제1 컨택홀(108)은 층간 절연막(130), 게이트 절연막(120), 기판(102)의 일부를 관통하여 형성된다.
제1 컨택홀(108) 내에, 소오스(112)와 접하는 제1 컨택(145)이 형성된다.
소오스 메탈(140)은 층간 절연막(130) 상부와 제1 컨택(108) 상부에 형성된다. 소오스 메탈(140)은 소오스(112)와 전기적으로 연결되고, 소오스(112)에 소오스 전압(Vs)를 제공한다. 소오스 메탈(140)은 도 1에 도시된 것과 같이 플레이트(plate) 형태로 형성될 수 있으나, 이에 한정되는 것은 아니다. 소오스 메탈(140)은 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
여기서, 층간 절연막(130)의 표면은 평탄화된 것일 수 있다. 즉, 층간 절연막(130)의 표면에 굴곡이 없기 때문에, 층간 절연막(130)의 표면에 형성되는 소오스 메탈(140)의 표면도 평평한 형상을 가질 수 있다. 소오스 메탈(140)의 표면이 평평한 형상을 가지기 때문에, 예를 들어, 소오스 메탈(140)의 표면에 외부 접속을 위한 도전체(예를 들어, 와이어 본딩)를 형성할 때, 불량 발생 확률이 적어질 수 있다.
고농도 바디 영역(116)은 제1 컨택홀(108)의 아래에 형성되고, 인접한 소오스(112) 사이에 형성될 수 있다. 고농도 바디 영역(116)은 제1 도전형(예를 들어, P형)일 수 있고, 바디 영역(106)보다 높은 농도일 수 있다. 고농도 바디 영역(116)은 반도체 장치(즉, MOSFET)의 오프 스위치(off switch) 특성을 좋게 하기 위함이다.
기판(102)의 뒷면(backside)에는 드레인 메탈(150)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 드레인 메탈(150)은 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 게이트 연결부(200)는 제2 트렌치(209), 절연막(220), 도전체(210), 제2 컨택홀(208), 제2 컨택(245), 게이트 메탈(240) 등을 포함할 수 있다.
제2 트렌치(209)는 기판(102) 내에 형성될 수 있다. 제2 트렌치(209)는 제1 트렌치(109)와 동시에 제조될 수 있다. 따라서, 제2 트렌치(209)의 깊이는 제1 트렌치(109)의 깊이와 동일할 수 있다.
제2 트렌치(209)의 측벽과 바닥면에는, 절연막(220)이 컨포말하게 형성된다. 절연막(220)은 게이트 절연막(120)과 동시에 제조될 수 있다. 즉, 절연막(220)과 게이트 절연막(120)은 동일 물질로 동일 두께로 형성될 수 있다.
도전체(210)는 제2 트렌치(209) 내에, 제2 트렌치(109)의 완전히 채우지 않고 제2 트렌치(209)의 일부를 채우도록 형성될 수 있다. 도전체(210)는 게이트(110)와 동시에 제조될 수 있다. 즉, 도전체(210)와 게이트(110)는 동일 물질로, 동일 두께로 형성될 수 있다.
제2 컨택홀(208)은 층간 절연막(130) 및 도전체(210)의 일부를 관통하도록 형성될 수 있다. 제2 컨택홀(208)은 제1 컨택홀(108)과 동시에 제조될 수 있다. 즉, 제1 컨택홀(108)과 제2 컨택홀(208)은 서로 동일한 깊이로 형성될 수 있다.
제2 컨택홀(208) 내에, 제2 컨택(245)이 형성된다. 제2 컨택(245)은 제1 컨택(145)과 동시에 제조될 수 있다. 즉, 제1 컨택(145)과 제2 컨택(245)은 동일한 물질, 동일한 두께로 형성될 수 있다.
게이트 메탈(240)은 층간 절연막(130) 상부와 제2 컨택(245) 상부에 형성된다. 게이트 메탈(240)은 도 1에 도시된 것과 같이, 소오스 메탈(140)을 둘러싸는 형상일 수 있으나, 이에 한정되지 않는다. 도전체(210)는 제2 컨택(245)을 통해서 게이트 메탈(240)과 전기적으로 연결된다. 게이트 전압(Vg)은 게이트 메탈(240)을 통해서 도전체(210) 및 게이트(110)에 전달될 수 있다.
연결 정션(206) 내에 게이트 연결부(200)가 형성된다. 연결 정션(206)은 제1 도전형(예를 들어, P형)일 수 있다. 도시된 것과 같이, 연결 정션(206)의 깊이는 바디 영역(106)의 깊이보다 더 깊을 수 있다. 하지만, 연결 정션(206)의 농도는 바디 영역(106)의 농도보다 낮을 수 있다.
제2 영역(II)에는 필드확산 정션(306, 306a, 306b), 필드 플레이트 절연막(330), 제3 컨택홀(308), 제3 컨택(345), 필드 플레이트(340) 등이 형성될 수 있다.
필드확산 정션(306, 306a, 306b)은 제1 도전형(예를 들어, P형)일 수 있다. 도시된 것과 같이, 필드확산 정션(306, 306a, 306b)의 깊이는 바디 영역(106)의 깊이보다 더 깊을 수 있다. 또한, 필드확산 정션(306, 306a, 306b)의 농도는 바디 영역(106)의 농도보다 낮을 수 있다. 필드확산 정션(306, 306a, 306b)이 이러한 구성을 갖기 때문에, 제1 영역(I)에서 형성된 전계를 효과적으로 분산시킬 수 있다.
또한, 필드확산 정션(306, 306a, 306b)은 연결 정션(206)과 동시에 제조될 수 있다. 즉, 필드확산 정션(306, 306a, 306b)과 연결 정션(206)은 동일한 깊이와, 동일한 농도로 형성될 수 있다.
한편, 필드확산 정션(306, 306a, 306b)은 도시된 것과 같이, 다수개 있을 수 있다. 그런데, 몇몇의 필드확산 정션(306a, 306b)은 필드 플레이트(340)와 연결되지 않을 수 있다.
필드 플레이트 절연막(330)은 층간 절연막(130)과 동시에 제조될 수 있다. 즉, 필드 플레이트 절연막(330)은 층간 절연막(130)과 동일 물질, 동일 두께로 형성될 수 있다. 다르게 표현하면, 제2 영역(II)에 형성된 층간 절연막은 필드 플레이트 절연막(330)으로 사용될 수 있다.
제3 컨택홀(308)은 필드 플레이트 절연막(330)(즉, 층간 절연막) 및 기판(102)의 일부를 관통하도록 형성될 수 있다. 제3 컨택홀(308)은 제1 컨택홀(108), 제2 컨택홀(208)과 동시에 제조될 수 있다. 즉, 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308)은 서로 동일한 깊이로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 컨택홀(108)과 제3 컨택홀(308)만 동시에 제조될 수도 있다. 이러한 경우, 제1 컨택홀(108)과 제3 컨택홀(308)은 서로 동일한 깊이로 형성될 수 있다.
제3 컨택홀(308) 내에, 필드확산 정션(306)과 접하는 제3 컨택(345)이 형성된다. 제3 컨택(345)은 제1 컨택(145), 제2 컨택(245)과 동시에 제조될 수 있다. 즉, 제1 컨택(145), 제2 컨택(245), 제3 컨택(345)은 서로 동일한 높이, 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 컨택(145)과 제3 컨택(345)만 동시에 제조될 수도 있다. 이러한 경우, 제1 컨택(145)과 제3 컨택(345)은 서로 동일한 높이, 동일한 물질로 형성될 수 있다.
필드 플레이트(340)는 필드 플레이트 절연막(330)(즉, 층간 절연막) 상부와 제3 컨택(308) 상부에 형성된다. 필드 플레이트(340)은 도 1에 도시된 것과 같이, 게이트 메탈(240)을 둘러싸는 형상일 수 있으나, 이에 한정되지 않는다. 필드 플레이트(340)는 플로팅(floating)될 수 있다.
특정 레벨의 소오스 전압(Vg), 드레인 전압(Vd), 게이트 전압(Vg)이 트렌치 게이트형 트랜지스터(100)에 인가되면, 트렌치 게이트형 트랜지스터(100)가 동작하기 시작한다. 이 때, 전계가 트렌치 게이트형 트랜지스터(100)의 에지(edge) 부근(예를 들어, 106a)에 집중될 수 있다. 전계가 에지 부근에 집중되면, 항복 전압이 낮아질 수 있다. 그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 집중된 전계는 다수의 필드확산 정션(306, 306a, 306b)을 따라서 분산될 수 있다. 또한, 필드 플레이트(340)는 더욱 용이하게 전계의 분산을 할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에 따르면, 층간 절연막(130)을 형성하면서 필드 플레이트 절연막(330)을 같이 형성한다. 다른 말로 설명하면, 층간 절연막(130)을 필드 플레이트 절연막(330)으로 사용한다. 즉, 필드 플레이트 절연막(330)을 형성하기 위한 별도의 공정 및 별도의 마스크가 없다.
또한, 제1 컨택홀(108) 및 제1 컨택(145)을 형성하면서, 제3 컨택홀(308) 및 제3 컨택(345)을 동시에 형성한다. 즉, 제3 컨택홀(308) 및 제3 컨택(345)을 형성하기 위한 별도의 공정 및 별도의 마스크가 없다.
또한, 연결 정션(206)을 형성하면서, 필드확산 정션(306)을 동시에 형성한다. 즉, 필드확산 정션(306)을 형성하기 위한 별도의 공정 및 별도의 마스크가 없다.
정리하면, 제2 영역(II)에 형성되는 필드 플레이트 절연막(330), 제3 컨택홀(308), 제3 컨택(345), 필드확산 정션(306, 306a, 306b)을 형성하기 위한 별도의 공정 및 마스크가 없다. 따라서, 제조 공정이 단순화되고, 가격 경쟁력을 향상시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 이하에서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 필드확산 정션(306a, 306b)은 각각 제3 컨택(345a, 345b)을 통해서 필드 플레이트(340a, 340b)와 연결될 수 있다. 필드확산 정션(306a, 306b)이 필드 플레이트(340a, 340b)와 연결되어 있으면, 전계의 확산을 더욱 용이하게 할 수 있다.
제3 컨택홀(308a, 308b)은 필드 플레이트 절연막(330)(즉, 층간 절연막) 및 기판(102)의 일부를 관통하도록 형성될 수 있다. 제3 컨택홀(308a, 308b) 내에, 필드확산 정션(306a, 306b)과 접하는 제3 컨택(345a, 345b)이 형성된다. 필드 플레이트(340a, 340b)는 필드 플레이트 절연막(330) 상부와 제3 컨택(345a, 345b) 상부에 형성된다.
제3 컨택홀(308a, 308b)은 제3 컨택홀(308)과 동시에 제조될 수 있다. 제3 컨택(345a, 345b)은 제3 컨택(345)와 동시에 제조될 수 있다. 필드 플레이트(340a, 340b)는 필드 플레이트(340)와 동시에 제조될 수 있다.
도 4은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 이하에서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 층간 절연막(130)은 다수의 절연막(131, 132)으로 구성될 수 있다. 예를 들어, 하부에 위치하는 절연막(131)은 특성(예를 들어, 절연 특성, 갭필 특성 등)이 우수한 물질을 사용하고, 상부에 위치하는 절연막(132)는 빠르게 두껍게 형성할 수 있는 물질을 사용할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 이하에서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(4)에서, 제1 컨택(145)과 소오스 메탈(140), 제2 컨택(245)과 게이트 메탈(240), 제3 컨택(345)과 필드 플레이트(340)가 다마신 방식(damascene method)으로 제조될 수 있다. 예를 들어, 제1 컨택(145)과 소오스 메탈(140), 제2 컨택(245)과 게이트 메탈(240), 제3 컨택(345)과 필드 플레이트(340)는 구리로 만들어질 수 있다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 이하에서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 필드확산 정션(307, 307a, 307b)의 깊이와 바디 영역(106)의 깊이를 서로 동일하게 형성할 수 있다. 또한, 연결 정션(207)의 깊이와 바디 영역(106)의 깊이를 서로 동일하게 형성할 수 있다. 다만, 필드확산 정션(307, 307a, 307b)의 농도는, 바디 영역(106)의 농도보다 더 높을 수 있다. 연결 정션(207)의 농도도, 바디 영역(106)의 농도보다 더 높을 수 있다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다. 이하에서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 영역(I)에 트렌치 게이트형 트랜지스터(100)가 아닌, 플래나 트랜지스터(planar transistor)(101)가 형성될 수 있다. 플래나 트랜지스터(101)는 기판(102) 상에 형성된 게이트(110)와, 기판(102) 내에 게이트(110)와 접하여 형성된 소오스(112)를 포함할 수 있다.
또한, 층간 절연막(130)을 형성하면서 필드 플레이트 절연막(330)을 같이 형성한다. 다른 말로 설명하면, 층간 절연막(130)을 필드 플레이트 절연막(330)으로 사용한다. 제1 컨택홀(108) 및 제1 컨택(145)을 형성하면서, 제3 컨택홀(308) 및 제3 컨택(345)을 동시에 형성한다.
도 8a는 본 발명의 제7 실시예에 따른 반도체 장치를 포함하는 반도체 장치의 단면도이다. 도 8b는 본 발명의 제8 실시예에 따른 반도체 장치를 포함하는 반도체 장치의 단면도이다.
도 8a 및 도 8b를 참조하면, 본 발명의 제7 및 제8 실시예에 따른 반도체 장치(7, 8)는, 기판(102) 내에 수직방향으로 길게 연장된 제1 도전형(예를 들어, P형)의 불순물 필러(pillar)(199, 399)가 형성된다. 기판(102)이 제2 도전형(예를 들어, N형)이기 때문에, 도시된 것과 같이, 제1 도전형의 불순물 필러(199, 399)와 제2 도전형의 불순물 필러가 반복적으로 배치된 것과 같은 형상이 된다. 즉, PN이 반복적으로 배치된 형상이 된다. 여기서, PN 접합 부분에 공핍층이 형성되고, PN 사이의 좁은 공간에서 공핍층이 쉽게 수평으로(laterally) 확장될 수 있다. 즉, 낮은 전압에서 드리프트 영역이 완전히 공핍층으로 변하게 되어, 전계가 한 부분으로 집중되지 않는다. 따라서, 전류가 흐르는 드리프트 영역의 농도를 높게 설계하더라도, 높은 항복 전압을 확보할 수 있어서 반도체 장치(7)의 순방향 특성이 우수해 질 수 있다.
제1 영역(I)에 형성되는 필러(199)와 제2 영역(II)에 형성되는 필러(399)는 동시에 형성될 수 있다. 따라서, 필러(199), 필러(399)는 실질적으로 동일한 깊이에, 동일한 농도로 형성될 수 있다.
도 8a에 도시된 것처럼, 플래나 트랜지스터를 포함하는 반도체 장치(7)가 필러(199, 399)를 채용할 수도 있고, 도 8b에 도시된 것처럼 트렌치 게이트형 트랜지스터를 포함하는 반도체 장치(8)가 필러(199, 399)를 채용할 수 있다.
층간 절연막(130)을 형성하면서 필드 플레이트 절연막(330)을 같이 형성한다. 다른 말로 설명하면, 층간 절연막(130)을 필드 플레이트 절연막(330)으로 사용한다. 층간 절연막(130)과 필드 플레이트 절연막(330)은 동일한 두께이고, 동일한 물질을 포함할 수 있다.
도 9a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 회로도이다. 여기서, 반도체 시스템은 전원공급장치일 수 있다.
도 9a을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템(1101)은 트랜스포머(T1), 초크 코일(L1), 정류용 다이오드(D1), 평할용 컨덴서(C1), 스위칭 트랜지스터(Q1), 보상 제어부(1105) 등을 포함할 수 있다.
초크 코일(L)은 트랜스포머(T1)의 2차측 권선에 연결되어 전류 중첩 등의 왜곡을 보상한다. 스위칭 트랜지스터(Q1)은 초크 코일(L)을 통해 흐르는 전압이 출력단자로 출력되는 것을 스위칭한다. 보상 제어부(1105)는 스위칭 트랜지스터(Q1)에 제어 신호를 제공하여, 스위칭 트랜지스터(Q1)을 턴온/턴오프한다. 정류용 다이오드(D1)는 초크 코일(L)을 통해 전달된 전압을 정류한다. 평할용 컨덴서(C1)는 정류용 다이오드(D1)를 통해 정류된 전압을 평활하여 출력한다.
여기서, 보상 제어부(1105)는 입력전압의 주파수보다 더 빠르게 스위칭 트랜지스터(Q1)를 스위칭시키고, 스위칭 트랜지스터(Q1)의 동작시간을 입력전압의 크기에 비례하도록 조정할 수 있다. 이와 같이 함으로써, 보상 제어부(1105)의 스위칭 주기에 따라 초크 코일(L)에 흐르는 전류량이 제어됨으로써 역률이 보상될 수 있다.
한편, 도 1 내지 도 7을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치 중 적어도 하나가, 스위칭 트랜지스터(Q1)로 사용될 수 있다.
여기서는, 예시적으로 도 1 내지 도 7을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치가 전원 공급 장치에 사용되는 것만을 설명하였으나, 이에 한정되는 것은 아니다.
도 9b은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 9b를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140), 전원 공급 장치(1160) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 전원 공급 장치(1160)는 외부에서 입력된 전원을 변환하여, 각 구성요소(1110, 1120, 1130, 1140 등)에 제공할 수 있다. 전원 공급 장치(1160)는 전자 시스템(1100)에 1개 이상 들어갈 수 있다. 이러한 전원 공급 장치(1160)는 도 9b를 이용하여 설명한 장치일 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10a 및 도 10b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다. 도 10a는 태블릿 PC이고, 도 10b는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 11 내지 도 15, 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 11 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
우선 도 11을 참조하면, 기판(102) 내에 제1 도전형의 불순물을 임플란트하여, 바디 영역(106)을 형성한다.
이어서, 기판(102) 내에 제1 도전형의 불순물을 임플란트하여, 연결 정션(206)과 전계확산 정션(306, 306a, 306b)을 형성한다.
전술한 것과 같이, 연결 정션(206)과 전계확산 정션(306, 306a, 306b)은 바디 영역(106)보다 더 깊게 형성되고, 더 낮은 농도를 가질 수 있다. 즉, 연결 정션(206)과 전계확산 정션(306, 306a, 306b)을 임플란트할 때는, 바디 영역(106)을 임플란트할 때보다 더 높은 에너지와 더 낮은 농도로 임플란트할 수 있다.
도 12를 참조하면, 기판(102) 내에 제1 트렌치(109), 제2 트렌치(209)를 동시에 형성한다.
이어서, 기판(102)의 상면, 제1 트렌치(109)의 측벽 및 바닥면을 따라서 게이트 절연막(120)을 형성한다. 제2 트렌치(209)의 측벽 및 바닥면을 따라서 절연막(220)를 형성한다. 게이트 절연막(120)과 절연막(220)이 동시에 형성된다.
이어서, 제1 트렌치(109) 내에 제1 트렌치(109)의 완전히 채우지 않고 제1 트렌치(109)의 일부를 채우도록 게이트(110)를 형성한다. 제2 트렌치(209) 내에 제2 트렌치(209)의 완전히 채우지 않고 제2 트렌치(209)의 일부를 채우도록 도전체(210)를 형성한다. 게이트(110)와 도전체(210)는 예를 들어, 폴리실리콘일 수 있으나, 이에 한정되는 것은 아니다. 게이트(110)와 도전체(210)는 동시에 형성된다.
도 13를 참조하면, 제2 도전형의 불순물을 임플란트하여 소오스(112)를 형성한다.
이어서, 제1 영역(I) 상에 층간 절연막(130)을 형성하고, 제2 영역(II) 상에 필드 플레이트 절연막(330)을 형성한다. 즉, 층간 절연막(130)과 필드 플레이트 절연막(330)은 동시에 형성된다. 층간 절연막(130)과 필드 플레이트 절연막(330)은 동일한 두께, 동일한 물질로 형성될 수 있다. 층간 절연막(130)과 필드 플레이트 절연막(330)은 실리콘 산화막일 수 있으나, 이에 한정되는 것은 아니다.
이어서, 층간 절연막(130)의 표면을 평탄화한다. 예를 들어, CMP(Chemical Mechanical Polishing)을 이용할 수 있다.
도 14를 참조하면, 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308)을 형성한다. 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308)은 층간 절연막(130)(또는 필드 플레이트 절연막(330)) 및 기판(102)의 일부를 관통하여 형성된다. 전술한 것과 같이, 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308)은 동시에 형성된다. 즉, 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308)은 서로 동일한 깊이로 형성될 수 있다.
이어서, 별도의 마스크를 사용하지 않고 제1 컨택홀(108)의 아래에 고농도 바디 영역(116)을 형성한다.
도 15를 참조하면, 제1 컨택홀(108), 제2 컨택홀(208), 제3 컨택홀(308) 내에, 각각 제1 컨택(145), 제2 컨택(245), 제3 컨택(345)을 형성한다. 제1 컨택(145), 제2 컨택(245), 제3 컨택(345)은 동시에 형성된다. 따라서, 제1 컨택(145), 제2 컨택(245), 제3 컨택(345)은 동일한 물질로 동일한 두께로 형성될 수 있다.
다시 도 2를 참조하면, 층간 절연막(130) 상에 소오스 메탈(140), 게이트 메탈(240)을 형성하고, 필드 플레이트 절연막(330) 상에 필드 플레이트(340)를 형성한다. 여기서, 소오스 메탈(140), 게이트 메탈(240), 필드 플레이트(340)를 동시에 형성한다. 소오스 메탈(140), 게이트 메탈(240), 필드 플레이트(340)는 동일한 물질로 동일한 두께로 형성될 수 있다.
또한, 기판(102)의 뒷면에 드레인 메탈(150)을 형성한다.
도 16을 이용하여, 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 16은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 이하에서 도 11 내지 도 15를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 16을 참조하면, 기판(102) 내에 제1 도전형의 불순물을 임플란트하여, 바디 영역(106)을 형성한다. 이어서, 기판(102) 내에 제1 도전형의 불순물을 임플란트하여, 연결 정션(206)과 전계확산 정션(307, 307a, 307b)을 형성한다. 전술한 것과 같이, 연결 정션(206)과 전계확산 정션(307, 307a, 307b)은 바디 영역(106)보다 동일한 깊이로 형성되고, 더 높은 농도를 가질 수 있다. 즉, 연결 정션(206)과 전계확산 정션(307, 307a, 307b)을 임플란트할 때는, 바디 영역(106)을 임플란트할 때보다 더 높은 농도로 임플란트할 수 있다.
이후의 단계는, 도 12 내지 도 15를 이용하여 설명한 것과 실질적으로 동일하다.
도 17 및 도 7을 이용하여, 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 17을 참조하면, 제1 영역(I)에 플래나 트랜지스터(101)를 형성한다. 플래나 트랜지스터(101)는 기판(102) 상에 형성된 게이트(110)와, 기판(102) 내에 게이트(110)와 접하여 형성된 소오스(112)를 포함할 수 있다.
이어서, 층간 절연막(130)을 형성하면서 필드 플레이트 절연막(330)을 같이 형성한다. 다른 말로 설명하면, 층간 절연막(130)을 필드 플레이트 절연막(330)으로 사용한다.
이어서, 제1 컨택홀(108)를 형성하면서, 제3 컨택홀(308)를 동시에 형성한다. 따라서, 제1 컨택홀(108)의 깊이와 제3 컨택홀(308)의 깊이는 동일할 수 있다.
다시 도 7을 참조하면, 제1 컨택홀(108) 내에 제1 컨택(145)을 형성하고, 제3 컨택홀(308) 내에 제3 컨택을 형성한다. 제1 컨택(145)과 제3 컨택(345)를 동시에 형성한다.
이어서, 제1 컨택(145) 상에 소오스 메탈(140)을 형성하고, 제3 컨택(345) 상에 필드 플레이트(340)를 형성한다. 소오스 메탈(140)과 필드 플레이트(340)를 동시에 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 기판 108: 제1 컨택홀
110: 게이트 112: 소오스
116: 고농도 바디 영역 145: 제1 컨택
209: 제2 트렌치 245: 제2 컨택
306: 필드확산 정션 308: 제3 컨택홀
330: 필드 플레이트 절연막 340: 필드 플레이트
345: 제3 컨택

Claims (20)

  1. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터;
    상기 제2 영역에 형성된 제1 필드확산 정션;
    상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막;
    상기 제1 영역에, 상기 층간 절연막을 관통하고 상기 소오스와 접하는 제1 컨택; 및
    상기 제2 영역에, 상기 층간 절연막을 관통하고 상기 제1 필드확산 정션과 접하는 제2 컨택을 포함하고,
    상기 제1 컨택과 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 컨택과 상기 제2 컨택은 동시에 제조되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 컨택과 상기 제2 컨택은 각각 기판의 일부를 더 관통하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 컨택 상에 형성된 소오스 메탈과, 상기 제2 컨택 상에 형성된 필드 플레이트를 더 포함하고,
    상기 소오스 메탈과 상기 필드 플레이트는 동일한 두께이고, 동일한 물질을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 영역 내에 형성되고, 상기 트렌치 게이트형 트랜지스터와 상기 제1 필드확산 정션 사이에 배치된 제2 필드확산 정션을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제2 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 제2 필드확산 정션과 접하는 제3 컨택을 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 층간 절연막의 표면은 평탄화된 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 영역에 상기 게이트의 주변에 형성된 바디 영역을 더 포함하고,
    상기 소오스는 상기 바디 영역 내에 형성되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 바디 영역은 제1 깊이로 형성되고, 상기 제1 필드확산 정션은 상기 제1 깊이와 다른 제2 깊이로 형성되는 반도체 장치.
  10. 제 8항에 있어서,
    상기 바디 영역은 제1 농도로 형성되고, 상기 제1 필드확산 정션은 상기 제1 농도와 다른 제2 농도로 형성되는 반도체 장치.
  11. 제 8항에 있어서,
    상기 바디 영역은 제1 깊이 및 제1 농도로 형성되고,
    상기 제1 필드확산 정션은 상기 제1 깊이보다 깊은 제2 깊이와, 상기 제1 농도보다 낮은 제2 농도로 형성되는 반도체 장치.
  12. 제 8항에 있어서,
    상기 바디 영역은 제1 깊이 및 제1 농도로 형성되고,
    상기 제1 필드확산 정션은 상기 제1 깊이와 동일한 제2 깊이와, 상기 제1 농도보다 높은 제2 농도로 형성되는 반도체 장치.
  13. 제 8항에 있어서,
    상기 바디 영역 내에 상기 컨택홀의 바닥면과 접하도록 형성된 고농도 바디 영역을 더 포함하는 반도체 장치.
  14. 제 1항에 있어서,
    상기 제1 영역에 형성되고 상기 게이트에 게이트 전압을 제공하기 위한 게이트 연결부를 더 포함하고,
    상기 게이트 연결부는 상기 기판 내에 형성된 제2 트렌치와, 상기 제2 트렌치 내의 적어도 일부를 채우는 도전체를 포함하는 반도체 장치.
  15. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터;
    상기 제1 영역 상에 형성되고, 상기 트렌치 게이트형 트랜지스터를 커버하는 층간 절연막;
    상기 제2 영역에 형성된 제1 필드확산 정션;
    상기 제1 필드확산 정션 상에 형성되는 필드 플레이트; 및
    상기 제1 필드확산 정션과 상기 필드 플레이트 사이에 형성되고, 상기 층간 절연막과 동일한 두께이고, 동일한 물질을 포함하는 필드 플레이트 절연막을 포함하는 반도체 장치.
  16. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터;
    상기 제1 영역에 형성된 연결 정션;
    상기 제1 영역의 연결 정션에 형성되고 상기 게이트에 게이트 전압을 제공하기 위한 게이트 연결부로서, 상기 게이트 연결부는 상기 기판 내에 형성된 제2 트렌치와, 상기 제2 트렌치 내의 적어도 일부를 채우는 도전체를 포함하는 게이트 연결부; 및
    상기 제2 영역에 형성된 제1 필드확산 정션;
    상기 연결 정션과 상기 제1 필드확산 정션은 동일한 깊이와, 동일한 농도로 형성되는 반도체 장치.
  17. 트랜스 포머;
    상기 트랜스포머의 2차측 권선에 연결된 스위칭 장치를 포함하되, 상기 스위칭 장치는
    제1 영역과 제2 영역이 정의된 기판과,
    상기 제1 영역에 형성된 트렌치 게이트형 트랜지스터로서, 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하는 트렌치 게이트형 트랜지스터과,
    상기 제2 영역에 형성된 제1 필드확산 정션과,
    상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막과,
    상기 제1 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 소오스와 접하는 제1 컨택과,
    상기 제2 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 포함하는 반도체 시스템.
  18. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역에 바디 영역을 형성하고, 상기 제2 영역에 제1 필드확산 정션을 형성하고,
    상기 제1 영역에 트랜지스터를 형성하되, 상기 트랜지스터는 게이트와, 상기 기판 내에 상기 게이트의 주변에 형성되는 소오스를 포함하고,
    상기 기판 상에, 상기 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막을 형성하고,
    상기 제1 영역에, 상기 층간 절연막을 관통하고, 상기 소오스와 접하는 제1 컨택을 형성하고,
    상기 제2 영역에, 상기 층간 절연막을 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 형성하되,
    상기 제1 컨택과 상기 제2 컨택을 동시에 형성하는 반도체 장치의 제조 방법.
  19. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역에 바디 영역을 형성하고, 상기 제2 영역에 제1 필드확산 정션을 형성하고,
    상기 제1 영역에 트렌치 게이트형 트랜지스터를 형성하되, 상기 트렌치 게이트형 트랜지스터는 상기 기판 내에 형성된 제1 트렌치와, 상기 제1 트렌치 내의 적어도 일부를 채우는 게이트와, 상기 기판 내에 상기 제1 트렌치의 측벽에 형성되는 소오스를 포함하고,
    상기 기판 상에, 상기 트렌치 게이트형 트랜지스터와 상기 필드확산 정션을 모두 커버하는 층간 절연막을 형성하고,
    상기 제1 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 소오스와 접하는 제1 컨택을 형성하고,
    상기 제2 영역에, 상기 층간 절연막과 상기 기판의 일부를 관통하고, 상기 제1 필드확산 정션과 접하는 제2 컨택을 형성하되,
    상기 제1 컨택과 상기 제2 컨택은 동시에 형성하는 반도체 장치의 제조 방법.
  20. 액티브 영역과 터미네이션 영역이 정의되고, 제2 도전형의 기판;
    상기 액티브 영역과 상기 터미네이션 영역 내에 형성된, 제1 도전형의 필러;
    상기 액티브 영역 상에 형성된 층간 절연막; 및
    상기 터미네이션 영역 상에 형성되고, 상기 층간 절연막과 동일한 두께이고, 동일한 물질을 포함하는 필드 플레이트를 포함하는 반도체 장치.

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