JP2007221024A - 半導体装置 - Google Patents

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Abstract

【課題】終端領域での電界集中を緩和して終端領域での耐圧を高くすることができる半導体装置を提供する。
【解決手段】シリコン基板１１上に、シリコン基板１１よりも不純物濃度が低く高抵抗であるｎ型エピタキシャル層１２が例えば３〜４μｍの厚さに形成される。このｎ型エピタキシャル層１２に、スーパージャンクション構造を形成するｐ型カラム層１３が形成され、ｐ型ベース層１４がこの上部に形成される。終端領域には、このｐ型ベース層１４より接合深さが大きい終端層２１が形成される。
【選択図】図１

Description

本発明は半導体装置に係り、特に、所謂トレンチゲート型ＭＯＳトランジスタを含む半導体装置に関する。
近年、パワーＭＯＳトランジスタは、大電流・高耐圧（例えば耐圧６００Ｖ）のスイッチング電源の市場に加え、ノート型ＰＣをはじめとする移動体通信機器での省エネルギ用スイッチング市場（例えば耐圧３０Ｖ）での需要が急増している。こうした省エネルギ用スイッチング市場でのパワーＭＯＳトランジスタには、電池電圧で直接に駆動できる低電圧駆動化、低オン抵抗化、およびスイッチング損失低減のためゲートドレイン間容量の低減等が求められている。
一方、ＭＯＳトランジスタのオン抵抗は主にチャネル抵抗とドリフト抵抗からなるが、ドリフト抵抗を低減するＭＯＳトランジスタの構造として、所謂スーパージャンクション構造が知られている。スーパージャンクション構造は、縦長短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造としてドリフト層を形成したものである（例えば、特許文献１参照）。スーパージャンクション構造において、ｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすれば、擬似的にノンドープ層を作り出すことができる。これにより、求められる耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現することができる。
省エネルギ用スイッチング素子に適する耐圧３０Ｖ程度のパワーＭＯＳトランジスタにおいても、スーパージャンクション構造のドリフト層を形成することにより、より低オン抵抗を有するＭＯＳトランジスタとすることが可能である。しかし、こうした省エネルギ用スイッチング素子用途のパワーＭＯＳトランジスタでは、大電流・高耐圧用途のパワーＭＯＳトランジスタに比べ、スーパージャンクション構造のピッチを例えば１μｍ程度まで短くする必要がある。このような狭ピッチのスーパージャンクション構造は、熱拡散を防止するため、ＭＯＳ工程等も含めた最終工程で形成せざるを得ず、従って素子領域だけでなくこれを覆う終端領域にも形成することは困難である。このため、省エネルギ用スイッチング素子用途の耐圧３０Ｖ程度のパワーＭＯＳトランジスタにおいて、終端領域での電界集中を十分に緩和することができず、終端領域での耐圧を素子領域の耐圧との比較において十分に高くすることができないという問題があった。
特開２００３−２７３３５５号公報
本発明は、終端領域での電界集中を緩和して終端領域での耐圧を高くすることができる半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、第１導電型の第１半導体層と、この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成される第２導電型のベース層と、前記ベース層の下部の前記エピタキシャル層に所定の間隔で繰り返し形成される第２導電型のカラム層と、前記ベース層に選択的に形成される第１導電型の拡散層と、前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、前記第１半導体層の裏面側に接続される第１主電極と、前記拡散層及び前記ベース層に接続される第２主電極と、前記ベース層の外周である終端領域の前記エピタキシャル層上に形成される第２導電型の終端層とを備え、前記終端層は、前記ベース層よりも接合深さが大きくなるように形成されていることを特徴とする。
本発明の別の一態様に係る半導体装置は、第１導電型の第１半導体層と、この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成される第２導電型のベース層と、前記ベース層の下部の前記エピタキシャル層に所定の間隔で繰り返し形成される第２導電型のカラム層と、前記ベース層に選択的に形成される第１導電型の拡散層と、前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、前記第１半導体層の裏面側に接続される第１主電極と、前記拡散層及び前記ベース層に接続される第２主電極と、最外周の前記カラム層の更に外周の前記ベース層の下部に形成され前記エピタキシャル層よりも低い不純物濃度を有する第１導電型の半導体層とを備えたことを特徴とする。
この発明によれば、終端領域での電界集中を緩和して終端領域での耐圧を高くすることができる半導体装置を提供することができる。
次に、本発明の実施の形態に係る半導体装置を、図面を参照して詳細に説明する。
［第１の実施の形態］ 図１は、本発明の第１の実施の形態に係る半導体装置の断面構造を示す。この半導体装置は、半導体素子例えば所謂トレンチゲート型ｎチャネルＭＯＳトランジスタが形成される素子領域と、この素子領域を囲うように形成される終端領域とを備えている。この実施の形態でのＭＯＳトランジスタは、移動体通信機器の省エネルギ用スイッチング市場向けの耐圧３０Ｖ程度のものであるとする。また、ここでは半導体素子の例としてトレンチゲート型ｎチャネルＭＯＳトランジスタを示したが、本発明はこれに限定されるものではなく、ｐチャネルＭＯＳトランジスタでもよいし、ＩＧＢＴやショットキバリアダイオード等であってもよい。また、トレンチゲート型でなくプレーナ型の半導体素子にも本発明は適用可能である。
図１に示すように、素子領域に形成されるｎチャネルＭＯＳトランジスタは、ｎ＋型シリコン基板１１を備えている。このｎ＋型シリコン基板１１は、ドレイン電極１０に裏面において接続されるドレイン層として機能するものである。
このシリコン基板１１上に、シリコン基板１１よりも不純物濃度が低く高抵抗であるｎ型エピタキシャル層１２が例えば３〜４μｍの厚さに形成され、このｎ型エピタキシャル層１２に、所定のピッチ例えば１μｍ間隔でｐ型カラム層１３が形成される。このｐ型カラム層自体の幅Ｘ１は、例えば０．５μｍ程度である。カラム層１３は、ここでは紙面垂直方向にストライプ状に形成されているものとするが、これに限定されず、例えば平面図において格子状、千鳥状に形成されてもよい。
このカラム層１３と、間に挟まれるｎ型エピタキシャル層１２とにより、スーパージャンクション構造が形成される。すなわち、カラム層１３によりｐ型ピラー層が構成され、カラム層１３の間に挟まれるｎ型エピタキシャル層１２によりｎ型ピラー層が形成される。そして、ｐｎピラーに含まれるチャージ量（不純物量）を同じとすれば、擬似的にノンドープ層を作り出すことができる。
このスーパージャンクション構造部分即ちカラム層１３の上部にはｐ型ベース層１４が形成されている。このｐ型ベース層１４のカラム層１３の間の位置、すなわちｎ型ピラー層上に、ｐ型ベース層１４を貫通してエピタキシャル層１２に達するよう、複数のトレンチＴ１が形成される。トレンチＴ１は、この例では、紙面垂直方向に延びるストライプ状に形成されている。ストライプ状とする代わりに、メッシュ状にトレンチＴ１を形成してもよい。このトレンチＴ１にゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込み形成され、トレンチゲート型ＭＯＳトランジスタのゲート電極が形成される。
また、ｐ型ベース層１３の表面の、ゲート電極１６と隣接する位置に、ｎ＋型ソース層１７、及びｐ＋型コンタクト層１８が拡散形成されている。ソース電極１９は、このｎ＋型ソース層１７、及びｐ＋型コンタクト層１８に接続するように形成される。ソース電極１９は、フィールドプレート絶縁膜２０を介して終端領域まで延引されており、この延引部分がＭＯＳトランジスタの非導通時において空乏層を横方向に伸ばし電界集中を緩和するフィールドプレート電極として機能している。このフィールドプレート絶縁膜２０の下部の終端領域におけるエピタキシャル層１２の表面には、その接合深さＹ２がｐ型ベース層１４の接合深さＹ１よりも深いｐ−型終端層２１が形成される。
このｐ−型終端層２１の意義を説明する。上述のように、移動体通信機器の省エネルギ用スイッチング市場向けの耐圧３０Ｖ程度のＭＯＳトランジスタでは、スーパージャンクション構造部分のｐｎピラーピッチが例えば１μｍと非常に小さく設定される。このためカラム層１３は、後述するＭＯＳトランジスタの形成工程中の熱工程よりも後の工程において、マスクを用いたイオン打ち込みにより形成される必要がある。従って、カラム層１は素子領域においてのみ形成可能であり、終端領域において形成することは困難である。しかし、スーパージャンクション構造が形成されることにより高い不純物濃度を与えられたエピタキシャル層１２のみで終端領域が形成されるのでは、終端領域の耐圧が素子領域に比べ低くなってしまう。
そこで本実施の形態では、終端領域において、その接合深さＹ２がｐ型ベース層１４の接合深さＹ１よりも深いｐ−型終端層２１を形成する。ｐ−型終端層２１は好ましくは、カラム層１３の幅Ｘ１よりも大きい幅Ｘ２を有する。このように接合深さの大きい終端層２１が形成されることにより、ＭＯＳトランジスタのターンオフ時に逆バイアス電圧が印加されても、終端領域においてｎ型エピタキシャル層１２と終端層２１との間に、エピタキシャル層１２の底部も含めて空乏層が広がり、これにより終端領域における電界の集中が緩和される。従って、終端領域の耐圧を素子領域の耐圧と比べても十分に高く保つことが可能になる。なお、空乏層をエピタキシャル層１２の底部まで広げるためには、終端層２１の接合深さＹ２は、エピタキシャル層１２の厚さＹ３の４０％以上の厚みとされることが好ましい。
なお、この実施の形態において、図２に示すように、カラム層１３の上部のｐ型ベース層１４の表面にトレンチを形成し、このトレンチの底部にコンタクト層１８を形成すると共に、このトレンチにソース電極１９が埋め込まれるようにすることも可能である。この場合、カラム層１３をイオン注入により形成する場合、より低エネルギで注入を行うことが可能になる。
［第２の実施の形態］ 次に、本発明の第２の実施の形態を、図３を参照して説明する。図３において、図１と同一の構成要素には同一の符号が付されており、同一の構造及び機能を有しているので、以下ではその詳細な説明は省略する。
この実施の形態では、ｐ−型終端層２１の下部に、ｎ型エピタキシャル層１２より実効的な不純物濃度及びキャリア濃度が小さく高抵抗を有するｎ−型埋め込み層２２を備えている。このｎ−型埋め込み層２２は、終端層２１を形成する際、ボロン（Ｂ）を高エネルギでイオン打ち込みすることにより形成され得る。このように、キャリア濃度が低いｎ−型埋め込み層２２が終端層２１の下部に形成されることにより、ＭＯＳトランジスタの非導通時において、終端領域での空乏層が広がりやすくなり、終端領域の耐圧をより向上させることが可能になる。
［第３の実施の形態］ 次に、本発明の第３の実施の形態を、図４を参照して説明する。図４において、図３と同一の構成要素には同一の符号が付されており、同一の構造及び機能を有しているので、以下ではその詳細な説明は省略する。この実施の形態では、終端領域において終端層２１を形成しておらず、ｎ−型埋め込み層２２のみがエピタキシャル層１２の底部に形成され、ｐ型ベース層１４が終端領域まで延長されている点で、第３の実施の形態と異なっている。この形態においても、ｎ−型埋め込み層２２のキャリア濃度が低く設定されていれば、ＭＯＳトランジスタの非導通時において空乏層をシリコン基板１１近くまで伸ばすことが可能になり、これにより終端領域の耐圧を素子領域との比較において十分に高く維持することが可能になる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
本発明の第１の実施の形態に係る半導体装置の断面構造を示す。 第１の実施の形態の変形例を示す。 本発明の第２の実施の形態に係る半導体装置の断面構造を示す。 本発明の第３の実施の形態に係る半導体装置の断面構造を示す。
符号の説明
１０・・・ドレイン電極、 １１・・・ｎ＋型シリコン基板、 １２・・・ｎ型エピタキシャル層、 １３・・・ｐ型カラム層、 １４・・・ｐ型ベース層、 Ｔ１・・・トレンチ、 １５・・・ゲート絶縁膜、 １６・・・ゲート電極、 １７・・・ｎ＋型ソース層、 １８・・・ｐ＋型コンタクト層、 １９・・・ソース電極、 ２０・・・フィールドプレート絶縁膜、 ２１・・・ｐ−型終端層、 ２２・・・ｎ−型埋め込み層。

Claims (5)

  1. 第１導電型の第１半導体層と、
    この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、
    前記エピタキシャル層の表面に形成される第２導電型のベース層と、
    前記ベース層の下部の前記エピタキシャル層に所定の間隔で繰り返し形成される第２導電型のカラム層と、
    前記ベース層に選択的に形成される第１導電型の拡散層と、
    前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、
    前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、
    前記第１半導体層の裏面側に接続される第１主電極と、
    前記拡散層及び前記ベース層に接続される第２主電極と、
    前記ベース層の外周である終端領域の前記エピタキシャル層上に形成される第２導電型の終端層と
    を備え、
    前記終端層は、前記ベース層よりも接合深さが大きくなるように形成されていることを特徴とする半導体装置。
  2. 前記終端層の幅は、前記カラム層の幅よりも大きいことを特徴とする請求項１記載の半導体装置。
  3. 前記終端層の不純物濃度は、前記カラム層の不純物濃度より低く設定されることを特徴とする請求項１記載の半導体装置。
  4. 前記終端層の下部に、前記エピタキシャル層の不純物濃度よりも低い不純物濃度を有する第１導電型の埋め込み層を更に備えた請求項１記載の半導体装置。
  5. 第１導電型の第１半導体層と、
    この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、
    前記エピタキシャル層の表面に形成される第２導電型のベース層と、
    前記ベース層の下部の前記エピタキシャル層に所定の間隔で繰り返し形成される第２導電型のカラム層と、
    前記ベース層に選択的に形成される第１導電型の拡散層と、
    前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、
    前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、
    前記第１半導体層の裏面側に接続される第１主電極と、
    前記拡散層及び前記ベース層に接続される第２主電極と、
    最外周の前記カラム層の更に外周の前記ベース層の下部に形成され前記エピタキシャル層よりも低い不純物濃度を有する第１導電型の半導体層と
    を備えたことを特徴とする半導体装置。
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