JP5609876B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、特にトレンチを有する絶縁ゲート型半導体装置に関する。
従来技術として、外周領域に複数の拡散層を形成し、高耐圧の半導体素子を提供する技術が知られている。
図９は、特許文献１に記載された従来の半導体装置の断面構造を示す図である。特許文献１に記載された従来の半導体装置は、半導体基体上に形成されたセル領域と外周領域とを有するトレンチ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）５００である。
セル領域を形成するＩＧＢＴセルの１つは、ｎ−型のドリフト層５１と、ｐ型のベース層５２と、ｎ＋型のエミッタ層５３と、ｐ＋型のコレクタ層５４と、ｎ＋型のバッファ層５５と、ゲートトレンチ６１内にゲート絶縁膜６２を介して形成されるゲート電極７１と、エミッタ電極７２と、コレクタ電極７３とを備える。
外周領域は、ｎ−型のドリフト層５１と、ｐ型のベース層５２と、ｎ＋型のチャネルストッパ層５７と、複数のｐ＋型のフロート層５８と、絶縁膜６６と、ＥＱＲ電極７５とを備える。
ＩＧＢＴ５００において、ゲートオフ状態のときコレクタ電極７３にプラス電圧を印加し、電圧を徐々に高くすると、セル領域を構成するドリフト層５１とベース層５２との界面から半導体基体の表面及び外周領域に向かって空乏層８０が広がる。空乏層８０は、破線を用いて示すようにドリフト層５１内に広がり、複数のフロート層５８を超え、チャネルストッパ層５７の近傍まで広がる。このように複数のフロート層５８がドリフト層５１の内部に延在する空乏層８０の端部の曲率を小さくできるので、電界集中が緩和され、従来の半導体装置の高耐圧化を図ることができる。
ところで、特に湿中環境において、可動イオンやマイナスイオン或いは水分が外周構造表面の酸化膜表面に侵入した場合に、酸化膜下の半導体基体表面にプラスの電荷が誘起されることによって電位分布の不均一な部分が生じ、耐圧の低下を招くことが知られている。また、従来の半導体装置において、半導体基体の表面側に延在する空乏層８０の端部は、ドリフト層５１、ベース層５２及びフロート層５８のほぼ全面に露出される。即ち、従来の半導体装置は、上記の可動イオン等の影響による耐圧変動を生じやすい構造であり、十分な信頼性を得ることができなかった。
また、可動イオン等の影響を抑制するために、絶縁膜６６上に導電膜を形成する等の対策がなされているが、半導体装置の製造工程が複雑になり、コストが上昇してしまう。
本発明は、上記の課題を解決するために創案されたものであり、耐圧を向上しつつ、高い信頼性を得ることができる半導体装置を提供することである。また、本発明は、安価に製作することができる半導体装置を提供することである。
上記の課題を解決するため、本発明の実施例に係る特徴は、半導体装置において、第１導電型を有する第１の半導体層と、第１の半導体層の表面に島状に形成され、且つ、第１導電型とは異なる第２導電型を有する第２の半導体層２と、第２の半導体層の表面に島状に形成され、且つ、第１導電型を有する第３の半導体層３と、第２の半導体層と前記第３の半導体層とを貫通して第１の半導体層の内部に達する複数のゲートトレンチと、を有するセル領域と、セル領域の周囲において、第２の半導体層を貫通し、第１の半導体層内に達する複数の外周トレンチ１４と、セル領域の周囲においてセル領域から離れた第１の半導体層の最外周領域における表面に島状に形成され、且つ、第１導電型を有する終端層と、を有する外周領域と、を備え、第１の半導体層、第２の半導体層、第３の半導体層及び終端層が、第１の半導体層の表面側において第１の半導体層が表面に露出されない半導体基体を構成し、終端層の不純物濃度が第２半導体層の不純物濃度に対して０．２％〜１．０％に形成され、終端層は、隣接する外周トレンチ同士を結合する容量が不均一になることを抑制するように形成されることである。
本発明によれば、耐圧を向上しつつ、高い信頼性を得ることができる半導体装置を提供することができる。更に、本発明によれば、安価に製作することができる半導体装置を提供することができる。
本発明の実施例は、特にトレンチ型構造を有するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を有する半導体装置に本発明を適用した例を説明するものである。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図１は、本発明の実施例１に係る半導体装置の断面構造を示す図であり、図２は、本発明の実施例１に係る半導体装置の外周領域における要部の断面構造を示す図である。
実施例１に係る半導体装置は、ＩＧＢＴ１００を備え、半導体基体１０上に形成されたセル領域と外周領域とを有する。セル領域は、複数のＩＧＢＴセルを有し、ＩＧＢＴ１００に流れる電流を導通及び遮断する駆動領域である。外周領域は、複数の外周トレンチ１４を有し、電界集中を緩和することによって、ＩＧＢＴ１００の高耐圧化を実現することができる非駆動領域である。
セル領域を形成するＩＧＢＴセルの１つは、ｎ−型のドリフト層１と、ｐ型のベース層２と、ｎ＋型のエミッタ層３と、ｐ＋型のコレクタ層４と、ｎ＋型のバッファ層５と、ゲートトレンチ１１内にゲート絶縁膜１２を介して形成されるゲート電極２１とを備える。ＩＧＢＴセルのベース層２及びエミッタ層３には層間絶縁膜１３上に形成されるエミッタ電極２２が電気的に接続され、コレクタ層４にはコレクタ電極２３が電気的に接続される。セル領域における半導体基体１０は、ドリフト層１とベース層２とエミッタ層３とコレクタ層４とバッファ層５とから構成される。
ドリフト層１は、後述する構造により、セル領域において半導体基体１０の表面（図１における上面）に露出されない。ベース層２は、本発明に係る第２の半導体層に該当し、セル領域から外周領域まで横方向に広がるようにドリフト層１の表面において島状に形成される。エミッタ層３は、本発明に係る第３の半導体層に該当し、ベース層２の表面において島状に形成される。コレクタ層４は、本発明に係る第４の半導体層に該当し、ドリフト層１の裏面側（図１における下面側）において一様に形成される。バッファ層５は、ドリフト層１の裏面であってドリフト層１とコレクタ層４との間に一様に形成される。ＩＧＢＴ１００において、ドリフト層１とバッファ層５とを合わせたものが本発明に係る第１の半導体層であるが、バッファ層５は設けなくても良い。その場合、ドリフト層１が本発明に係る第１の半導体層となる。
ゲートトレンチ１１は、半導体基体１０の表面から裏面に向かって、ベース層２及びエミッタ層３を貫通してドリフト層１内にこのゲートトレンチ１１の底面が達する深さに形成される。ゲート絶縁膜１２は、ゲートトレンチ１１の内壁及び底面に沿って一様に形成され、各半導体層とゲート電極２１とを絶縁する。層間絶縁膜１３は、ゲートトレンチ１１及びゲート絶縁膜１２の上に形成され、ゲート電極２１とエミッタ電極２２とを絶縁する。ゲート電極２１は、ゲートトレンチ１１の内部を充填するようにゲート絶縁膜１２を介して形成される。
外周領域は、ｎ−型のドリフト層１と、ｐ型のベース層２と、ｎ−型のチャネルストッパ層６と、ｎ＋型のチャネルストッパ層７と、絶縁膜１６と、外周トレンチ１４内に絶縁膜１５を介して形成される導電層２４と、等電位リング電極（以下、単にＥＱＲ電極という）２５とを備える。外周領域における半導体基体１０は、ドリフト層１とベース層２とチャネルストッパ層６とチャネルストッパ層７とから構成される。
外周領域におけるベース層２の横方向の広がりは、最外周に配設された外周トレンチ１４によって堰き止められ、この外周トレンチ１４の位置において終端となされている。チャネルストッパ層６は、本発明に係る終端層に該当し、ドリフト層１の最外周領域における表面において島状に形成される。チャネルストッパ層６は、ドリフト層１の最外周領域においてこのドリフト層１にｎ型不純物を拡散することによって形成され、平面的に見てベース層２及び外周トレンチ１４と重複するように形成される。上記のような構造により、ドリフト層１は、外周領域においても半導体基体１０の表面に露出しない。従って、ベース層２とチャネルストッパ層６とによって形成されるｐｎ接合は、半導体基体１０の内部にのみ形成され、半導体基体１０の表面に露出されない。また、図１に示すチャネルストッパ層６は、外周トレンチ１４よりも深く形成されるが、外周トレンチ１４よりも浅く形成しても良い。また、チャネルストッパ層７は、チャネルストッパ層６の表面において島状に形成されるが、省略しても良い。
ここで、各半導体層の一例の不純物濃度は以下の通り設定されている。ドリフト層１は１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３、ベース層２は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３、チャネルストッパ層６は１×１０１３ｃｍ−３〜５×１０１６ｃｍ−３となるように形成される。なお、後述するように、ベース層２の不純物濃度に対して、チャネルストッパ層６の不純物濃度を０．２％〜１．０％に設定することが望ましい。
外周トレンチ１４は、半導体基体１０の表面から裏面に向かって、ベース層２を貫通してドリフト層１内に達する深さに形成され、平面的に見てセル領域の外周を包囲するように環状に形成される。外周トレンチ１４は、その製造過程のエッチング工程において、ベース層２の外周端（拡散層端の湾曲部）を除去するように形成される。即ち、ＩＧＢＴ１００におけるベース層２の横方向の広がりは、最外周に配設された外周トレンチ１４によって堰き止められ、この外周トレンチ１４の位置において終端となる。絶縁膜１５は、外周トレンチ１４の内壁に沿って一様に形成され、各半導体層と導電層２４とを絶縁する。絶縁膜１６は、外周トレンチ１４及び絶縁膜１５の上に形成される。
導電層２４は、外周トレンチ１４の内部を充填するように絶縁膜１５を介して形成される。ＥＱＲ電極２５は、チャネルストッパ層６、チャネルストッパ層７及びコレクタ電極２３と電気的に接続されるように形成され、平面的に見てセル領域の外周を包囲するように環状に形成される。
実施例１に係るＩＧＢＴ１００の作用効果は以下の通りである。ＩＧＢＴ１００において、ゲートオフ状態に制御し、コレクタ電極７３にプラス電圧を印加し、電圧を徐々に高くすると、セル領域を構成するドリフト層１とベース層２との界面及びドリフト層１とゲートトレンチ１１との界面から半導体基体１０の表面及び外周領域に向かって空乏層８Ｂが広がる。このとき、外周トレンチ１４内の導電層２４同士は絶縁膜１５を介して容量結合となるので、セル領域から離れるにつれて外周トレンチ１４毎の電位が上昇する。また、隣接する外周トレンチ１４の間に挟まれたベース層２の内部はほぼ等電位となる。図１に破線で示すように、空乏層８Ｂは、ドリフト層１内及びベース層２内に広がり、複数の外周トレンチ１４を超え、チャネルストッパ層６の内部にまで広がる。このように複数の外周トレンチ１４によってドリフト層１の内部に延在する空乏層８Ｂの端部の曲率を小さくすることができるので、電界集中は緩和される。従って、実施例１に係るＩＧＢＴ１００の高耐圧化を実現することができる。
なお、ベース層２の拡散層端の湾曲部を完全に除去するために、複数の外周トレンチ１４のうちの一部の外周トレンチ１４の幅を、ゲートトレンチ１１或いは他の一部の外周トレンチ１４の幅よりも広く形成することが好ましい。これにより、ベース層２は半導体基体１０の幅方向において略均一な深さに形成されるので、隣接する外周トレンチ１４同士を結合する容量が不均一になることを抑制することができる。
また、図２に示すように、半導体基体１０の表面側に広がる空乏層８Ａは、主にベース層２の内部に広がる。このとき、空乏層８Ａの端部は、ベース層２内部において、ドリフト層１とベース層２との界面付近から、外周トレンチ１４のセル領域側の外壁付近に延在する。さらに、空乏層８Ａの端部は、半導体基体１０の表面に露出され、外周トレンチ１４のセル領域側の外壁、底部及びチャネルストッパ層６側の外壁に沿って半導体基体１０内部に延在し、ベース層２内部のドリフト層１とベース層２との界面付近に延在する。また、図２に示すように、最外周に配設された外周トレンチ１４のセル領域側の外壁に沿って延在する空乏層８Ａの端部は、チャネルストッパ層６内部から半導体基体１０の内部に向かって延伸する。上記のように、実施例１に係るＩＧＢＴ１００において、半導体基体１０の表面側に延在する空乏層８Ａの端部が半導体基体１０の表面に露出される領域は、従来の半導体装置よりも小さくなる。従って、可動イオン等の影響による耐圧変動が生じにくく、高い信頼性を有する半導体装置を得ることができる。また、外周トレンチ１４はゲートトレンチ１１と同一の製造工程を用いて形成することができるので、外周トレンチ１４を形成するための製造工程数を実質的に削減することができ、従来の半導体装置に比べてＩＧＢＴ１００を安価に製造することができる。
また、ベース層２の横方向の広がりが最外周に配設された外周トレンチ１４の領域において終端となるように設定されるとともに、ベース層２とチャネルストッパ層６とが半導体基体１０の内部でのみ隣接するため、空乏層８Ｂの端部が半導体基体１０の表面に露出されることを抑制することができる。さらに、チャネルストッパ層６は、空乏層８Ｂの横方向への広がりを抑制し、空乏層８Ｂの端部が半導体基体１０の側面に露出されることを防止することができる。従って、可動イオン等の影響を受けにくく高い信頼性を有する半導体装置を得ることができる。
また、チャネルストッパ層６が、ベース層２に対して十分低い不純物濃度を有するため、ＩＧＢＴ１００の製造過程においてベース層２が局所的に浅くなることを抑制することができる。即ち、隣接する外周トレンチ１４同士を結合する容量が不均一になることを抑制し、局所的に高い電圧が印加されることを防止することができる。従って、実施例１に係る半導体装置の信頼性を改善することができる。さらに、ベース層２とチャネルストッパ層６とを離間して形成した場合よりも半導体装置のチップサイズを縮小することができる。
［変形例１］
図３に示すように、実施例１の変形例１に係る半導体装置においては、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４に至らず、この最外周に配設された外周トレンチ１４のセル領域側となる内側まで延伸されている。更に、ベース層２の横方向の広がりは、この変形例１において、チャネルストッパ層６の内部であって、チャネルストッパ層７まで至らない範囲内において延伸されている。
図３に示すように、実施例１の変形例１に係る半導体装置においては、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４に至らず、この最外周に配設された外周トレンチ１４のセル領域側となる内側まで延伸されている。更に、ベース層２の横方向の広がりは、この変形例１において、チャネルストッパ層６の内部であって、チャネルストッパ層７まで至らない範囲内において延伸されている。
図４は、高温高湿条件における耐圧試験結果を示す図である。図４中、縦軸はドレイン−ソース間バイアス電圧［Ｖ］であり、横軸は時間［分］である。試料Ｓ１、Ｓ２、Ｓ３は、いずれも変形例１に係る半導体装置であって、ベース層２の横方向の広がりが最外周に配設された外周トレンチ１４よりも外側に延伸された半導体装置の耐圧試験結果である。試料Ｓ４、Ｓ５、Ｓ６は、いずれもベース層２の横方向の広がりが最外周に配設された外周トレンチ１４の領域よりも更に外側に延伸されるように設定された半導体装置の耐圧試験結果である。
図４から明らかなように、変形例１に係る半導体装置においては、時間経過に伴う耐圧の劣化がなく、信頼性が高い半導体装置を得ることができる。
［変形例２］
図５に示すように、実施例１の変形例２に係る半導体装置においては、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４の領域において終端とならずに、この最外周に配設された外周トレンチ１４よりも更に外側に延伸されている。更に、ベース層２の横方向の広がりは、この変形例２において、チャネルストッパ層６の内部であって、チャネルストッパ層７まで至らない範囲内において延伸されている。
図５に示すように、実施例１の変形例２に係る半導体装置においては、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４の領域において終端とならずに、この最外周に配設された外周トレンチ１４よりも更に外側に延伸されている。更に、ベース層２の横方向の広がりは、この変形例２において、チャネルストッパ層６の内部であって、チャネルストッパ層７まで至らない範囲内において延伸されている。
変形例２に係る半導体装置においては、前述の図４に示す試料Ｓ４、Ｓ５、Ｓ６の耐圧試験結果のように時間経過に伴う耐圧の劣化が生じるものの、空乏層８Ｂの端部が半導体基体１０の表面に露出されないので、可動イオン等の影響を受けにくく高い信頼性を得ることができる。
［変形例３］
図６に示すように、実施例１の変形例３に係る半導体装置においては、変形例２に係る半導体装置と同様に、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４の領域において終端とならずに、この最外周に配設された外周トレンチ１４よりも更に外側に延伸されている。変形例３に係る半導体装置は、更に、ベース層２の横方向の端部とチャネルストッパ層６の端部とが隣接し、ここでは互いに接触しｐｎ接合を形成している。
図６に示すように、実施例１の変形例３に係る半導体装置においては、変形例２に係る半導体装置と同様に、ベース層２の横方向の広がりが、最外周に配設された外周トレンチ１４の領域において終端とならずに、この最外周に配設された外周トレンチ１４よりも更に外側に延伸されている。変形例３に係る半導体装置は、更に、ベース層２の横方向の端部とチャネルストッパ層６の端部とが隣接し、ここでは互いに接触しｐｎ接合を形成している。
変形例３に係る半導体装置においては、実施例１に係る半導体装置と同様に、空乏層８Ｂの端部が半導体基体１０の表面に露出されないので、可動イオン等の影響を受けにくく高い信頼性を得ることができる。
本発明の実施例２は、前述の実施例１に係る半導体装置において、外周領域のＥＱＲ電極２５の形状を変えた例を説明するものである。
図７に示すように、実施例２に係る半導体装置においては、外周領域の終端層であるチャネルストッパ領域６及び７に電気的に接続されたＥＱＲ電極２５は、最外周に配設された外周トレンチ１４上にこの外周トレンチ１４に重複して配設される第１のフランジ部２５Ｆを備えている。第１のフランジ部２５Ｆは、ＥＱＲ電極２５からセル領域側（内側）に突出された部分である。第１のフランジ部２５Ｆは、ここではＥＱＲ電極２５と同一層及び同一導電性材料により形成され、ＥＱＲ電極２５と一体に構成されている。第１のフランジ部２５Ｆは外周トレンチ１４上に絶縁膜１６を介して配設されている。
実施例２に係る半導体装置においては、最外周に配設された外周トレンチ１４内部の導電層２４とＥＱＲ電極２５との容量結合を外周トレンチ１４に重複して配設された第１のフランジ部２５Ｆによって改善することができる。
なお、第１のフランジ部２５Ｆは、最外周に配設された外周トレンチ１４上においてそれに重複して形成されているが、チャネルストッパ領域６に重複する領域内において、更にセル領域側に延伸させてもよい。また、第１のフランジ部２５Ｆは、更に外周領域において、チャネルストッパ領域６の領域を越えてセル領域側に延伸させてもよい。
［変形例］
図８に示すように、実施例２の変形例に係る半導体装置は、実施例２に係る半導体装置の外周領域において、最外周に配設された外周トレンチ１４内部に充填された導電層２４に接続され、半導体基体１０上において突出し、ＥＱＲ電極２５の第１のフランジ部２５Ｆに重複して配設された第２のフランジ部２４Ｆを備えている。
図８に示すように、実施例２の変形例に係る半導体装置は、実施例２に係る半導体装置の外周領域において、最外周に配設された外周トレンチ１４内部に充填された導電層２４に接続され、半導体基体１０上において突出し、ＥＱＲ電極２５の第１のフランジ部２５Ｆに重複して配設された第２のフランジ部２４Ｆを備えている。
変形例に係る半導体装置においては、最外周に配設された外周トレンチ１４内部の導電層２４とＥＱＲ電極２５との容量結合を、第１のフランジ部２５Ｆと第２のフランジ部２４Ｆを重複させることによって更に改善することができる。
以上、本発明の実施例について説明したが、本発明は上記実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において種々の変更が可能である。例えば、本発明は、上記の実施例におけるｐ型及びｎ型の導電型を入れ替えても良く、外周トレンチ１４がチャネルストッパ層６よりも深くなるように形成しても良い。また、本発明は、ＭＯＳＦＥＴ等のトレンチを有する絶縁ゲート型半導体装置に適用することができる。
本発明は、耐圧を向上しつつ、高い信頼性を得ることができる半導体装置に広く利用することができる。
１ ドリフト層
２ ベース層
３ エミッタ層
４ コレクタ層
５ バッファ層
６、７ チャネルストッパ層
８Ａ、８Ｂ 空乏層
１２ ゲート絶縁膜
１３、１６ 層間絶縁膜
１４ 外周トレンチ
１５、１６ 絶縁膜
２１ ゲート電極
２２ エミッタ電極
２３ コレクタ電極
２４ 導電層
２４Ｆ 第２のフランジ部
２５ ＥＱＲ電極
２５Ｆ 第１のフランジ部
２ ベース層
３ エミッタ層
４ コレクタ層
５ バッファ層
６、７ チャネルストッパ層
８Ａ、８Ｂ 空乏層
１２ ゲート絶縁膜
１３、１６ 層間絶縁膜
１４ 外周トレンチ
１５、１６ 絶縁膜
２１ ゲート電極
２２ エミッタ電極
２３ コレクタ電極
２４ 導電層
２４Ｆ 第２のフランジ部
２５ ＥＱＲ電極
２５Ｆ 第１のフランジ部
Claims (7)
- 第１導電型を有する第１の半導体層と、
前記第１の半導体層の表面に島状に形成され、且つ、前記第１導電型とは異なる第２導電型を有する第２の半導体層と、
前記第２の半導体層の表面に島状に形成され、且つ、前記第１導電型を有する第３の半導体層と、
前記第２の半導体層と前記第３の半導体層とを貫通して前記第１の半導体層の内部に達する複数のゲートトレンチと、を有するセル領域と、
前記セル領域の周囲において、前記第２の半導体層を貫通し、前記第１の半導体層内に達する複数の外周トレンチと、
前記セル領域の周囲において前記セル領域から離れた前記第１の半導体層の最外周領域における表面に島状に形成され、且つ、前記第１導電型を有する終端層と、を有する外周領域と、を備え、
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層及び前記終端層が、前記第１の半導体層の表面側において前記第１の半導体層が表面に露出されない半導体基体を構成し、
前記終端層の不純物濃度が前記第２半導体層の不純物濃度に対して０．２％〜１．０％に形成され、前記終端層は、隣接する前記外周トレンチ同士を結合する容量が不均一になることを抑制するように形成されることを特徴とする半導体装置。 - 前記終端層が、前記第２の半導体層に隣接し、前記第２の半導体層の拡散層端が、前記外周トレンチに隣接していることを特徴とする請求項１に記載の半導体装置。
- 前記終端層が、前記第２の半導体層に隣接し、前記第２の半導体層の拡散層端が、最外周に配設された前記外周トレンチよりも前記セル領域側に配設されていることを特徴とする請求項１に記載の半導体装置。
- 前記終端層に接続され、前記最外周に配設された前記外周トレンチ上にこの外周トレンチに重複して配設される第１のフランジ部を有する等電位リング電極を更に備えたことを特徴とする請求項１に記載の半導体装置。
- 前記終端層に接続され、前記最外周に配設された前記外周トレンチ上にこの外周トレンチに重複して配設される第１のフランジ部を有する等電位リング電極を更に備えたことを特徴とする請求項２に記載の半導体装置。
- 前記終端層に接続され、前記最外周に配設された前記外周トレンチ上にこの外周トレンチに重複して配設される第１のフランジ部を有する等電位リング電極を更に備えたことを特徴とする請求項３に記載の半導体装置。
- 前記最外周に配設された前記外周トレンチ内部に充填された導電層に接続され、この外周トレンチの周囲に前記半導体基体上において突出し、前記等電位リング電極の前記第１のフランジ部に重複して配設された第２のフランジ部を更に備えたことを特徴とする請求項４に記載の半導体装置。
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| JP6160477B2 (ja) * | 2013-12-25 | 2017-07-12 | トヨタ自動車株式会社 | 半導体装置 |
| JP2015146368A (ja) * | 2014-02-03 | 2015-08-13 | 株式会社東芝 | 半導体装置 |
| JP2015185656A (ja) * | 2014-03-24 | 2015-10-22 | サンケン電気株式会社 | 半導体装置 |
| JP6641983B2 (ja) * | 2015-01-16 | 2020-02-05 | 株式会社デンソー | 半導体装置 |
| CN104716192B (zh) * | 2015-03-31 | 2017-09-05 | 无锡新洁能股份有限公司 | 利用电荷耦合实现耐压的功率mos器件及其制备方法 |
| JP6624370B2 (ja) * | 2015-09-30 | 2019-12-25 | サンケン電気株式会社 | 半導体装置 |
| JP6791084B2 (ja) * | 2017-09-28 | 2020-11-25 | 豊田合成株式会社 | 半導体装置 |
| JP7201005B2 (ja) * | 2018-12-14 | 2023-01-10 | サンケン電気株式会社 | 半導体装置 |
| KR102531988B1 (ko) * | 2018-12-14 | 2023-05-11 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
| CN111129108A (zh) * | 2019-11-20 | 2020-05-08 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制造方法 |
| CN114582959B (zh) * | 2022-05-06 | 2022-08-02 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型功率mos器件及其制造方法 |
| CN117059669B (zh) * | 2023-10-09 | 2024-02-06 | 华羿微电子股份有限公司 | 一种屏蔽栅型mosfet终端结构及制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187698A (ja) * | 1997-09-02 | 1999-03-30 | Kansai Electric Power Co Inc:The | 高耐圧半導体装置及びこの装置を用いた電力変換器 |
| JP2006332127A (ja) * | 2005-05-23 | 2006-12-07 | Toshiba Corp | 電力用半導体装置 |
| JP2007036221A (ja) * | 2005-07-07 | 2007-02-08 | Infineon Technologies Ag | チャネル阻止ゾーンを有する半導体部品 |
| JP2007059766A (ja) * | 2005-08-26 | 2007-03-08 | Sanken Electric Co Ltd | トレンチ構造半導体装置及びその製造方法 |
| JP2007123570A (ja) * | 2005-10-28 | 2007-05-17 | Toyota Industries Corp | 半導体装置 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| WO2009013967A1 (ja) * | 2007-07-24 | 2009-01-29 | Sanken Electric Co., Ltd. | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3275536B2 (ja) * | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP4357753B2 (ja) * | 2001-01-26 | 2009-11-04 | 株式会社東芝 | 高耐圧半導体装置 |
| JP3906181B2 (ja) * | 2003-05-26 | 2007-04-18 | 株式会社東芝 | 電力用半導体装置 |
| US7355207B2 (en) * | 2004-05-24 | 2008-04-08 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187698A (ja) * | 1997-09-02 | 1999-03-30 | Kansai Electric Power Co Inc:The | 高耐圧半導体装置及びこの装置を用いた電力変換器 |
| JP2006332127A (ja) * | 2005-05-23 | 2006-12-07 | Toshiba Corp | 電力用半導体装置 |
| JP2007036221A (ja) * | 2005-07-07 | 2007-02-08 | Infineon Technologies Ag | チャネル阻止ゾーンを有する半導体部品 |
| JP2007059766A (ja) * | 2005-08-26 | 2007-03-08 | Sanken Electric Co Ltd | トレンチ構造半導体装置及びその製造方法 |
| JP2007123570A (ja) * | 2005-10-28 | 2007-05-17 | Toyota Industries Corp | 半導体装置 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| WO2009013967A1 (ja) * | 2007-07-24 | 2009-01-29 | Sanken Electric Co., Ltd. | 半導体装置 |
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