JP6160477B2 - 半導体装置 - Google Patents

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Description

本明細書で開示する技術は、半導体装置に関する。
特許文献１には、素子領域と、素子領域の外側に配置された終端領域とが形成されている半導体基板を有する半導体装置が開示されている。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極とを有している。終端領域は、終端トレンチと、終端トレンチの内部を充填するとともに、半導体基板の上面を覆う終端絶縁層とを有している。終端絶縁層の上面には、ゲート電極と電気的に接続するゲート配線が配置されている。
特許第４７３５２３５号公報
終端絶縁層は、絶縁材料を堆積させ、その後熱処理を行うことによって形成される。特許文献１の技術のように、終端絶縁層を、終端領域の半導体基板の上面全域に均一に堆積させると、その後の熱処理温度が高い場合に絶縁材料が収縮し、劣化が生じやすくなる。
本明細書では、終端領域の絶縁層が劣化することを抑制することができる半導体装置及びその製造方法を開示する。
本明細書で開示する一つの半導体装置は、素子領域と、素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置である。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に配置されているゲート電極と、を有している。終端領域は、素子領域の周囲に形成されている複数の終端トレンチと、複数の終端トレンチのそれぞれの内側に配置されているトレンチ内絶縁層と、終端領域内の半導体基板の上面に配置されている上面絶縁層と、を有している。上面絶縁層は、第１部分と、第１部分よりも厚みが薄く、第１部分よりも素子領域から離れた位置に配置されている第２部分を有している。ゲート配線は、第１部分の上面に配置されており、第２部分の上面に配置されていない。
上記の半導体装置では、上面絶縁層は、第１部分と、第１部分よりも厚みが薄く、第１部分よりも素子領域から離れた位置に配置されている第２部分を有している。ゲート配線は、第１部分の上面に配置されており、第２部分の上面に配置されていない。即ち、ゲート配線が配置されていない第２部分を第１部分よりも薄く形成したことで、均一の厚みを有する上面絶縁層を終端領域の全域に形成する場合に比べて、上面絶縁層に用いる絶縁材料の総量を少なくすることができる。絶縁材料の総量を少なくすることにより、半導体装置を製造過程での絶縁材料の収縮量を小さく抑えることができる。これにより、半導体装置の製造過程で絶縁材料に過大な応力が生じることが防止される。従って、絶縁層が劣化することを抑制することができる。
上面絶縁層は、第１層と、リンとボロンの単位体積当たりの含有量が第１層よりも多く、第１層の上面に配置されている第２層を有していてもよい。第１領域内の上面絶縁層が、第１層と第２層を有していてもよい。第１領域よりも素子領域から離れた位置の第２領域内の上面絶縁層が、第２層と第１領域内の第１層よりも薄い第１層を有している、または、第２層を有しており第１層を有していなくてもよい。ゲート配線は、第１領域内の上面絶縁層の上面に配置されており、第２領域内の上面絶縁層の上面に配置されていなくてもよい。
この構成によると、ゲート配線が配置される第１領域内の第１層を厚く形成することができる。従って、第２領域よりも厚い第１領域を適切に形成することができる。
本明細書で開示する一つの半導体装置の製造方法は、絶縁層を、複数のトレンチを有する半導体基板の各トレンチ内と、半導体基板の上面に形成する工程と、複数のトレンチのうちの一部のトレンチが形成されている領域の半導体基板の上面に形成されている絶縁層をエッチバックする工程と、エッチバックをしなかった絶縁層の上面に、エッチバックした領域に対して非接触となるように、ゲート配線を形成する工程、を有する。
上記の製造方法によると、エッチバックをしなかった領域に厚い絶縁層を形成し、その上面にゲート配線が配置された半導体装置を形成することができる。即ち、ゲート配線が配置されていない領域の絶縁層を薄く形成することで、絶縁層を形成する絶縁材料の総量を少なくすることができる。絶縁材料の総量を少なくすることにより、半導体装置の製造過程における絶縁層の収縮量を小さく抑えることができる。これにより、半導体装置の製造過程で絶縁材料の収縮による過大な応力が生じることが防止されることにより、絶縁層が劣化することを抑制することができる。
本明細書で開示するもう一つの半導体装置は、素子領域と、素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置である。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に配置されているゲート電極と、を有している。終端領域は、素子領域の周囲に形成されている複数の終端トレンチと、複数の終端トレンチのそれぞれの内側、及び、半導体基板の上面に形成されている絶縁層を有している。絶縁層は、第１層と、リンとボロンの単位体積当たりの含有量が第１層よりも多く、第１層の上面に配置されている第２層を有している。第１層の上面に、複数の凹部が形成されている。各凹部は、隣り合う終端トレンチの間の隔壁に沿って延設されている。隣り合う凹部の間隔は、隣り合う終端トレンチの間隔よりも長い。各凹部内に、第２層が充填されている。絶縁層の上面に、ゲート配線が配置されている。
上記の半導体装置では、第１層に凹部が形成されている。凹部では第１層の厚みが薄いため、第１層に応力が生じ難い。したがって、第１層が収縮等することによって第１層に応力が生じたとしても、凹部によって応力が緩和されるため、第１層に過大な応力が生じることが防止されることにより、絶縁層が劣化することを抑制することができる。
第１層が、複数の終端トレンチのそれぞれの内面を覆う第１の絶縁層と、第１の絶縁層で覆われた複数の終端トレンチの内側に充填されている第２の絶縁層を有していてもよい。第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きくてもよい。
上記の半導体装置では、第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きい。第１の絶縁層は、半導体装置の製造過程において収縮し難い。第２の絶縁層は、半導体装置の製造過程において収縮し易い。第１の絶縁層と第２の絶縁層が終端トレンチ内に配置されていることで、半導体装置の製造過程において絶縁材料に過大な応力が生じることが防止される。従って、この半導体装置の製造過程では、終端トレンチ内の絶縁層が劣化することを抑制することができる。また、第１の絶縁層は半導体装置の製造過程において埋め込み性があまり良くないが、第１の絶縁層は終端トレンチの内面を覆うように形成されるため、第１の絶縁層の形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層の表面に第２の絶縁層を形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層を形成することができる。従って、この半導体装置の製造過程では、終端トレンチ内の絶縁層にボイドが発生し難い。
凹部に対応する隔壁上に、第１の絶縁層と第２層が積層されており、第２の絶縁層が積層されていなくてもよい。凹部に対応しない隔壁上に、第１の絶縁層と、第２の絶縁層と、第２層が積層されていてもよい。
この構成によると、半導体装置の製造過程で収縮し易い第２の絶縁層が凹部において不連続となるため、第２の絶縁層に生じる応力を緩和することができる。これによって、絶縁層の劣化をより適切に抑制することができる。
第１層は、第２の絶縁層の上面に形成されている第３の絶縁層を有していてもよい。第３の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きくてもよい。
屈折率が大きい第３の絶縁層は、半導体装置の製造過程において収縮し難い。この構成によると、半導体基板の上面の第１層（即ち、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層）が劣化することを抑制することができる。また、半導体基板の上面に厚い第１層を形成することができるため、半導体装置を高耐圧化することもできる。
第１実施例及び第２実施例の半導体装置の平面図。 第１実施例の半導体装置のＩＩ−ＩＩ断面図。 第１実施例の半導体装置のＩＩＩ−ＩＩＩ断面図。 第１実施例の半導体装置の製造方法を模式的に示す断面図（１）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（２）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（３）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（４）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（５）。 第２実施例の半導体装置のＩＩ−ＩＩ断面図。 第２実施例の半導体装置のＩＩＩ−ＩＩＩ断面図。 第２実施例の半導体装置の製造方法を模式的に示す断面図（１）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（２）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（３）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（４）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（５）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（６）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（７）。
（第１実施例）
（半導体装置１００の構造）
図１に示すように、本実施例の半導体装置１００は、半導体基板１０中に、電流が流れる素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置１００は、パワーＭＯＳＦＥＴである。
図１に示すように、素子領域１１０には、複数本のゲートトレンチ２０が平行に形成されている。終端領域１２０には、素子領域１１０の外側を囲む複数本の終端トレンチ３０が形成されている。各終端トレンチ３０は、素子領域１１０の外側を一巡している。なお、図１では、理解の容易のために、半導体基板１０の上面に形成されている各種絶縁層、電極、配線等の図示を省略している。
図２、図３を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図２に示すように、素子領域１１０の半導体基板１０の中には、ｎ型のドリフト領域１２が形成されている。また、図３に示すように、半導体基板１０の表面に臨む範囲には、ｎ＋型のソース領域１１が形成されている。また、ソース領域１１の下方であって、ドリフト領域１２の上方には、ｐ型のボディ領域１３が形成されている。半導体基板１０の裏面に臨む範囲には、ｎ＋型のドレイン領域１４が形成されている。ソース領域１１の上面は、ソース電極１５に対してオーミック接続している。ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
また、上記の通り、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の内側の下部には、埋込絶縁層３２ａが形成されている。埋込絶縁層３２ａの上方、及び、ゲートトレンチ２０の内側面には、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２４が形成されている。ゲート電極２４の上面には、層間絶縁膜４０が形成される。層間絶縁膜４０により、ゲート電極２４は、ソース電極１５から電気的に絶縁されている。層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、埋込絶縁層３２における単位体積当たりのリンとボロンの含有量よりも多い。
図２に示すように、終端領域１２０の半導体基板１０の中にも、ｎ型のドリフト領域１２、及び、ｎ＋型のドレイン領域１４が形成されている。終端領域１２０内のドリフト領域１２及びドレイン領域１４は、素子領域１１０内のドリフト領域１２及びドレイン領域１４と連続している。終端領域１２０でも、ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０ａ〜３０ｊが形成されている。各終端トレンチ３０ａ〜３０ｊは、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。各終端トレンチ３０ａ〜３０ｊの下端部には、ｐ型のフローティング領域３６が形成されている。本明細書では、図２に示す複数の終端トレンチ３０ａ〜３０ｊのことを「終端トレンチ３０」と総称する場合がある。
複数の終端トレンチ３０ａ〜３０ｊのうち、素子領域１１０に近い終端トレンチ３０ａ〜３０ｇの内側には、埋込絶縁層３２ｂが形成されている。埋込絶縁層３２ｂは、終端領域１２０内の半導体基板１０の上面にも積層されている。終端領域１２０内の埋込絶縁層３２ｂは、素子領域１１０内の埋込絶縁層３２ａと同様の特性を有する絶縁層である。
複数の終端トレンチ３０ａ〜３０ｊのうち、終端トレンチ３０ａ〜３０ｇよりも素子領域１１０から離れた位置に設けられている終端トレンチ３０ｈ、３０ｉ、３０ｊのそれぞれの内側には、埋込絶縁層３２ｃ、３２ｄ、３２ｅが形成されている。埋込絶縁層３２ｃ、３２ｄ、３２ｅは、半導体基板１０の上面には形成されていない。埋込絶縁層３２ｃ、３２ｄ、３２ｅの上面は、終端トレンチ３０ｈ、３０ｉ、３０ｊ内に位置している。即ち、埋込絶縁層３２ｃ、３２ｄ、３２ｅは、互いに連続していない。また、埋込絶縁層３２ｃは、埋込絶縁層３２ｂとも連続していない。なお、埋込絶縁層３２ｃ、３２ｄ、３２ｅも、素子領域１１０内の埋込絶縁層３２ａと同様の特性を有する絶縁層である。
埋込絶縁層３２ｂ、３２ｃ、３２ｄ、３２ｅの上面には、ゲート絶縁膜２２が形成されている。終端領域１２０のゲート絶縁膜２２は、素子領域１１０のゲート絶縁膜２２と連続している。ゲート絶縁膜２２は、終端トレンチ３０ｇと３０ｈの間の隔壁の上面、終端トレンチ３０ｈと３０ｉの間の隔壁の上面、及び、終端トレンチ３０ｉと３０ｊの間の隔壁の上面にも形成されている。
終端領域１２０のゲート絶縁膜２２のうち、埋込絶縁層３２ｂの上面に形成されている部分の上面には、素子領域１１０内に形成されているゲート電極２４の一部が延伸されている。そのゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面には、層間絶縁膜４０が形成されている。終端領域１２０の層間絶縁膜４０は、素子領域１１０の層間絶縁膜４０と連続している。終端領域１２０の層間絶縁膜４０のうち、ゲート電極２４の上面に形成されている部分には、コンタクトホール４２が形成されている。終端領域１２０の層間絶縁膜４０の上面には、ゲート配線４４が形成されている。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続されている。
本実施例の半導体装置１００では、ゲート配線４４は、埋込絶縁層３２ｂの上方に形成されており、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方には形成されていない。言い換えると、本実施例の半導体装置１００では、ゲート配線４４は、半導体基板１０の上面に埋込絶縁層３２ｂと層間絶縁膜４０が形成されている部分（即ち、厚い絶縁層が形成されている部分）の上面に形成されており、半導体基板１０の上面に層間絶縁膜４０しか形成されていない部分（即ち、薄い絶縁層が形成されている部分。終端トレンチ３０ｈ〜３０ｊの上方）には形成されていない。
（製造方法）
次いで、本実施例の半導体装置１００の製造方法を説明する。まず、図４に示すように、複数のゲートトレンチ２０と、複数の終端トレンチ３０ａ〜３０ｊとが形成された半導体基板１０を準備する。本実施例では、半導体基板１０はＳｉＣによって形成されている。なお、図４では、ゲートトレンチ２０は１本のみを図示している。図４の時点で、各ゲートトレンチ２０の下端部には、フローティング領域２６が形成されている。また、各終端トレンチ３０ａ〜３０ｊの下端部には、フローティング領域３６が形成されている。また、この時点で、半導体基板１０には、ドリフト領域１２、ボディ領域１３、及び、ソース領域１１が形成されている。
次いで、図５に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０ａ〜３０ｊ、及び、半導体基板１０の上面（即ち、ゲートトレンチ２０と終端トレンチ３０ａの間の隔壁２８の上面、及び、各終端トレンチ３０間の隔壁の上面）に、埋込絶縁層３２を堆積させる。埋込絶縁層３２は、各トレンチを充填するとともに、半導体基板１０の上面にも積層される。埋込絶縁層３２は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするＣＶＤ（Chemical Vapor Deposition）を行うことによって形成される。
次いで、図６に示すように、エッチバックによって、ゲートトレンチ２０内の埋込絶縁層３２の一部を除去する。それとともに、ゲートトレンチ２０と終端トレンチ３０ａとの間の隔壁の上面の埋込絶縁層３２の一部も除去する。さらに、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層３２も除去する。エッチバックは、終端トレンチ３０ａ〜３０ｇの上方に保護膜を形成した上でドライエッチングを行うことによって行う。このエッチバックにより、図５で形成された埋込絶縁層３２が複数の部分に分断される。即ち、ゲートトレンチ２０内では、下部付近に一部の埋込絶縁層３２ａが残存する。また、終端トレンチ３０ａ〜３０ｇの内側、及び、終端トレンチ３０ａ〜３０ｇの上方には、埋込絶縁層３２ｂが形成される。また、終端トレンチ３０ｈ、３０ｉ、３０ｊのそれぞれの内側には、埋込絶縁層３２ｃ、３２ｄ、３２ｅが形成される。埋込絶縁層３２ｃ、３２ｄ、３２ｅは、半導体基板１０の上面には形成されておらず、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上面は、終端トレンチ３０ｈ、３０ｉ、３０ｊ内に位置している。即ち、埋込絶縁層３２ｃ、３２ｄ、３２ｅは、互いに連続していない。また、埋込絶縁層３２ｃは、埋込絶縁層３２ｂとも連続していない。
次いで、半導体基板１０に対して熱酸化処理を行う。これにより、ＣＶＤによって形成された埋込絶縁層３２ａ〜３２ｅが緻密化し、安定化する。熱処理中に、各埋込絶縁層は収縮する。上記の通り、複数の終端トレンチ３０ａ〜３０ｊの内側及び上方の埋込絶縁層３２ｂ〜３２ｅは、互いに連続していない。そのため、各埋込絶縁層３２ｂ〜３２ｅの絶縁材料の総量が少なく、熱処理時の収縮量を小さく抑えることができる。そのため、各埋込絶縁層に高い応力が生じることが抑制される。その結果、埋込絶縁層３２ｂ〜３２ｅが劣化すること、具体的には例えばクラックが生じることを抑制することができる。また、この熱酸化処理は、ゲートトレンチ２０の内壁面への犠牲酸化膜の形成処理も兼ねている。そのため、この熱酸化処理により、ゲートトレンチ２０の内壁面には犠牲酸化膜が形成される。その後、ゲートトレンチ２０の内壁面に形成された酸化膜をウェットエッチングによって除去する。これにより、ドライエッチングによるダメージ層が除去される。
次いで、図７に示すように、ＣＶＤ等によってゲート絶縁膜２２を形成する。
次いで、図８に示すように、エッチバックによって確保されたトレンチゲート２０内のスペースにポリシリコンを堆積させることにより、トレンチゲート２０内にゲート電極２４を形成する。この際、ゲート電極２４の一部は、終端トレンチ３０ａ〜３０ｄの上方に形成されたゲート絶縁膜２２の上面まで伸びる。
その後、半導体基板１０の上面に層間絶縁膜４０を形成する（図２参照）。層間絶縁膜４０は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）をＣＶＤで堆積させることによって形成される。上記の通り、ＢＰＳＧにより形成される層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、ＴＥＯＳ膜である埋込絶縁層３２ａ〜３２ｅにおける単位体積当たりのリンとボロンの含有量よりも多い。この結果、ゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面に、層間絶縁膜４０が形成される。
その後、層間絶縁膜４０のうちゲート電極２４の上面に形成されている部分に、コンタクトホール４２を形成する（図２参照）。次いで、層間絶縁膜４０の上面に金属製のゲート配線４４を形成する。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続される。これにより、埋込絶縁層３２ｂの上方にゲート配線４４が形成される。埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方にはゲート配線４４は形成されない。言い換えると、エッチバックをしなかった領域（即ち、終端トレンチ３０ａ〜３０ｇが形成されている領域）の埋込絶縁層３２ｂの上方に、エッチバックをした領域（即ち、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている領域）に対して非接触となるように、ゲート配線４４が形成される。
さらにその後、半導体基板１０の裏面にドレイン領域１４を形成する。ドレイン領域１４は、半導体基板１０の裏面に不純物を注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面にドレイン電極１８を形成する。ドレイン電極１８は、例えば、スパッタリングによって形成することができる。
以上の各工程を行うことにより、図２の半導体装置１００が完成する。
本実施例の半導体装置１００では、複数の終端トレンチ３０ａ〜３０ｊの内側及び上方の埋込絶縁層３２ｂ〜３２ｅは、互いに連続していない。埋込絶縁層３２ｂ〜３２ｅのそれぞれの絶縁材料の総量が少ないため、熱処理時の収縮量を小さく抑えることができる。そのため、各埋込絶縁層に高い応力が生じることが抑制される。その結果、埋込絶縁層３２ｂ〜３２ｅが劣化すること、具体的には例えばクラックが生じることを抑制することができる。
図２に示すように、本実施例の半導体装置１００では、ゲート配線４４は、埋込絶縁層３２ｂの上方に形成されており、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方には形成されていない。即ち、本実施例の半導体装置１００では、ゲート配線４４は、半導体基板１０の上面に埋込絶縁層３２ｂと層間絶縁膜４０が形成されている部分（即ち、厚い絶縁層が形成されている部分）の上面に形成されており、半導体基板１０の上面に層間絶縁膜４０しか形成されていない部分（即ち、薄い絶縁層が形成されている部分。終端トレンチ３０ｈ〜３０ｊの上方）には形成されていない。厚い絶縁層が形成されている部分にゲート配線を配置しているため、半導体装置１００の耐圧を十分確保することができる。
また、本実施例の製造方法では、エッチバックにより、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層３２を除去する。その後、エッチバックをしなかった領域（即ち、終端トレンチ３０ａ〜３０ｇが形成されている領域）の埋込絶縁層３２ｂの上方に、エッチバックをした領域（即ち、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている領域）に対して非接触となるように、ゲート配線４４を形成する。そのため、上記の特性を備える半導体装置１００を適切に形成することができる。
本実施例と請求の範囲の記載の対応関係を説明しておく。埋込絶縁層３２ｂのうち終端トレンチ３０ａ〜３０ｇの内側に配置されている部分、及び、埋込絶縁層３２ｃ、３２ｄ、３２ｅが「トレンチ内絶縁層」の一例である。埋込絶縁層３２ｂのうち半導体基板１０の上面に配置されている部分、及び、層間絶縁膜４０が「上面絶縁層」の一例である。終端トレンチ３０ｅ〜３０ｇの上方に形成されている埋込絶縁層３２ｂ及び層間絶縁膜４０が「第１部分」の一例である。終端トレンチ３０ｈ〜３０ｊの上方に形成されている層間絶縁膜４０が「第２部分」の一例である。埋込絶縁層３２ｂのうち半導体基板１０の上面に配置されている部分が「第１層」の一例である。層間絶縁膜４０が「第２層」の一例である。終端トレンチ３０ｅ〜３０ｇが形成されている領域が「第１領域」の一例である。終端トレンチ３０ｈ〜３０ｊが形成されている領域が「第２領域」の一例である。
（第２実施例）
（半導体装置２００の構造）
続いて、図１、図９〜図１７を参照して、第２実施例の半導体装置２００について説明する。図１に示すように、本実施例の半導体装置２００も、半導体装置１００と同様に、半導体基板１０中に素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置２００も、パワーＭＯＳＦＥＴである。
図９、図１０を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図９、図１０では、第１実施例の半導体装置１００（図２参照）と共通する要素については同じ符号を用いて示し、詳しい説明を省略する。
図１に示すように、本実施例でも、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。図１０に示すように、ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の下端部付近の内側には、第１の絶縁層２３２ａが形成されている。第１の絶縁層２３２ａの上方には、第２の絶縁層２３４ａが形成されている。第１の絶縁層２３２ａの屈折率は、第２の絶縁層２３４ａの屈折率よりも大きい。第２の絶縁層２３４ａの上方、及び、ゲートトレンチ２０の内側面には、ゲート絶縁膜２２２が形成されている。ゲート絶縁膜２２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２２４が形成されている。ゲート電極２２４の上面には、層間絶縁膜２４０が形成される。層間絶縁膜２４０により、ゲート電極２２４は、ソース電極１５と電気的に絶縁されている。層間絶縁膜２４０における単位体積当たりのリンとボロンの含有量は、第１及び第２の絶縁層２３２ａ、２３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。
図９に示すように、終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０ａ〜３０ｊが形成されている。各終端トレンチ３０ａ〜３０ｊは、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。各終端トレンチ３０ａ〜３０ｊの下端部には、ｐ型のフローティング領域３６が形成されている。
終端トレンチ３０ａ〜３０ｊの内側には、第１の絶縁層２３２ｂが形成されている。第１の絶縁層２３２ｂは、各終端トレンチ３０ａ〜３０ｊ間の隔壁の上面部分にも形成されている。
終端トレンチ３０ａ〜３０ｅ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｂが形成されている。第２の絶縁層２３４ｂは、終端トレンチ３０ａ〜３０ｅ内に充填されている。また、第２の絶縁層２３４ｂは、終端トレンチ３０ａ〜３０ｅが形成されている範囲の半導体基板１０の上面（即ち、各終端トレンチ間の隔壁の上面）にも積層されている。第１の絶縁層２３２ｂ及び第２の絶縁層２３４ｂは、それぞれ、素子領域１１０内の第１の絶縁層２３２ａ及び第２の絶縁層２３４ａと同様の特性を有する絶縁層である。即ち、第１の絶縁層２３２ｂの屈折率は、第２の絶縁層２３４ｂの屈折率よりも大きい。第２の絶縁層２３４ｂの上面には、第３の絶縁層２３６ｂが形成されている。第３の絶縁層２３６ｂの屈折率は、第２の絶縁層２３４ａの屈折率よりも大きい。なお、第３の絶縁層２３６ｂの屈折率と、第１の絶縁層２３２ｂの屈折率は、どちらが大きくてもよいし、等しくてもよい。
同様に、終端トレンチ３０ｆ〜３０ｉ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｃが形成されている。また、第２の絶縁層２３４ｃは、終端トレンチ３０ｆ〜３０ｉ内に充填されている。また、第２の絶縁層２３４ｃは、終端トレンチ３０ｆ〜３０ｉが形成されている範囲の半導体基板１０の上面にも積層されている。第２の絶縁層２３４ｃの上面には、第３の絶縁層２３６ｃが形成されている。第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃは、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと同様の特性を有する。
同様に、終端トレンチ３０ｊ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｄが形成されている。また、第２の絶縁層２３４ｄは、終端トレンチ３０ｊ内に充填されている。また、第２の絶縁層２３４ｄは、終端トレンチ３０ｊが形成されている範囲の半導体基板１０の上面にも積層されている。第２の絶縁層２３４ｄの上面には、第３の絶縁層２３６ｄが形成されている。第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄも、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと同様の特性を有する。
第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃとは、凹部２５０ａによって区画されている。凹部２５０ａ内には、ゲート絶縁膜２２２の一部と、層間絶縁膜２４０の一部が充填されている。凹部２５０ａは、終端トレンチ３０ｅ、３０ｆの間の隔壁の上方に形成されている。凹部２５０ａの下端部と、終端トレンチ３０ｅ、３０ｆの間の隔壁の上面との間には、第１の絶縁層２３２ｂが存在している。即ち、凹部２５０ａに対応する隔壁（即ち、終端トレンチ３０ｅ、３０ｆの間の隔壁）の上方には、第１の絶縁層２３２ｂと層間絶縁膜２４０が積層され、第２の絶縁層及び第３の絶縁層は積層されていない。一方、凹部２５０ａに対応しない隔壁（例えば、終端トレンチ３０ａ、３０ｂの間の隔壁）の上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｂ、第３の絶縁層２３６ｂが積層されている。
同様に、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃと、第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄとは、凹部２５０ｂによって区画されている。凹部２５０ｂ内にも、ゲート絶縁膜２２２の一部と、層間絶縁膜２４０の一部が充填されている。凹部２５０ｂは、終端トレンチ３０ｉ、３０ｊの間の隔壁の上方に形成されている。凹部２５０ｂの下端部と、終端トレンチ３０ｉ、３０ｊの間の隔壁の上面との間には、第１の絶縁層２３２ｂが存在している。即ち、凹部２５０ｂに対応する隔壁（即ち、終端トレンチ３０ｉ、３０ｊの間の隔壁）の上方には、第１の絶縁層２３２ｂと層間絶縁膜２４０が積層され、第２の絶縁層及び第３の絶縁層は積層されていない。一方、凹部２５０ｂに対応しない隔壁（例えば、終端トレンチ３０ｆ、３０ｇの間の隔壁）の上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｃ、第３の絶縁層２３６ｃが積層されている。
即ち、本実施例の半導体装置２００では、終端領域１２０内において、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。また、隣り合う２つの凹部２５０ａ、２５０ｂ同士の間隔は、隣り合う２本の終端トレンチ（例えば終端トレンチ３０ａ、３０ｂ）同士の間隔よりも長い。
終端領域１２０における第３の絶縁層２３６ｂ、２３６ｃ、２３６ｄの上面、及び、凹部２５０ａ、２５０ｂの内面には、ゲート絶縁膜２２２が形成されている。終端領域１２０のゲート絶縁膜２２２は、素子領域１１０のゲート絶縁膜２２２と連続している。終端領域１２０のゲート絶縁膜２２２の上面の一部（具体的には、第３の絶縁層２３６ｂの上方）には、素子領域１１０内に形成されているゲート電極２２４の一部が延伸されている。
ゲート電極２２４の上面、及び、ゲート電極２２４が形成されていない範囲のゲート絶縁膜２２２の上面には、層間絶縁膜２４０が形成されている。終端領域１２０の層間絶縁膜２４０は、素子領域１１０の層間絶縁膜２４０と連続している。上記の通り、層間絶縁膜２４０の一部は、凹部２５０ａ、２５０ｂ内に充填されている。終端領域１２０の層間絶縁膜２４０のうち、ゲート電極２２４の上面に形成されている部分には、コンタクトホール２４２が形成されている。終端領域１２０の層間絶縁膜２４０の上面には、ゲート配線２４４が形成されている。ゲート配線２４４は、コンタクトホール２４２を通過して、ゲート電極２２４と電気的に接続されている。
（製造方法）
次いで、本実施例の半導体装置１００の製造方法を説明する。まず、複数のゲートトレンチ２０と、複数の終端トレンチ３０とが形成された半導体基板１０を準備する（図４参照）。
次いで、図１１に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０ａ〜３０ｊの内面、及び、半導体基板１０の上面（即ち、ゲートトレンチ２０と終端トレンチ３０ａの間の隔壁２８の上面、及び、各終端トレンチ３０間の隔壁の上面）に、第１の絶縁層２３２を堆積させる。この工程では、第１の絶縁層２３２は、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面を覆う程度の厚さに形成される。第１の絶縁層２３２は、各トレンチを充填する厚さには形成されない。第１の絶縁層２３２は、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。第１の絶縁層２３２を形成する際には、低い圧力の下でＣＶＤを実行する。低い圧力の下でＣＶＤを実行することにより、成膜レート（即ち、成膜速度）が遅くなり、密な絶縁層である第１の絶縁層２３２を形成することができる。なお、低い圧力の下でＣＶＤを実行すると、第１の絶縁層２３２の埋め込み性があまり良くない。しかしながら、第１の絶縁層２３２は、各表面を覆う程度に薄く形成されるので、埋め込み性は問題とならない。好適に第１の絶縁層２３２を成長させることができる。
次いで、図１２に示すように、形成された第１の絶縁層２３２の上面に、第２の絶縁層２３４を堆積させる。この工程では、第２の絶縁層２３４は、各ゲートトレンチ２０及び各終端トレンチ３０ａ〜３０ｊを充填するとともに、半導体基板１０の上面にも積層される。第２の絶縁層２３４は、第１の絶縁層２３２と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。ただし、第２の絶縁層２３４を形成する際には、第１の絶縁層２３２を形成する場合よりも高い圧力の下でＣＶＤを実行する。高い圧力の下でＣＶＤを実行することにより、成膜レートが早くなり、疎な絶縁層である第２の絶縁層２３４を形成することができる。疎な絶縁層である第２の絶縁層２３４は、トレンチへの埋め込み性に優れるため、トレンチ内にボイドが形成されることを抑制することができる。従って、トレンチ内にボイドが形成されることなく、好適に第２の絶縁層２３４を形成することができる。
次いで、図１３に示すように、形成された第２の絶縁層２３４の上面に、第３の絶縁層２３６を堆積させる。第３の絶縁層２３６は、第１の絶縁層２３２及び第２の絶縁層２３４と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。第３の絶縁層２３６を形成する際には、第２の絶縁層２３４を形成する場合よりも低い圧力の下でＣＶＤを実行する。これにより、第２の絶縁層２３４の上面に、密な絶縁層である第３の絶縁層２３６を形成することができる。低い圧力の下でのＣＶＤでは絶縁材料の埋め込み性が悪いが、第３の絶縁層２３６は平坦な表面上に形成されるので、埋め込み性は問題とならない。
次いで、図１４に示すように、エッチバックによって、ゲートトレンチ２０の上方の第３の絶縁層２３６を除去する。この際、ゲートトレンチ２０内の第１及び第２の絶縁層２３２、２３４の一部も併せて除去する。なお、ゲートトレンチ２０と終端トレンチ３０ａとの間の隔壁２８の上面の絶縁層２３２、２３４、２３６の一部も併せて除去する。エッチバックは、終端トレンチ３０ａ〜３０ｊの上方に保護膜を形成した上でドライエッチングを行うことによって行う。これにより、ゲートトレンチ２０内には、一部の第１の絶縁層２３２ａ、及び、一部の第２の絶縁層２３４ａが残存する。また、終端トレンチ３０ａ〜３０ｊの内側及び上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｘ、第３の絶縁層２３６ｘが残存する。上述の通り、第２の絶縁層２３４の形成時にボイドが形成され難いため、ゲートトレンチ２０内に残存する第２の絶縁層２３４ａの上面形状は平坦になる。この結果、ゲートトレンチ２０内に残存する第２の絶縁層２３４ａに凹部等が形成されないため、ゲートトレンチ２０内の第２の絶縁層２３４ａは好適な絶縁性能を発揮することができる。
次いで、図１５に示すように、第２の絶縁層２３４ｘ及び第３の絶縁層２３６ｘの一部をドライエッチングし、凹部２５０ａ、２５０ｂを形成する。ドライエッチングは、凹部２５０ａ、２５０ｂを形成する位置を開口した保護膜を半導体基板１０の上方に形成して行う。凹部２５０ａ、２５０ｂは、下端部が、第２の絶縁層２３４ｘ及び第３の絶縁層２３６ｘを貫通し、第１の絶縁層２３２ｂに達する深さに形成する。凹部２５０ａが形成されることにより、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃとが互いに分断される。また、凹部２５０ｂが形成されることにより、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃと、第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄとが互いに分断される。
次いで、半導体基板１０に対して熱酸化処理を行う。これにより、ＣＶＤによって形成された第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ〜２３４ｄ、第３の絶縁層２３６ｂ〜２３６ｄが緻密化し、安定化する。熱処理中に各絶縁層は収縮する。ここで、密な絶縁層である第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ〜２３６ｄは、疎な絶縁層である第２の絶縁層２３４ａ〜２３４ｄよりも収縮し難い。さらに、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。分断された一部分あたりの絶縁層の総量が少なくなるため、収縮による影響が小さくなる。そのため、絶縁層に高い応力が生じることが抑制される。その結果、第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ〜２３４ｄ、第３の絶縁層２３６ｂ〜２３６ｄが劣化すること、具体的には例えばクラックが生じることを抑制できる。このような熱処理によって緻密化した後においては、第１の絶縁層２３２ａ、２３２ｂ、及び、第３の絶縁層２３６ｂ〜２３６ｄの屈折率は、第２の絶縁層２３４ａ〜２３４ｄよりも大きい。また、この熱酸化処理は、ゲートトレンチ２０の内壁面への犠牲酸化膜の形成処理も兼ねている。そのため、この熱酸化処理により、ゲートトレンチ２０の内壁面には犠牲酸化膜が形成される。その後、ゲートトレンチ２０の内壁面に形成された酸化膜をウェットエッチングによって除去する。これにより、ドライエッチングによるダメージ層が除去される。
次いで、図１６に示すように、ＣＶＤ等によってゲート絶縁膜２２２を形成する。
次いで、図１７に示すように、エッチバックによって確保されたスペース内にポリシリコンを堆積させることにより、トレンチゲート２０内にゲート電極２２４を形成する。この際、ゲート電極２２４の一部は、第３の絶縁層２３６ｂの上方に形成されたゲート絶縁膜２２２の上面まで伸びる。
その後、半導体基板１０の上面に層間絶縁膜２４０を形成する（図９参照）。層間絶縁膜２４０は、ＢＰＳＧをＣＶＤで堆積させることによって形成される。上記の通り、ＢＰＳＧにより形成される層間絶縁膜２４０における単位体積当たりのリンとボロンの含有量は、ＴＥＯＳ膜である第１及び第２の絶縁層２３２ａ、２３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。この結果、ゲート電極２２４の上面、及び、ゲート電極２２４が形成されていない範囲のゲート絶縁膜２２２の上面に、層間絶縁膜２４０が形成される。
その後、層間絶縁膜２４０のうち、ゲート電極２２４の上面に形成されている部分に、コンタクトホール２４２を形成する（図９参照）。次いで、層間絶縁膜２４０の上面に金属製のゲート配線２４４を形成する。ゲート配線２４４は、コンタクトホール２４２を通過して、ゲート電極２２４と電気的に接続される。
さらにその後、半導体基板１０の裏面にドレイン領域１４を形成する。ドレイン領域１４は、半導体基板１０の裏面に不純物を注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面にドレイン電極１８を形成する。ドレイン電極１８は、例えば、スパッタリングによって形成することができる。
以上の各工程を行うことにより、図９の半導体装置２００が完成する。
本実施例の半導体装置２００では、終端領域１２０内において、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。分断された一部分あたりの絶縁層の総量が少なくなるため、製造過程における絶縁材料の収縮の影響が小さくなる。そのため、半導体装置の製造過程において、絶縁材料に過大な応力が生じることが抑制される。その結果、第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ〜２３４ｄ、第３の絶縁層２３６ｂ〜２３６ｄにクラックが生じることを抑制できる。
本実施例の半導体装置２００では、第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ〜２３６ｄの屈折率は、第２の絶縁層２３４ａ〜２３４ｄの屈折率よりも大きい。上述の通り、第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ〜２３６ｄは、半導体装置２００の製造過程において収縮し難い。第２の絶縁層２３４ａ〜２３４ｄは、半導体装置２００の製造過程において収縮し易い。第１の絶縁層２３２ａ、２３２ｂと第２の絶縁層２３４ａ〜２３４ｄがトレンチ（即ち、ゲートトレンチ２０及び終端トレンチ３０）内に配置されていることで、半導体装置２００の製造過程において絶縁材料の収縮による過大な応力が生じることが防止される。従って、この半導体装置２００の製造過程では、トレンチ内の絶縁層にクラックが生じ難い。また、第１の絶縁層２３２ａ、２３２ｂは半導体装置２００の製造過程において埋め込み性があまり良くないが、第１の絶縁層２３２ａ、２３２ｂはトレンチの内面を覆うように形成されるため、第１の絶縁層２３２ａ、２３２ｂの形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層２３２ａ、２３２ｂの表面に第２の絶縁層２３４ａ〜２３４ｂを形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層２３４ａ〜２３４ｂを形成することができる。従って、この半導体装置２００の製造過程では、トレンチ内の絶縁層にボイドが発生し難い。即ち、この半導体装置２００は、製造過程において絶縁層にボイドやボイドに起因するクラックが生じ難い。
また、本実施例の半導体装置２００は、第２の絶縁層２３４ｂ〜２３４ｄの上面に第３の絶縁層２３６ｂ〜２３６ｄを備える。ゲート配線４４の下側に厚い絶縁層を形成することができるため、半導体装置２００を高耐圧化することができる。
上記の通り、本実施例の製造方法では、密な絶縁層である第１の絶縁層２３２、疎な絶縁層である第２の絶縁層２３４、密な絶縁層である第３の絶縁層２３６をこの順に堆積させた後に（図１１〜図１３参照）、凹部２５０ａ、２５０ｂを形成する（図１５参照）。このような工程で半導体装置２００を製造するため、本実施例の製造方法によると、上記の利点を備える半導体装置２００を好適に形成することができる。
本実施例と請求の範囲の記載の対応関係を説明しておく。第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ〜２３４ｄ、及び、第３の絶縁層２３６ｂ〜２３６ｄが「第１層」の一例である。層間絶縁膜２４０が「第２層」の一例である。
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）上記の第２実施例では、図９に示すように、終端領域１２０において、第２の絶縁層２３４ｂ〜２３４ｄの上面に、第３の絶縁層２３６ｂ〜２３６ｄが形成されている。これに限られず、第２の実施例の半導体装置２００では、第３の絶縁層２３６ｂ〜２３６ｄを省略してもよい。その場合、第２の絶縁層２３４ｂ〜２３４ｄの上面にゲート絶縁膜２２２が形成されればよい。
（変形例２）上記の第１実施例では、図２に示すように、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている範囲の半導体基板１０の上面には埋込絶縁層が形成されていない。これに限られず、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている範囲の半導体基板１０の上面にも、埋込絶縁層の一部が形成されてもよい。その場合、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層は、終端トレンチ３０ａ〜３０ｇの上方の埋込絶縁層よりも薄いことが好ましい。
（変形例３）上記の第２実施例において、凹部２５０ａ、２５０の下方に、第２の絶縁層２３４又は第３の絶縁層２３６が薄く配置されていてもよい。
（変形例４）上記の各実施例では、半導体基板１０はＳｉＣによって形成されている。これに限られず、半導体基板１０はＳｉによって形成されていてもよい。
（変形例５）上記の各実施例では、半導体装置１００、２００は、パワーＭＯＳＦＥＴであるが、半導体装置１００、２００は、トレンチゲート型の半導体装置であれば、任意の半導体装置とすることができる。例えば、半導体装置１００、２００は、ＩＧＢＴであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体基板
１２：ドリフト領域
１４：ドレイン領域
１８：ドレイン電極
２０：ゲートトレンチ
２２：ゲート絶縁膜
２４：ゲート電極
２６：フローティング領域
３０ａ〜３０ｊ：終端トレンチ
３２ａ〜３２ｅ：埋込絶縁層
３６ フローティング領域
４０：層間絶縁膜
４２：コンタクトホール
４４：ゲート配線
１００：半導体装置
１１０：素子領域
１２０：終端領域
２００：半導体装置
２２２：ゲート絶縁膜
２２４：ゲート電極
２３２ａ、２３２ｂ：第１の絶縁層
２３４ａ〜２３４ｄ：第２の絶縁層
２３６ｂ〜２３６ｄ：第３の絶縁層
２４０：層間絶縁膜
２４２：コンタクトホール
２４４：ゲート配線
２５０ａ、２５０ｂ：凹部

Claims (7)

  1. 素子領域と、前記素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置であって、
    前記素子領域は、
    ゲートトレンチと、
    前記ゲートトレンチの内面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の内側に配置されているゲート電極と、を有しており、
    前記終端領域は、
    前記素子領域の周囲に形成されている複数の終端トレンチと、
    前記複数の終端トレンチのそれぞれの内側に配置されているトレンチ内絶縁層と、
    前記終端領域内の前記半導体基板の上面に配置されている上面絶縁層と、
    を有しており、
    前記上面絶縁層は、第１部分と、前記第１部分よりも厚みが薄く、前記第１部分よりも前記素子領域から離れた位置に配置されている第２部分を有しており、
    ゲート配線が、前記第１部分の上面に配置されており、前記第２部分の上面に配置されていない、
    半導体装置。
  2. 前記上面絶縁層は、
    第１層と、
    リンとボロンの単位体積当たりの含有量が前記第１層よりも多く、前記第１層の上面に配置されている第２層、
    を有しており、
    第１領域内の前記上面絶縁層が、前記第１層と前記第２層を有しており、
    前記第１領域よりも前記素子領域から離れた位置の第２領域内の前記上面絶縁層が、前記第２層と前記第１領域内の前記第１層よりも薄い前記第１層を有している、または、前記第２層を有しており前記第１層を有しておらず、
    前記ゲート配線が、前記第１領域内の前記上面絶縁層の上面に配置されており、前記第２領域内の前記上面絶縁層の上面に配置されていない、
    請求項１の半導体装置。
  3. ゲートトレンチと、前記ゲートトレンチを取り囲む複数の第１終端トレンチと、前記第１終端トレンチを取り囲む複数の第２終端トレンチを含む複数のトレンチを有する半導体基板の各トレンチ内と、前記半導体基板の上面に絶縁層を形成する工程と、
    前記複数の第１終端トレンチが形成されている第１領域内の前記半導体基板の上面に形成されている前記絶縁層をエッチバックしないで、前記ゲートトレンチ内に形成されている前記絶縁層、及び、前記複数の第２終端トレンチが形成されている第２領域内の前記半導体基板の上面に形成されている前記絶縁層をエッチバックする工程と、
    前記第２領域内に前記ゲート配線を形成しないで、前記第１領域内の前記半導体基板の上面に形成されている前記絶縁層の上方にゲート配線を形成する工程、
    を有する半導体装置の製造方法。
  4. 素子領域と、前記素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置であって、
    前記素子領域は、
    ゲートトレンチと、
    前記ゲートトレンチの内面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の内側に配置されているゲート電極と、を有しており、
    前記終端領域は、
    前記素子領域の周囲に形成されている複数の終端トレンチと、
    前記複数の終端トレンチのそれぞれの内側、及び、前記半導体基板の上面に形成されている絶縁層、
    を有しており、
    前記絶縁層は、
    第１層と、
    リンとボロンの単位体積当たりの含有量が前記第１層よりも多く、前記第１層の上面に配置されている第２層、
    を有しており、
    前記第１層の上面に、複数の凹部が形成されており、
    各凹部は、隣り合う終端トレンチの間の隔壁に沿って延設されており、
    隣り合う凹部の間隔が、前記隣り合う終端トレンチの間隔よりも長く、
    前記各凹部内に、前記第２層が充填されており、
    前記絶縁層の上面に、ゲート配線が配置されている、
    半導体装置。
  5. 前記第１層が、
    前記複数の終端トレンチのそれぞれの内面を覆う第１の絶縁層と、
    前記第１の絶縁層で覆われた前記複数の終端トレンチの内側に充填されている第２の絶縁層、
    を有し、
    前記第１の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きい、
    請求項４の半導体装置。
  6. 前記凹部に対応する前記隔壁上に、前記第１の絶縁層と前記第２層が積層されており、前記第２の絶縁層が積層されておらず、
    前記凹部に対応しない前記隔壁上に、前記第１の絶縁層と、前記第２の絶縁層と、前記第２層が積層されている、
    請求項５の半導体装置。
  7. 前記第１層は、前記第２の絶縁層の上面に形成されている第３の絶縁層を有しており、
    前記第３の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きい、
    請求項６の半導体装置。
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