JP4735235B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

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Description

本発明は，トレンチゲート構造の絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，フローティング領域を設けることによってドリフト層にかかる電界を緩和するフローティング構造の絶縁ゲート型半導体装置であって，その絶縁ゲート型半導体装置の終端領域のレイアウトに関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
この問題に着目したトレンチゲート型半導体装置として，本願出願人は図１０に示すような絶縁ゲート型半導体装置を提案している（特許文献１）。この絶縁ゲート型半導体装置９００は，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。
すなわち，ドレイン−ソース間（以下，「ＤＳ間」とする）に電圧を印加すると，Ｎ- ドリフト領域１２中，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰフローティング領域５１にまで到達することで，Ｐフローティング領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐフローティング領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１とのＰＮ接合箇所も電界強度のピークとなる。すなわち，図１１に示すように，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。なお，フローティング構造のメカニズムについては，例えば特許文献２に詳細が開示されている。
また，絶縁ゲート型半導体装置９００は，図１２に示すように，その終端エリアにもＰ- ボディ領域４１を貫通してなる終端トレンチ６２と，終端トレンチ６２の底部から不純物を注入することによって形成されるＰフローティング領域５３とを有している。絶縁ゲート型半導体装置９００の終端エリアは，フローティング構造を有することによって，ガードリングにて高耐圧化を図るものと比較してコンパクトである。すなわち，従来のようにガードリングによって終端エリアの耐圧を保持しようとすると，Ｎ- ドリフト領域１２内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。一方，絶縁ゲート型半導体装置９００では，終端トレンチ６２によってＮ- ドリフト領域１２内に広がる空乏層の板面方向（図１２中の横方向）への伸びを遮断するとともにＰ- フローティング領域５３によってセルエリアと同様に終端エリア内の耐圧低下を抑止している。すなわち，終端エリアをフローティング構造とすることにより，終端エリアを拡張することなく高耐圧化を図ることができる。
特開２００５−１４２２４３号公報 特開平９−１９１１０９号公報
しかしながら，前記した従来の半導体装置には，次のような問題があった。すなわち，セルエリア内の耐圧保持構造と終端エリアの耐圧保持構造とでは，フローティング構造である点で同様であるが，トレンチ内にゲート電極が内蔵されているか否かが異なる。この違いにより，トレンチに沿って厚さ方向に広がる空乏層の伸び方に若干の違いが生じる。従って，終端エリアの耐圧がセルエリア内の設計耐圧と異なることがあり，結果として耐圧が低下してしまうことがある。
具体的には，ゲート電極を内蔵していない終端トレンチ６２の近傍では，ゲートトレンチ２１の近傍と比べて空乏層の厚さ方向への伸びが弱い。そのため，Ｐ- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層がＰフローティング領域５３から形成された空乏層と繋がらずに絶縁破壊するおそれがある。
そこで，図１３に示すように，終端トレンチ６２のうちの最内の終端トレンチ６２１をゲートトレンチ２１と同様の構造にする。すなわち，終端トレンチ６２１内にゲート電極２２と電気的に接続された導体領域，つまりゲート電極２２と同電位になる終端ゲート領域７２を設ける。これにより，終端トレンチ６２１付近の空乏層の伸び方がセル領域と同様になり，セル領域内の空乏層を確実にＰフローティング領域５３に繋げ，セルエリアと終端エリアとの間で生じる耐圧低下を抑制することが考えられる。
しかし，図１３に示した絶縁ゲート型半導体装置９１０では，終端トレンチ６２１内に終端ゲート領域７２を設けることにより，終端ゲート領域７２の端部で電界集中が生じる。そのため，結果として終端ゲート領域７２の端部付近のＰＮ接合箇所（Ｐ- ボディ領域４１とＮ- ドリフト領域１２との界面）で耐圧が低下してしまうことがあり，高耐圧化を十分に図ることができない。
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，メインセル領域の高耐圧化を図るとともに，終端領域の高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，セル領域を取り囲む終端領域内に位置し，ボディ領域を半導体基板の厚さ方向に貫通し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの最内に位置するトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，第２トレンチ部群のトレンチ部内に位置し，絶縁物によってなる絶縁領域と，第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部内に内蔵され，ゲート電極と電気的に接続された導体領域とを有し，導体領域は，絶縁領域上に配設され，その下端は，ボディ領域の下面よりも上方に位置していることを特徴としている。
すなわち，本発明の絶縁ゲート型半導体装置は，第１トレンチ部群の各トレンチ部の下方に位置する第１フローティング領域によってセル領域がフローティング構造をなし，セル領域の高耐圧化が図られている。また，第２フローティング領域によってセル領域を取り囲む終端領域もフローティング構造をなし，その終端領域での高耐圧化が図られている。さらに，第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部内には，ゲート電極と電気的に接続する導体領域が設けられている。これにより，ドリフト領域内の空乏層の伸びが促進され，空乏層を第２フローティング領域に確実に繋げることができる。よって，セル領域と終端領域との間の耐圧低下が抑制される。
さらに，この導体領域は，その下端がボディ領域の下面よりも上方に位置している。そのため，導体領域の端部は，ボディ領域とドリフト領域とのＰＮ接合箇所から離間しており，ＰＮ接合箇所での絶縁破壊が回避される。具体的に導体領域の下端は，ボディ領域の下面から少なくとも０．３μｍ離れているとよりよい。これにより，終端領域内の導体領域の配置に伴う耐圧低下が抑制される。よって，半導体装置の高耐圧化が確実に図られる。
また，本発明の別の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，セル領域を取り囲む終端領域内に位置し，ボディ領域を半導体基板の厚さ方向に貫通し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの最内に位置するトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，第２トレンチ部群のトレンチ部内に位置し，絶縁物によってなる絶縁領域と，第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部の上方に配設され，ゲート電極と電気的に接続された導体領域とを有することを特徴としている。
すなわち，本発明の別の絶縁ゲート型半導体装置についても，第１フローティング領域および第２フローティング領域によってフローティング構造をなし，高耐圧化が図られている。また，第２トレンチ部群のうちの少なくとも最内のトレンチ部の開口部の上方には，ゲート電極と電気的に接続された導体領域が設けられている。これにより，ドリフト領域内の空乏層の伸びが促進され，空乏層を第２フローティング領域に確実に繋げることができる。よって，セル領域と終端領域との間の耐圧低下を抑制できる。
さらに，導体領域をトレンチ部の開口部上，すなわち主表面上に配置することで，導体領域をボディ領域とドリフト領域とのＰＮ接合箇所から離間させることができる。そのため，ＰＮ接合箇所での絶縁破壊が回避される。これにより，終端領域内の導体領域の配置に伴う耐圧低下が抑制される。また，導体領域を主表面上に配置することで，導体領域を形成する工程を追加することなく，他の工程と併用して導体領域を形成することができる。よって，簡易な工程で高耐圧の絶縁ゲート型半導体装置を形成することができる。
なお，絶縁ゲート型半導体装置では，第２トレンチ部群の各トレンチ部の溝幅が，第１トレンチ部群の各トレンチ部の溝幅よりも広いこととするとよりよい。すなわち，第２トレンチ部群のトレンチ部の溝幅が広いため，隣り合う第２フローティング領域の間隔が第１フローティング領域よりも狭い。そのため，幅方向に広がる空乏層が繋がり易い。また，第２フローティング領域のサイズが第１フローティング領域よりも大きい。そのため，厚さ方向に広がる空乏層の厚さが大きい。よって，終端領域の一層の高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法であって，セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成し，そのマスクパターンを基にエッチングにより，ボディ領域を半導体基板の厚さ方向に貫通し，各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，トレンチ部の底部から不純物を注入し，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，第２トレンチ部群の上方にエッチング保護層を形成し，堆積絶縁層の一部をエッチングにより除去するエッチバック工程と，エッチングによってトレンチ部内に生じたスペースに，ゲート材を充填するゲート材充填工程と，ゲート材のパターニングにより，第１トレンチ部群のトレンチ部に内蔵されるゲート電極とともに，第２トレンチ部群の少なくとも最内に位置するトレンチ部の上方に，そのゲート電極と電気的に接続する導体領域を形成するゲートパターン形成工程とを含むことを特徴としている。
すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，トレンチ部形成工程にて，セル領域内に位置する第１トレンチ部群と，終端領域内に位置する第２トレンチ部群とを同時に形成している。さらに，ゲートパターン形成工程にて，第１トレンチ部群のトレンチ部に内蔵されるゲート電極と，第２トレンチ部群のトレンチ部の開口部上に配設される導体領域とを同時に形成している。つまり，トレンチ部およびフローティング領域を形成する工程に加え，ゲート電極と導体領域とを形成する工程についても共用している。従って，製造工程は簡素である。
本発明によれば，終端領域にも導体領域を設けることにより，セル領域と終端領域との間の耐圧低下を抑制している。また，その導体領域をボディ領域とドリフト領域とのＰＮ接合箇所から離間させることにより，導体領域の配置に伴う耐圧低下を抑制している。従って，メインセル領域の高耐圧化を図るとともに，終端領域の高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
本形態の半導体装置１００は，図１に示すように電流が流れるセルエリア（図１中の破線枠Ｆｔ内）と，そのセルエリアを囲む終端エリア（図１中の破線枠Ｆｔ外）とによって構成されている。すなわち，半導体装置１００内のセルエリアは終端エリアによって区画されている。そして，セルエリア内には複数のゲートトレンチ２１が，終端エリア内には３本の終端トレンチ６２がそれぞれ設けられている。
さらに具体的には，ゲートトレンチ２１はストライプ形状に，終端トレンチ６２はセルエリアを囲むように環状にそれぞれ配置されている。なお，ゲートトレンチ２１は，およそ２．５μｍのピッチで形成されている。また，終端トレンチ６２は，およそ２．０μｍのピッチで形成されている。
図２は，図１に示した半導体装置１００のＡ−Ａ部の断面を示す図である。半導体装置１００のセルエリアでは，図２中の半導体基板の上面側にソース電極が，下面側にドレイン電極がそれぞれ設けられている。また，半導体基板内には，上面側にＮ+ ソース領域３１およびコンタクトＰ+ 領域３２が，下面側にＮ+ ドレイン領域１１がそれぞれ設けられている。また，Ｎ+ ソース領域３１とＮ+ ドレイン領域１１との間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。各トレンチはＰ- ボディ領域４１を貫通している。なお，ゲートトレンチ２１の深さは，およそ２．５〜３．０μｍであり，Ｐ- ボディ領域４１の深さは，およそ１．０μｍである。
ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に，本形態の堆積絶縁層２３は，ゲートトレンチ２１の底部に酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
また，半導体装置１００の終端エリアでは，３本の終端トレンチ６２（以下，セルエリアに近い順に，「終端トレンチ６２１」，「終端トレンチ６２２」，「終端トレンチ６２３」とする）が設けられている。そして，終端トレンチ６２１の内部は，ゲートトレンチ２１の内部と同様に，堆積絶縁層７３上に終端ゲート領域７２が設けられている。終端ゲート領域７２は，ゲート電極２２と電気的に接続されており，ゲート電極２２と同電位となる。この終端ゲート領域７２の存在によって，Ｐ- ボディ領域４１の下面とのＰＮ接合箇所から広がる空乏層の伸びが促進される。さらに，その終端ゲート領域７２は，終端トレンチ６２１の壁面に形成されているゲート絶縁膜７４を介して，半導体基板のＰ- ボディ領域４１と対面している。一方，終端トレンチ６２２，６２３については，堆積絶縁層７１によって充填されている（すなわち，ゲートレス構造である）。
また，終端ゲート領域７２の下端は，Ｐ- ボディ領域４１の下面よりも上方に位置している。すなわち，終端ゲート領域７２の深さは，ゲートトレンチ２１内のゲート電極２２の深さと比較して浅い。具体的に本形態では，終端ゲート領域７２の深さをＰ- ボディ領域４１の深さよりも０．３μｍ浅い。なお，終端エリアにはチャネル領域が形成されないため，終端ゲート領域７２を浅くしてもオン抵抗特性には影響しない。
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３が形成されている。なお，Ｐフローティング領域５１はゲートトレンチ２１の底面から，Ｐフローティング領域５３は終端トレンチ６２の底面から，それぞれ不純物を注入することにより形成された領域である。各Ｐフローティング領域の断面は，各トレンチの底部を中心とした略円形形状となっている。
なお，隣り合うＰフローティング領域５１，５１間には，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。一方，隣り合うＰフローティング領域５３，５３間の間隔は，Ｐフローティング領域５１，５１間の間隔よりも狭い。しかしながら，終端エリアではドリフト電流が流れないため，低オン抵抗化の妨げにはならない。
また，Ｐ- ボディ領域４１の板面方向（図２中の横方向）の端部は，終端トレンチ６２２，６２３間に位置している。そのため，Ｐ- ボディ領域４１から板面方向に広がる空乏層は，終端トレンチ６２３の壁面にて遮断される。また，厚さ方向に広がることとなる空乏層は，Ｐフローティング領域５３に達することにより耐圧の低下が抑制される。よって，終端エリアがコンパクトであり，結果としてチップ全体のコンパクト化が図られている。
なお，終端トレンチ６２の本数は３本に限るものではない。すなわち，耐圧保持が可能であれば，終端トレンチ６２の本数を２本としてもよい（最少本数）。また，３本での耐圧保持が困難であれば，終端トレンチ６２の本数を３本以上としてもよい。いずれの場合であっても，最内の終端トレンチ６２１内にゲートトレンチ２１と同様に終端ゲート領域７２を設ける。
続いて，図１に示した半導体装置１００のシミュレーション結果について述べる。本シミュレーションでは，ＤＳ間耐圧と終端ゲート領域７２の深さとの依存性について調べた。なお，本シミュレーションの対象となる半導体装置１００は，Ｐ- ボディ領域４１の厚さが０．７μｍである。
図３は，ＤＳ間耐圧（Ｖ）と終端ゲート領域７２の深さ（μｍ）との依存性についてのシミュレーション結果を示している。ＤＳ間耐圧は，図３に示すように，終端ゲート領域７２の深さがＰ- ボディ領域４１の深さよりも０．１μｍ深い（図３の横軸：−０．１μｍ）場合には，７５Ｖであった。これは，従来の形態（図１２参照）では，耐圧が７５Ｖであることを意味する。本シミュレーションでは，終端ゲート領域７２の深さが浅いほど耐圧は向上することがわかった。具体的に，終端ゲート領域７２の深さがＰ- ボディ領域４１の深さよりも０．３μｍ浅くなることで，耐圧が８０Ｖとなることがわかった。この結果から，終端ゲート領域７２を浅くすることにより，高耐圧化を図ることができることがわかる。
続いて，半導体装置１００の製造プロセスについて，図４を基に説明する。まず，あらかじめ，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成しておく。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。
次に，半導体基板の上面側に，イオン注入等によってＰ- ボディ領域４１を形成する。その後，そのＰ- ボディ領域４１が形成されている部分に，ボロンやリン等のイオン注入およびその後の熱拡散処理によりＮ+ ソース領域３１およびコンタクトＰ+ 領域３２を形成する。これにより，図４（Ａ）に示すように，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２，Ｐ- ボディ領域４１を有する半導体基板が形成される。
次に，図４（Ｂ）に示すように，半導体基板上にパターンマスク９１を形成し，トレンチドライエッチングを行う。このトレンチドライエッチングにより，Ｐ- ボディ領域４１を貫通するゲートトレンチ２１および終端トレンチ６２がまとめて形成される。
次に，図４（Ｃ）に示すように，各トレンチの底面から不純物のイオン注入を行う。その後，熱拡散処理を行うことにより，Ｐフローティング領域５１およびＰフローティング領域５３がまとめて形成される。すなわち，１回の熱拡散処理によって全エリアのＰフローティング領域が同時に形成される。なお，熱拡散処理は，後述する絶縁膜９２を堆積した後に行ってもよい。
次に，図４（Ｄ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によってゲートトレンチ２１内および終端トレンチ６２内に絶縁膜９２を堆積する。絶縁膜９２としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。この絶縁膜９２が，図２中の堆積絶縁層２３，７１，７３となる。
次に，主表面上の絶縁膜９２を除去した後，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。そして，図４（Ｅ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う（第１エッチバック工程）。この第１エッチバック工程では，ゲート電極２２と終端ゲート領域７２との深さの差分だけ絶縁膜９２を除去する。
次に，第１ドライエッチング工程で利用したレジスト９３を再度パターニングし，終端トレンチ６２１の開口部上のレジスト９３を除去する。そして，図４（Ｆ）に示すように，レジスト９３をエッチング保護膜として再度ドライエッチングを行う（第２エッチバック工程）。これにより，ゲート電極２２および終端ゲート領域７２を形成するためのスペースが確保される。エッチバック後は，レジスト９３を除去する。
次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。この熱酸化膜が，図２中のゲート絶縁膜２４，７４となる。次に，図４（Ｇ）に示すように，第１および第２エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。具体的にゲート材９４の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このゲート材９４が，図２中のゲート電極２２および終端ゲート領域７２となる。
次に，ゲート材９４に対してエッチングを行う。これにより，ゲート電極２２および終端ゲート領域７２が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７２とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図４（Ｈ）に示すように，トレンチゲート型の半導体装置１００が作製される。
本形態の製造方法では，セルエリアと終端エリアとの形成工程が殆ど同一工程であり，トレンチエッチング工程，イオン注入工程，熱拡散工程等を共用することができる。さらには，ゲート材の堆積工程，ゲート電極のパターニング工程，層間絶縁膜８１の形成工程等を共用することができる。そのため，終端エリアに終端ゲート領域７２を設けたとしても，工程が簡素であり，結果としてコストの低減が図られる。
以上詳細に説明したように第１の形態の半導体装置１００では，終端トレンチ６２のうち，最内に位置するトレンチ６２１内に，ゲート電極２２と電気的に接続する終端ゲート領域７２を設けることとしている。これにより，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。
さらに，この終端ゲート領域７２は，その下端がＰ- ボディ領域４１の下面よりも上方に位置している。そのため，終端ゲート領域７２の端部は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，ＰＮ接合箇所での絶縁破壊が回避される。具体的に終端ゲート領域７２の下端は，Ｐ- ボディ領域４１の下面から３μｍ以上離れている。これにより，終端ゲート領域７２の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。
［第２の形態］
第２の形態の半導体装置２００は，図５に示すように終端トレンチ６２１，６２２，６２３内を絶縁膜で充填する。さらに，３本の終端トレンチ６２の開口部上に絶縁膜７７を設け，その絶縁膜７７上にゲート電極２２と電気的に接続された終端ゲート領域７６を設ける。すなわち，終端ゲート領域７６は，主表面上に位置し，セルエリアを取り囲むように配置されている。この点，終端ゲート領域７２が終端トレンチ６２１に内蔵されている第１の形態とは異なる。絶縁膜７７の膜厚は，およそ０．７μｍである。
空乏層の伸びを促進する役割を果たす終端ゲート領域は，必ずしも終端トレンチ６２に内蔵されていなければならないことはない。つまり，終端ゲート領域は，板面方向中，少なくとも終端トレンチ６２１と同等の位置に配置されていればよい。そのため，本形態の半導体装置２００のように主表面上に位置していてもよい。なお，Ｐ- ボディ領域４１からの距離が離れすぎると空乏層の伸びを促進する効果がなくなる。そのため，絶縁層７７の膜厚の上限は，不純物領域の濃度，Ｐフローティング領域５３までの距離などの条件によって決まる。
続いて，半導体装置２００の製造プロセスについて，図６を基に説明する。なお，本形態の製造方法は，図４に示した製造方法のうち，絶縁膜の堆積（Ｄ）までは同様である。そのため以下の説明では，図６（Ａ）に示すように各トレンチ内部に絶縁膜９２が堆積した状態以降の製造プロセスを説明する。
まず，主表面上の絶縁膜９２を除去せずに，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。その後，図６（Ｂ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う。これにより，セルエリアの主表面上の絶縁膜９２およびゲートトレンチ２１内の絶縁膜９２の一部が除去される。
次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。次に，図６（Ｃ）に示すように，エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。ゲート材９４は，セルエリアの主表面上および終端エリアの絶縁膜７７上に堆積する。このゲート材９４が，図５中のゲート電極２２および終端ゲート領域７６となる。
次に，ゲート材９４に対してエッチングを行う。これにより，図６（Ｄ）に示すように，ゲート電極２２とともに終端ゲート領域７６が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７６とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図６（Ｅ）に示すように，トレンチゲート型の半導体装置２００が作製される。
本形態の製造方法では，第１の形態の製造方法と比較して，エッチバック工程の回数が少ない。すなわち，セルエリア内のトレンチ２１のエッチバックのみであるため，堆積絶縁膜９２のエッチバック工程は１回で済む。さらにゲート材９４のエッチング工程によって，ゲート電極２２とともに終端ゲート領域７６を形成できることから，終端ゲート領域７６の形成に伴う工程数の増加はない。よって，第１の形態と比較しても工程が簡素であり，結果としてよりコストの低減が図られる。
以上詳細に説明したように第２の形態の半導体装置２００では，終端エリアの主表面上に，ゲート電極２２と電気的に接続する終端ゲート領域７６を設けることとしている。これにより，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。
さらに，終端ゲート領域７６は，主表面上に位置している。そのため，終端ゲート領域７６は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，そのＰＮ接合箇所での絶縁破壊が回避される。これにより，終端ゲート領域７６の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。
また，終端ゲート領域７６は，終端トレンチ６２の上方に配設することにより，終端エリア内のＰフローティング領域５３の電位を安定させる効果がある。一般的に，終端エリア内の拡散層上にはポリイミド等の絶縁膜を配設し，外乱を抑止して拡散層の電位の安定化を図っている。本形態の半導体装置２００のように，ゲート電極と電気的に接続された終端ゲート領域７６を絶縁膜に代替して，あるいは絶縁層に重ねて配設することにより，終端エリアの一層の安定化を図ることができる。
さらに，図７に示すように終端トレンチ６２の溝幅をゲートトレンチ２１の溝幅よりも太くするとよりよい。溝幅を広くすることで，Ｐフローティング領域５３のサイズがＰフローティング領域５１のサイズよりも大きくなる。そのため，厚さ方向に広がる空乏層の厚さが大きくなる。トレンチの溝幅は，トレンチ用のパターニングの際にパターン幅を広くするだけで調節することができる。このように終端トレンチ６２の溝幅が広いと，隣り合うＰフローティング領域５３の間隔がセルエリアのＰフローティング領域５１よりも狭い。そのため，幅方向に広がる空乏層が繋がり易い。よって，半導体装置の一層の高耐圧化を図ることができる。
［第３の形態］
第３の形態の半導体装置３００は，図８に示すように終端トレンチ６２１，６２２，６２３内を絶縁膜で充填する。さらに，終端トレンチ６２１の開口部の直上にゲート電極２２と電気的に接続された終端ゲート領域７５を設ける。この点，終端ゲート領域７２が終端トレンチ６２１に内蔵されている第１の形態とは異なる。また，終端ゲート領域７６が絶縁膜７７を介して終端エリアの主表面上に位置する第２の形態とは異なる。
本形態の半導体装置３００のように，空乏層の伸びを促進する役割を果たす終端ゲート領域７５は，主表面の直上に位置していてもよい。つまり，終端ゲート領域は，板面方向中，少なくとも終端トレンチ６２１と同等の位置に配置されていればよい。また，終端ゲート領域７５は，少なくとも最内の終端トレンチ６２１上に配置されていればよい。そのため，他の終端トレンチ６２上に配置されていてもよい。本形態の半導体装置３００は，第２の形態の半導体装置と比較して主表面上の絶縁膜を有しない点で厚さが小さい。
続いて，半導体装置３００の製造プロセスについて，図９を基に説明する。なお，本形態の製造方法は，図４に示した製造方法のうち，絶縁膜の堆積（Ｄ）までは同様である。そのため以下の説明では，図９（Ａ）に示すように各トレンチ内部に絶縁膜９２が堆積した状態以降の製造プロセスを説明する。
まず，主表面上の絶縁膜９２を除去した後，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。その後，図９（Ｂ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う。これにより，ゲートトレンチ２１内の絶縁膜９２の一部が除去される。
次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。次に，図９（Ｃ）に示すように，エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。このゲート材９４が，図８中のゲート電極２２および終端ゲート領域７５となる。
次に，ゲート材９４に対してエッチングを行う。これにより，図９（Ｄ）に示すように，ゲート電極２２とともに終端ゲート領域７５が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７６とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図９（Ｅ）に示すように，トレンチゲート型の半導体装置３００が作製される。
本形態の製造方法では，第２の形態の製造方法と同様に，エッチバック工程の回数が少ない。すなわち，セルエリア内のトレンチ２１のエッチバックのみであるため，堆積絶縁層９２のエッチバック工程は１回で済む。さらにゲート材９４のパターニング工程によって，ゲート電極２２とともに終端ゲート領域７５を形成できることから，終端ゲート領域７５の形成に伴う工程数の増加はない。よって，第１の形態と比較しても工程が簡素であり，結果としてよりコストの低減が図られる。
以上詳細に説明したように第３の形態の半導体装置３００では，終端トレンチ６２１の開口部の直上，すなわち主表面の直上に，ゲート電極２２と電気的に接続する終端ゲート領域７５を設けることとしている。これにより，終端トレンチ６２１付近におけるＰ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。
さらに，終端ゲート領域７５は，主表面上に位置している。そのため，終端ゲート領域７５は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，そのＰＮ接合箇所での絶縁破壊が回避される。これにより，終端ゲート領域７５の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。また，終端ゲート領域７５は，主表面の直上に位置しているため，半導体装置全体の厚さの増加分が小さい。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，ＩＧＢＴに対しても適用可能である。
また，実施の形態では，半導体装置が１つのセルエリアと１つの終端エリアとによって構成されていたが，これに限るものではない。すなわち，チップの面積が大きい半導体装置では，セルエリアを複数箇所に設け，各セルエリアに対してそのセルエリアを取り囲む環状の終端エリアを設けてもよい。
また，実施の形態では，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２，６２間に位置しているが，これに限るものではない。すなわち，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２群の外側に位置していてもよい。あるいは，半導体基板の全面にＰ- ボディ領域４１が形成されているものであってもよい。これらの場合，Ｐ- ボディ領域４１の形成に精度がそれほど要求されない。そのため，作製が容易である。
第１の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 図１に示した絶縁ゲート型半導体装置のＡ−Ａ断面を示す図である。 ＤＳ間耐圧のシミュレーション結果を示すグラフである。 第１の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。 第２の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 第２の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。 第２の形態にかかる絶縁ゲート型半導体装置の応用例を示す断面図である。 第３の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 第３の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の電界強度を示す図である。 従来の絶縁ゲート型半導体装置の終端構造を示す断面図である。 最内の終端トレンチ内に終端ゲート領域を配置した構造を示す断面図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部群のトレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５３ Ｐフローティング領域（第２フローティング領域）
６２ 終端トレンチ（第２トレンチ部群のトレンチ部）
７２ 終端ゲート領域（導体領域）
７５ 終端ゲート領域（導体領域）
７６ 終端ゲート領域（導体領域）
１００ 半導体装置（絶縁ゲート型半導体装置）

Claims (8)

  1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，
    セル領域を取り囲む終端領域内に位置し，前記ボディ領域を半導体基板の厚さ方向に貫通し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの最内に位置するトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，
    前記第２トレンチ部群のトレンチ部内に位置し，絶縁物によってなる絶縁領域と，
    前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部内に内蔵され，前記ゲート電極と電気的に接続された導体領域とを有し，
    前記導体領域は，前記絶縁領域上に配設され，その下端は，前記ボディ領域の下面よりも上方に位置していることを特徴とする絶縁ゲート型半導体装置。
  2. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，
    セル領域を取り囲む終端領域内に位置し，前記ボディ領域を半導体基板の厚さ方向に貫通し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの最内に位置するトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，
    前記第２トレンチ部群のトレンチ部内に位置し，絶縁物によってなる絶縁領域と，
    前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部の上方に配設され，前記ゲート電極と電気的に接続された導体領域とを有することを特徴とする絶縁ゲート型半導体装置。
  3. 請求項２に記載する絶縁ゲート型半導体装置において，
    前記導体領域は，主表面の直上に位置していることを特徴とする絶縁ゲート型半導体装置。
  4. 請求項２に記載する絶縁ゲート型半導体装置において，
    前記導体領域は，絶縁膜を挟んで前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部と対向していることを特徴とする絶縁ゲート型半導体装置。
  5. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群の各トレンチ部の溝幅は，前記第１トレンチ部群の各トレンチ部の溝幅よりも広いことを特徴とする絶縁ゲート型半導体装置。
  6. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法において，
    セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し前記第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成し，そのマスクパターンを基にエッチングにより，前記ボディ領域を半導体基板の厚さ方向に貫通し，各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部の底部から不純物を注入し，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，
    前記トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，
    前記第２トレンチ部群の上方にエッチング保護層を形成し，前記堆積絶縁層の一部をエッチングにより除去するエッチバック工程と，
    エッチングによって前記トレンチ部内に生じたスペースに，ゲート材を充填するゲート材充填工程と，
    前記ゲート材のパターニングにより，前記第１トレンチ部群のトレンチ部に内蔵されるゲート電極とともに，前記第２トレンチ部群の少なくとも最内に位置するトレンチ部の上方に，そのゲート電極と電気的に接続する導体領域を形成するゲートパターン形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  7. 請求項６に記載する絶縁ゲート型半導体装置の製造方法において，
    エッチング保護層を形成する前に，堆積絶縁層のうちの主表面上に堆積する部分を除去する平滑化工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  8. 請求項６または請求項７に記載する絶縁ゲート型半導体装置の製造方法において，
    前記トレンチ部形成工程では，前記第２トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅を，第１トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅よりも広くすることを特徴とする絶縁ゲート型半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105874577A (zh) * 2013-12-26 2016-08-17 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
US9722075B2 (en) 2013-12-25 2017-08-01 Toyota Jidosha Kabushiki Kaisha Semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006036347B4 (de) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
JP6153151B2 (ja) * 2012-05-30 2017-06-28 国立大学法人九州工業大学 高電圧電力用半導体装置
EP3084833B1 (en) * 2013-12-16 2017-09-13 ABB Schweiz AG Edge termination for semiconductor devices and corresponding fabrication method
JP6231377B2 (ja) * 2013-12-25 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6208612B2 (ja) * 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
CN106024863A (zh) * 2016-06-27 2016-10-12 电子科技大学 一种高压功率器件终端结构
CN111699558B (zh) * 2018-02-19 2023-03-28 三菱电机株式会社 碳化硅半导体装置
CN116544268B (zh) * 2023-07-06 2023-09-26 通威微电子有限公司 一种半导体器件结构及其制作方法
CN117577691A (zh) * 2024-01-16 2024-02-20 赛晶亚太半导体科技(浙江)有限公司 一种具有终端结构的半导体器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
WO1999052152A1 (fr) * 1998-04-07 1999-10-14 Hitachi, Ltd. Dispositif semi-conducteur et convertisseur de puissance
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
JP2005286042A (ja) * 2004-03-29 2005-10-13 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006509350A (ja) * 2002-09-30 2006-03-16 インターナショナル レクティファイアー コーポレイション 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
WO1999052152A1 (fr) * 1998-04-07 1999-10-14 Hitachi, Ltd. Dispositif semi-conducteur et convertisseur de puissance
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
JP2006509350A (ja) * 2002-09-30 2006-03-16 インターナショナル レクティファイアー コーポレイション 半導体装置の製造方法
JP2005286042A (ja) * 2004-03-29 2005-10-13 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722075B2 (en) 2013-12-25 2017-08-01 Toyota Jidosha Kabushiki Kaisha Semiconductor device
DE112014006007B4 (de) 2013-12-25 2021-12-09 Denso Corporation Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
CN105874577A (zh) * 2013-12-26 2016-08-17 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
CN105874577B (zh) * 2013-12-26 2019-04-02 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置

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