JP2005223255A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法 Download PDF

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Abstract

【課題】堆積絶縁層内に発生するシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法を提供すること。
【解決手段】ドライエッチングによりゲートトレンチ２１を形成する。次に，ゲートトレンチ２１に対して被覆性がよい絶縁膜２３の埋め込みを行う。次に，ドライエッチングを行うことで絶縁膜２３の一部のエッチバックを行う。その後，ドライエッチングのダメージ処理等のためにウェットエッチングを行う。次に，ゲートトレンチ２１の壁面にゲート酸化膜２４を形成する。次に，ゲートトレンチ２１に対して被覆性が悪いカバー絶縁膜２４１を形成する。これにより，ウェットエッチングにて生じたくさび状の溝２３３に蓋をする。次に，ゲート材２２を堆積させる。最後に，堆積されたゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成する。
【選択図】 図１

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
本出願人は，この問題を解決したトレンチゲート型半導体装置として，図１３に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ドレイン−ソース間（以下，「ＤＳ間」とする）の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
この絶縁ゲート型半導体装置９００では，トレンチ２１内に所定の厚みを有する堆積絶縁層２３を設けることが必要である。すなわち，Ｐフローティング領域５１は，トレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部に少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によってトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止することができる。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ- ボディ領域４１内のオン抵抗を低減することができる。また，ゲート電極２２下の堆積絶縁層２３の膜厚が厚いため，ゲート−ドレイン間容量が小さく，スイッチングスピードが速い等の効果を有している。
この絶縁ゲート型半導体装置９００のようにゲートトレンチの底に厚みが大きい堆積絶縁層が形成されたトレンチゲート型半導体装置としては，例えば特許文献１に記載されているものがある。
特開２０００−３５３８０５号公報
しかしながら，前記した従来の絶縁ゲート型半導体装置９００には，次のような問題があった。すなわち，ゲートトレンチ２１内の堆積絶縁層２３は，ＣＶＤ法にて一旦ゲートトレンチ２１内を絶縁物（酸化シリコン等）で充填し，その絶縁物に対してエッチバックを行うことで形成される。そのため，ゲートトレンチ２１内を絶縁物で充填する際，堆積絶縁層２３にシームやボイドが生じる。この状態の絶縁膜に対してウェットエッチングにてエッチバックを行うと，シーム部分ではエッチングが急速に進行する。そして，図１４に示すように堆積絶縁層２３の中央部分にくさび状の溝２３３が形成される。そして，その状態の堆積絶縁層２３上にゲート電極２２を形成すると，くさび状の溝２３３にゲート材（ポリシリコン等）が進入してしまう。このくさび状の溝２３３の形状には再現性がないため，安定した形状のゲート電極２２を形成することが困難となる。
さらに，くさび状の溝２３３内にゲート材が進入することで，ゲート電圧のスイッチオフ時における空乏層の伸び方が設計と異なってしまう。その結果，所望の電界分布が形成されず，ＤＳ間の耐圧の低下を招いてしまう。図１５は，くさび状の溝２３３の深さとＤＳ間の耐圧との関係を示している。このシミュレーション結果からも，くさび状の溝２３３の深さが深いほど耐圧が低下することがわかる。
一方，ドライエッチングにてエッチバックを行うと，シームの有無に関わらず厚さ方向に均等にエッチングを行うことができる。しかし，ゲートトレンチ２１の壁面がダメージを受けるとともに，ゲートトレンチ２１内に絶縁物の残渣が生じる。このような壁面にゲート酸化膜２４を形成したとしても，良質な酸化膜や清浄な界面を得ることができず，素子特性を十分に発揮できない。そのため，結局はドライエッチングの際に生じた残留物を除去するためにウェットエッチングを行う必要が生じる。
また，ドライエッチングにてゲートトレンチ２１を形成する際は，図１６（Ａ）に示すように表面を保護するためにハードマスク９０を形成する。そして，通常はドライエッチングにてゲートトレンチ２１を形成した後，ゲートトレンチ２１のダメージ処理のためにＣＤＥ（ケミカルドライエッチング）を行う。そのため，図１６（Ｂ）に示すようにハードマスク９０がゲートトレンチ２１の開口部で突き出た形状となる。この状態で絶縁膜２３の埋め込みを行うと，その突き出た部分で絶縁膜が閉塞する。その結果，図１６（Ｃ）に示すように堆積絶縁層２３内に大きな隙間（ボイド）２３５が生じる。
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，シームの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，トレンチ部と，トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層と，堆積絶縁層の上面上に位置し，堆積絶縁層と導体層とを隔てるカバー絶縁層を有するものである。
すなわち，本発明の絶縁ゲート型半導体装置では，堆積絶縁層の上面上にカバー絶縁層が設けられている。このカバー絶縁層によって堆積絶縁層内に生じたくさび状の溝に蓋をすることができる，あるいは溝内を充填することができる。これにより，導体層の一部がくさび状の溝に進入することを防ぐことができ，導体層の形状が安定する。よって，所望の電界分布が形成され，高耐圧化を確実に図ることができる。
また，本発明の別の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，トレンチ部の底部は，フローティング領域内に位置し，トレンチ部内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層の上方に位置し，ボディ領域と対面する導体層と，堆積絶縁層の上面上に位置し，堆積絶縁層と導体層とを隔てるカバー絶縁層とが形成されているものである。
すなわち，本形態の絶縁ゲート型半導体装置では，ドリフト領域内にドリフト領域とは異なる導電型半導体領域であるフローティング領域が設けられている。このフローティング領域により，電界の最大ピーク値を低減することができる。また，堆積絶縁層の上面上設けられたカバー絶縁層によって導体層の堆積絶縁層への進入を防いでいる。そのため，結果として高耐圧化を図ることができる。また，高耐圧であることから，ドリフト領域の不純物濃度を上げて低オン抵抗化を図ることができる。
また，本発明のカバー絶縁層は，ＨＴＯ膜を堆積絶縁層の上面上に堆積してなるものであることとするとよりよい。ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜は被覆性が非常に悪い膜である。堆積絶縁層上にＨＴＯ膜を形成することで，堆積絶縁層内のくさび状の溝に蓋をすることができる。すなわち，くさび状の溝内を充填する必要がなく，くさび状の溝の深さが大きくても確実にゲート材の進入を確実に防ぐことができる。
あるいは，本発明のカバー絶縁層は，ポリシリコンを堆積絶縁層の上面上に堆積し，そのポリシリコンを酸化してなるものであるとするとよりよい。ポリシリコンの膜は被覆性が非常によい膜であり，くさび状の溝内を隙間なく充填することができる。そして，ポリシリコンを酸化することで堆積絶縁層上が酸化膜で覆われる。すなわち，堆積絶縁層の上面に生じたくさび状の溝内を殆ど隙間なく絶縁物で充填することができる。よって，導体層の進入を確実に防ぐことができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，トレンチ部と，トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の底面上に絶縁物を堆積する絶縁物堆積工程と，絶縁物堆積工程にて堆積絶縁層を形成した後に，トレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上にカバー絶縁層を形成するカバー絶縁層形成工程と，カバー絶縁層形成工程にてカバー絶縁層を形成した後に，そのカバー絶縁層上に導体層を形成する導体層形成工程とを含んでいる。
すなわち，トレンチ部形成工程にて半導体基板の上面からトレンチ部を形成した後，第１絶縁物堆積工程にてそのトレンチ部内に絶縁物を堆積している。このとき，堆積絶縁層にはシームが発生する。そして，エッチバック工程にて堆積絶縁層を所定の層厚になるように調節している。このエッチバックによって，堆積絶縁層にはくさび状の溝が発生する。なお，ドライエッチングにてエッチバックを行う場合，そのドライエッチング工程ではくさび状の溝は生じないが，その後の洗浄工程にてウェットエッチングを行う必要があるため，くさび状の溝は少なからず発生する。その後，カバー絶縁層形成工程にて堆積絶縁層の上面上にカバー絶縁層を形成している。このカバー絶縁層によって，エッチバック工程にて発生したくさび状の溝に蓋をする，あるいは溝内を絶縁物で充填することができる。そして，導体層形成工程にて，カバー絶縁層上に導体層を形成している。ここで，カバー絶縁層によって堆積絶縁層の上面が覆われていることから，ゲート材が堆積絶縁層に進入することはない。よって，安定した形状の導体層を形成することができる。従って，所望の電界分布が形成されるとともに確実に高耐圧化を図ることができる。なお，導体層形成工程では，導体を直接トレンチ部内に堆積させてもよいし，一旦高抵抗の半導体を堆積させた後に不純物を拡散させてもよい。
また，本発明の絶縁ゲート型半導体装置の製造方法は，カバー絶縁層形成工程の後であって導体層形成工程の前に，トレンチ部内のカバー絶縁層および堆積絶縁層の一部をさらに掘り下げる第２エッチバック工程と，カバー絶縁層形成工程の後であって導体層形成工程の前に，トレンチ部の壁面を酸化するゲート酸化膜形成工程とを含むこととするとよりよい。
すなわち，エッチバック工程では，目標膜厚となる手前の段階まで掘り下げる。その状態で堆積絶縁層の上面上にくさび状の溝を充填するようにカバー絶縁層を形成している。これにより，堆積絶縁層の上面に少なくとも目標膜厚の位置までシームがない状態を作り出すことができる。そして，第２エッチバック工程にて，この状態の堆積絶縁層に対して目標膜厚までエッチバックすることとしている。これにより，第２エッチバック工程のエッチバック時には，くさび状の溝が形成されない。よって，導体層の形状は安定している。また，所定の膜厚の堆積絶縁層を形成した後に，ゲート酸化膜形成工程にてゲート酸化膜を形成している。そのため，ゲート酸化膜を形成した後に形成される絶縁膜はない。従って，ゲート酸化膜は薄膜である。
また，本発明の別の絶縁ゲート型半導体装置の製造方法は，トレンチ部と，トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に，そのトレンチ部の幅の半分の長さよりも薄い膜厚となるように絶縁物を堆積する絶縁物堆積工程と，絶縁物堆積工程にて絶縁層を形成した後に，その絶縁層上にポリシリコンを堆積し，その後にそのポリシリコンを酸化することでトレンチ部内に堆積絶縁層を形成する堆積絶縁層形成工程と，堆積絶縁層形成工程にて堆積絶縁層を形成した後に，トレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，その残った堆積絶縁層上に導体層を形成する導体層形成工程とを含んでいる。
すなわち，トレンチ部形成工程にてトレンチ部を形成した後，絶縁物堆積工程にてトレンチ部内に絶縁物を堆積させている。その際，堆積する絶縁膜の膜厚は，トレンチ部の幅の半分より薄くする。これにより，トレンチ部内は完全には充填されず，隙間が残る。次に，堆積絶縁層形成工程にて，ポリシリコンでその隙間を充填し，その後そのポリシリコンを酸化する。ポリシリコンの膜は非常に被覆性が良い膜であり，充填する際にシームを生じさせない。すなわち，トレンチ部内はシームがない堆積絶縁層にて充填される。その後，エッチバック工程にて堆積絶縁層のエッチバックを行う。堆積絶縁層にシームがない状態でエッチバックが行われることから，くさび状の溝は生じない。そのため，堆積絶縁層を所望の厚さで形成することができる。よって，導体層の形状は安定している。
本発明によれば，堆積絶縁層の上面上にカバー絶縁層を設けることで，シームやボイドの影響によるくさび状の溝にゲート材が進入することを防いでいる。そのため，導体層，すなわちゲート電極の形状は安定している。よって，シームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．０μｍ）である。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１の深さはおよそ２．３μｍであり，Ｐ- ボディ領域４１を貫通している。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３では，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンを堆積させている。さらに，堆積絶縁層２３の上方には，ポリシリコンの堆積によるゲート電極２２が形成されている。さらに，ゲート電極２２と堆積絶縁層２３およびゲート絶縁膜２４との間には，カバー絶縁膜２４１が設けられている。また，ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４およびカバー絶縁膜２４１を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４およびカバー絶縁膜２４１によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
次に，図１に示した半導体装置１００の製造プロセスについて，図２ないし図４を基に説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入や熱拡散処理等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）が作製される。
次に，図３（Ａ）に示すようにドライエッチングによりＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。なお，ゲートトレンチ２１を形成した後，ドライエッチングによるダメージを除去することを目的として，ゲートトレンチ２１の側壁に対して犠牲酸化処理およびＣＤＥを行う。
次に，図３（Ｂ）に示すようにゲートトレンチ２１に対してＣＶＤ法にて絶縁膜２３の埋め込みを行う。具体的に絶縁膜２３としては，例えばＴＥＯＳ（テトラエチルオルソシリケート）を原料として減圧ＣＶＤ法あるいはオゾンとＴＥＯＳとを原料としてＣＶＤ法によって形成されるシリコン酸化膜が該当する。このとき，ゲートトレンチ２１内は絶縁物２３で充填されるが，幅方向の中央部分にシーム２３４が生じる。なお，酸化膜を埋め込む前に，界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。絶縁膜２３を埋め込む手順の詳細は後述する。
次に，図３（Ｃ）に示すようにゲートトレンチ２１内が絶縁物で充填された半導体基板に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。なお，エッチバックはウェットエッチングで行ってもよい。
次に，ドライエッチングにてエッチバックされた堆積絶縁層２３に対してウェットエッチングを行う。これにより，ドライエッチングの際に生じた残留物等が除去される。このウェットエッチングの際，図３（Ｄ）に示すように絶縁堆積層２３のシーム２３４部分にくさび状の溝２３３が形成される。なお，図３（Ｃ）の工程でウェットエッチングにてエッチバックを行った場合，本工程は不要である。
次に，図４（Ｅ）に示すように半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。
次に，図４（Ｆ）に示すように減圧ＣＶＤ法にて絶縁膜２４１をゲートトレンチ２１の表面に形成する。これがカバー絶縁膜２４１となる。このＣＶＤ法によるカバー絶縁膜２４１の成膜条件は，例えば反応ガスがＳｉＨ4 とＮ2 Ｏとを含む混合ガスで，成膜温度が７５０℃〜８２５℃で，反応圧力が３０Ｐａ〜３００Ｐａあり，通常のＣＶＤ法の場合よりも成膜温度が高い。すなわち，所謂，ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する。このような条件下で成膜されるカバー絶縁膜２４１は，被覆性が悪く，くさび状の溝２３３の開口部に蓋をするように形成される。なお，くさび状の溝２３３をカバー絶縁膜２４１で蓋をした後には空洞２４２が生じる。この空洞２４２が素子特性に影響を及ぼすことがないことはシミュレーションにて確認済みである。また，くさび状の溝２３３が小さい場合には，カバー絶縁膜２４１にてくさび状の溝２３３を充填してしまってもよい。絶縁物で充填したとしても素子特性に影響を及ぼすことはない。
ゲート酸化膜２４，カバー絶縁膜２４１のそれぞれの膜厚は，ゲート耐圧やオン抵抗により異なる。例えば，ゲート耐圧を７０Ｖ，オン抵抗を３５ｍΩ・ｍｍ2 とした場合には，ゲート酸化膜２４の膜厚が５０ｎｍ程度，絶縁膜（ＨＴＯ膜）２４１の膜厚が５０ｎｍ程度とするとよい。なお，カバー絶縁膜２４１の形成はゲート酸化膜２４を形成した後に行う理由は，ＨＴＯ等の酸化膜の形成後では適切なゲート酸化膜を形成することが困難だからである。
次に，図４（Ｇ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。具体的に本形態ではポリシリコンを堆積させ，これがゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，図４（Ｈ）に示すようにゲート材２２等に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置１００が作製される。
第１の形態の製造方法にて製造される半導体装置は，ウェットエッチングを行った後に，ゲートトレンチ２１の表面に被覆性が悪いカバー絶縁膜２４１を形成することで，それを有しない従来の半導体装置（図１３参照）と比較して，次のような特性を有する。すなわち，カバー絶縁膜２４１を堆積絶縁層２３の上面上に形成することで，ウェットエッチングの際に生じたくさび状の溝２３３に蓋をしている。これにより，くさび状の溝２３３にゲート材が進入することを防いでいる。よって，ゲート電極２２の形状が安定する。また，被覆性が悪いＨＴＯ膜を使用することで，くさび状の溝２３３が完全に充填される前に蓋をすることができる。よって，堆積絶縁層に深い溝が形成されたとしても膜厚の薄いカバー絶縁膜２４１で確実にゲート材の進入を防ぐことができる。
［第２の形態］
以下，第２の形態の製造方法について，図５を基に説明する。第２の形態では，くさび状の溝２３３に蓋をするために被覆性が良い膜を使用する。この点，被覆性が悪い膜でカバー絶縁膜２４１を形成した第１の形態と異なる。なお，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）を作製する手順は，第１の形態と同様である。また，本形態の製造方法では，その半導体基板に対し，第１の形態の製造方法で示した図３（Ａ）から（Ｅ）までの工程を行う。すなわち，図５（Ｅ）に示すようにゲートトレンチ２１内に絶縁物２３が堆積しているとともにその堆積絶縁層２３にはくさび状の溝２３３が形成されている。また，ゲートトレンチ２１の側壁には酸化膜２４が形成されている。
次に，図５（Ｆ）に示すようにＣＶＤ法にて被覆性が良い膜２４３をゲートトレンチ２１の表面に形成する。具体的には，ポリシリコンの膜を形成し，くさび状の溝２３３の中をポリシリコンで充填する。ポリシリコンの成膜条件としては，例えば反応ガスがＳｉＨ4 で，成膜温度が５８０℃〜６４０℃である。このポリシリコンの膜２４３は非常に被覆性が良いため，くさび状の溝２３３を殆ど隙間なく充填することができる。
次に，図５（Ｇ）に示すように表面に堆積したポリシリコンを酸化する。これにより，堆積したポリシリコンの膜が酸化膜となり，くさび状の溝２３３がその酸化膜２４３で充填される。この酸化膜２４３がカバー絶縁膜となる。なお，くさび状の溝２３３をポリシリコンで充填しそのポリシリコンを酸化すると，ゲートトレンチ２１の側壁に膜厚が厚いカバー絶縁膜２４３が形成される。そのため，ゲート酸化膜２４と合わせての総膜厚が厚くなる。従って，ポリシリコンを酸化した後，ウェットエッチング等を行うことでカバー絶縁膜２４３の膜厚を調整する。なお，カバー絶縁膜２４３には殆ど隙間が生じていないため，ウェットエッチングによるくさび状の溝は形成されない。また，カバー絶縁膜２４３の膜厚を考慮して，あらかじめ薄膜のゲート酸化膜２４を形成しておいてもよい。
次に，図５（Ｈ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。これがゲート電極２２となる。最後に，図５（Ｉ）に示すように堆積したゲート材２２等に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより，図１に示すような絶縁ゲート型半導体装置，すなわち半導体装置１００が作製される。
第２の形態の製造方法にて製造される半導体装置は，ウェットエッチングを行った後に，ゲートトレンチ２１の表面に被覆性が良いカバー絶縁膜２４３を形成することで，それを有しない従来の半導体装置（図１３参照）と比較して，次のような特性を有する。すなわち，被覆性が良いポリシリコンの膜で，ウェットエッチングにて生じたくさび状の溝２３３を充填している。これにより，くさび状の溝２３３にゲート材が進入することを防いでいる。よって，ゲート電極２２の形状が安定する。また，所望の電界分布が形成されるとともに確実に高耐圧化を図ることができる。
［第３の形態］
以下，第３の形態の製造方法について，図６および図７を基に説明する。第３の形態では，くさび状の溝２３３を絶縁物で充填した後にゲート酸化膜２４を形成する。この点，ゲート酸化膜２４を形成した後にくさび状の溝２３３を充填する第２の形態と異なる。なお，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）を作製するまでの手順は，第１の形態と同様である。本形態の製造方法では，その半導体基板に対し，第１の形態の製造方法で示した図３（Ａ）ないし（Ｂ）の工程を行う。すなわち，図６（Ｂ）に示すようにゲートトレンチ２１内が絶縁物２３で充填されており，幅方向の中央部分にシーム２３４が生じている。
次に，ゲートトレンチ２１内が絶縁物で充填された半導体基板に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部がエッチバックされる。このとき，ゲート電極２２を形成するために必要なスペースを確保する位置まで一度に掘り下げるのではなく，堆積絶縁層２３の目標膜厚となる手前の位置までエッチバックを行う。その後，ウェットエッチングを行い，ドライエッチングの際に生じた残留物の除去等を行う。このウェットエッチングの際に，図６（Ｃ）に示すように絶縁堆積層２３のシーム部分にくさび状の溝２３３が形成される。目標膜厚の手前の位置としては，このウェットエッチングにて生じるくさび状の溝２３３の下端が目標膜厚までエッチングしたときに堆積絶縁層２３の上面となる位置よりも下方になる位置とするとよい。なお，ウェットエッチングのみでエッチバックを行ってもよい。その場合には，より深さが深い溝２３３が形成される。
次に，図６（Ｄ）に示すようにＣＶＤ法にて被覆性が良い膜２４３をゲートトレンチ２１の表面に形成する。具体的には，ポリシリコンの膜を形成し，くさび状の溝２３３の中をポリシリコンで充填する。この被覆性が良い膜２４３がカバー絶縁膜２４３となる。このカバー絶縁膜２４３は非常に被覆性が良いことから，くさび状の溝２３３を殆ど隙間なく充填することができる。その後，図６（Ｅ）に示すように表面に堆積したポリシリコンを酸化する。これにより，くさび状の溝２３３が絶縁物で充填される。
次に，図７（Ｆ）に示すように堆積絶縁層２３が目標膜厚となるまでウェットエッチングを行う。これにより，ゲート電極２２を形成するためのスペースが確保される。このエッチバックの際，くさび状の溝２３３は隙間が殆どないカバー絶縁膜２４３にて充填されていることから，厚さ方向に均等にエッチングが進行する。すなわち，堆積絶縁層２３にくさび状の溝は形成されない。
次に，図７（Ｇ）に示すように半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。次に，図７（Ｈ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。これがゲート電極２２となる。最後に，図７（Ｉ）に示すように堆積したゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより，図１に示すような絶縁ゲート型半導体装置，すなわち半導体装置１００が作製される。
第３の形態の製造方法は，目標膜厚となる手前の位置までエッチバックを行った後に，ゲートトレンチ２１の表面に被覆性が良い膜２４３を形成することで，第２の形態の製造方法と比較して，次のような特性を有する。すなわち，１回目のエッチバックでは，目標膜厚となる手前の段階まで堆積絶縁層２３を掘り下げる。その後，ポリシリコンの膜２４３を形成することで，ウェットエッチングにて生じたくさび状の溝２３３がポリシリコンで充填される。そして，ポリシリコンの膜２４３を酸化することでくさび状の溝が絶縁物で充填され，少なくとも目標膜厚の位置までシームがない状態を作り出している。そして，２回目のエッチバックでは，その状態の堆積絶縁層２３に対して，目標膜厚までエッチバックしている。すなわち，エッチバックする部分にシームがないカバー絶縁膜２４３を形成し，その状態で目標膜厚までのウェットエッチングを行うこととしている。そのため，２回目のエッチバックでは，くさび状の溝が形成されない。よって，ゲート電極２２の形状は安定している。
また，所定の膜厚の堆積絶縁層２３を形成した後にゲート酸化膜２４を形成することとしている。すなわち，ゲート酸化膜２４を形成した後に形成される絶縁膜はない。この点，ゲート絶縁構造が，ゲート酸化膜２４とカバー絶縁膜２４１との２層構造となっている第１の形態とは異なる。従って，ゲート酸化膜は薄膜である。
［第４の形態］
以下，第４の形態の製造方法について，図８および図９を基に説明する。第４の形態では，シームを形成することなくゲートトレンチ２１を絶縁物で充填する。この点，絶縁体積層２３に必ずシームが発生する他の形態と異なる。なお，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）を作製するまでの手順は，第１の形態と同様である。
次に，図８（Ａ）に示すようにドライエッチングによりＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。なお，ドライエッチングによるダメージを除去することを目的として，ゲートトレンチ２１の側壁に対して犠牲酸化処理およびＣＤＥを行う。
次に，図８（Ｂ）に示すようにゲートトレンチ２１に対してＣＶＤ法にて絶縁膜２３の埋め込みを行う。本形態では，酸化シリコンの膜が埋め込まれる。埋め込まれる酸化膜２３の膜厚は，ゲートトレンチ２１の幅の半分よりも薄い。よって，酸化膜２３のうち，ゲートトレンチ２１内で対向する酸化膜同士は接触していない。すなわち，ゲートトレンチ２１内を完全に充填するのではなく，隙間２３２を残すように成膜する。
次に，図８（Ｃ）に示すように絶縁膜２３の隙間２３２に対してＣＶＤ法にてポリシリコンの膜２３５の埋め込みを行う。ポリシリコンの膜２３５は被覆性が良い膜であり，隙間なく充填することができる。従って，ポリシリコンの膜２３５にはシームが存在しない。次に，図８（Ｄ）に示すように表面に堆積したポリシリコンの膜２３５を酸化する。これにより，ゲートトレンチ２１内が絶縁物にて充填される。
次に，図９（Ｅ）に示すようにゲートトレンチ２１内が絶縁物で充填された半導体基板に対してドライエッチングを行う。これにより，酸化膜２３５を含む堆積絶縁層２３の一部がエッチバックされ，ゲート電極２２を形成するためのスペースが確保される。その後，ウェットエッチングを行い，ドライエッチングの際に生じた残留物の除去等を行う。このウェットエッチングの際に，絶縁堆積層２３およびポリシリコンの酸化膜２３５にシームが存在しないため，厚さ方向に均等にエッチングされる。なお，ウェットエッチングのみでエッチバックを行ってもよい。
次に，図９（Ｆ）に示すように半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。次に，図９（Ｇ）に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。これがゲート電極２２となる。最後に，図９（Ｈ）に示すように堆積したゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより絶縁ゲート型半導体装置が作製される。
第４の形態の製造方法では，他の製造方法と比較して次の特性を有する。すなわち，ゲートトレンチ２１を設けた後，その表面にＣＶＤ法にて酸化膜２３を堆積している。その際，酸化膜２３の膜厚は，ゲートトレンチ２１の幅の半分より薄い膜厚とする。そのため，ゲートトレンチ２１内は酸化膜２３では完全に充填されず，隙間２３２が残る。その後，その隙間２３２をポリシリコンの膜２３５で充填し，その後にそのポリシリコンの膜２３５を酸化することとしている。すなわち，被覆性が良いポリシリコンの膜で隙間２３２を充填し，その後に酸化することで堆積絶縁層２３と酸化膜２３５とを一体化させている。ポリシリコンの膜は非常に被覆性が良い膜であり，ポリシリコンの膜２３５にはシームが生じない。そのため，酸化膜２３５を含む堆積絶縁層２３に対してウェットエッチングを行ったとしても，くさび状の溝は形成されない。そのため，ゲート電極２２の形状は安定している。
［第５の形態］
第５の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図１０の断面図に示す構造を有している。本形態の半導体装置２００の特徴は，Ｎ- ドリフト領域１２中にＰフローティング領域５１を設けている点である。なお，図１０中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
本形態の半導体装置２００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の断面は，図１０の断面図に示したように，ゲートトレンチ２１の底部よりやや下方（およそ０．２μｍ）を中心とした半径０．６μｍの略円形形状となっている。また，各ゲートトレンチ２１は，およそ３．０μｍのピッチで形成されている。従って，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
また，ゲートトレンチ２１内には，ゲート電極２２と堆積絶縁層２３およびゲート酸化膜２４との間にカバー絶縁膜２４１が形成されている。具体的にカバー絶縁膜２４１は，第１の形態と同様の手順にてＨＴＯ膜を堆積させてなるものである。すなわち，本形態の半導体装置２００においても第１の形態の半導体装置１００と同様に，ウェットエッチングの際に生じたくさび状の溝２３３に蓋をするカバー絶縁膜２４１が形成されている。従って，くさび状の溝２３３へのゲート材２２の進入を防止し，ゲート電極２２の形状の安定化を図ることができる。
また，本形態の半導体装置２００では，ゲート電圧のスイッチオフ時に，Ｐボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所からＮ+ ドレイン領域１１に向けて空乏層が広がっていくとともにＰフローティング領域５１の下端部からもＮ+ ドレイン領域１１に向けて空乏層が広がっていく。これにより，電界の集中を緩和することができ，ＤＳ間の高耐圧化を図ることができる。
次に，半導体装置２００の製造手順について説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。そして，その後のイオン注入等によりＰ- ボディ領域４１およびＮ+ ソース領域３１を形成する。
次に，Ｐ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。その後，熱酸化処理を行うことにより，ゲートトレンチ２１の壁面に厚さが５０ｎｍ程度の酸化膜を形成する。次に，ゲートトレンチ２１の底面からイオン注入を行う。酸化膜の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。イオン注入後は，ゲートトレンチ２１内の酸化膜を除去する。
次に，ＣＶＤ法にてゲートトレンチ２１内に絶縁物（酸化シリコン等）２３を堆積させる。その際，第１の形態と同様に堆積絶縁層２３にはシームが生じる。その後，絶縁物２３の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。
次に，絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで絶縁物２３の一部を除去する。すなわち，絶縁物２３のエッチバックを行う。これにより，ゲート電極２２を形成するためのスペースが確保される。このとき，堆積絶縁層２３にくさび状の溝２３３が形成される。次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。
次に，被覆性が悪いカバー絶縁膜２４１をゲートトレンチ２１の表面に形成する。これにより，ウェットエッチングを行った際に生じたくさび状の溝２３３に蓋がされる。そして，先の工程にて確保したスペースにゲート材を堆積させることでゲート電極２２が形成される。最後に，ソース電極およびドレイン電極を形成することにより，図１０に示すような絶縁ゲート型半導体装置，すなわち半導体装置２００が作製される。なお，第２の形態から第４の形態までの半導体装置についても半導体装置２００への適用が可能である。
［応用例］
以下，ゲートトレンチ２１内に絶縁膜２３を確実に埋め込む方法について説明する。絶縁膜２３を確実に埋め込む方法としては，大別してハードマスクを除去する方法と除去しない方法とがある。
先に，ハードマスクを除去して絶縁膜を埋め込む方法について，図１１を基に説明する。まず，図１１（Ａ）に示すように表面を保護するためにＨＴＯ等のハードマスク９０を形成した後，ドライエッチングにてゲートトレンチ２１を形成する。その後，図１１（Ｂ）に示すようにハードマスク９０を除去した後，ゲートトレンチ２１のダメージ処理のためにＣＤＥを行う。そして，この状態で絶縁膜２３の埋め込みを行う。その結果，図１１（Ｃ）に示すように大きなボイド（図１６（Ｃ）参照）が生じることなく，確実に絶縁物２３が埋め込まれる。なお，絶縁膜２３は，被覆性が良い膜あるいは悪い膜のいずれであっても確実に絶縁膜を埋め込む効果がある。
次に，ハードマスクを残して絶縁膜を埋め込む方法について，図１２を基に説明する。素子によってはハードマスクをフィールド酸化膜として使用したり，イオン注入時のマスク材として使用することがあるため，ハードマスクを残すこともある。まず，図１２（Ａ）に示すように表面を保護するためにＨＴＯ等のハードマスク９０を形成した後，ドライエッチングにてゲートトレンチ２１を形成する。そして，図１２（Ｂ）に示すようにゲートトレンチ２１のダメージ処理のためにＣＤＥを行うことで，ハードマスク９０がゲートトレンチ２１の開口部で突き出た形状となる。そして，この界面準位の影響を減らすために，図１２（Ｃ）に示すようにゲートトレンチ２１の表面に熱酸化膜９１を形成する。すなわち，ハードマスク９０の突出し部の大きさと熱酸化膜９１の厚さとを同じにすることで，ゲートトレンチ２１の側壁を滑らかにする。その結果，ボイドが生じることなく，確実に絶縁物が埋め込まれる。なお，熱酸化膜９１の膜厚をハードマスク９０の突出し部の大きさよりも厚くするとよりよい。熱酸化膜９１の膜厚を厚くすることでゲートトレンチの入り口で閉塞することがなくなるため，一層ボイドが発生しにくくなる。
以上詳細に説明したように第１の形態，第２の形態および第３の形態では，堆積絶縁層２３とゲート電極２２との間にカバー絶縁膜２４１あるいは絶縁膜２４３を設けることとしている。これにより，くさび状の溝２３３にゲート材が進入することを防止するとともにゲート電極２２の形状の安定化が図られている。また，第４の形態では，シームが生じないように堆積絶縁層を形成することとしている。この第４の形態に示した方法により形成された半導体装置では，くさび状の溝２３３が形成されない。従って，シームの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置およびその製造方法が実現されている。
また，第１の形態では，被覆性が悪いＨＴＯ膜でカバー絶縁膜２４１を形成することとしている。すなわち，被覆性が悪い膜を利用することで，くさび状の溝２３３内を完全に充填することなく蓋をすることができる。よって，くさび状の溝２３３内を充填する必要がないため，くさび状の溝２３３の深さが深くても確実に蓋をすることができる。よって，ゲート電極２２の形状の安定化を確実に図ることができる。
また，第２の形態では，被覆性がよいポリシリコン膜でくさび状の溝２３３を充填し，そのポリシリコンを酸化することで絶縁膜２４３を形成することとしている。すなわち，被覆性が良い膜を利用することで，くさび状の溝２３３内を殆ど隙間なく充填することができる。よって，ゲート材の進入を確実に防ぐことができ，ゲート電極２２の形状が安定する。また，第３の形態では，ゲート酸化膜２４の形成前に堆積絶縁層２３の厚さ調整が行われるため，ゲート酸化膜２４上にカバー絶縁膜が形成されない。よって，ゲート酸化膜の厚さ調節が不要である。また，第４の形態では，堆積絶縁層２３にシームがない状態でエッチバックを行うこととしている。そのため，くさび状の溝２３３自体が形成されない。よって，素子の信頼性が高い。
また，第５の形態の半導体装置２００では，ゲートトレンチ２１の下方にＰフローティング領域５１を形成することとしている。このＰフローティング領域５１により，電界の最大ピーク値を低減することができ，高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 実施の形態に係る絶縁ゲート型半導体装置の製造工程における出発基板を示す図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程（Ａ〜Ｄ）を示す図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程（Ｅ〜Ｈ）を示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程を示す図である。 第３の形態に係る絶縁ゲート型半導体装置の製造工程（Ｂ〜Ｅ）を示す図である。 第３の形態に係る絶縁ゲート型半導体装置の製造工程（Ｆ〜Ｉ）を示す図である。 第４の形態に係る絶縁ゲート型半導体装置の製造工程（Ａ〜Ｄ）を示す図である。 第４の形態に係る絶縁ゲート型半導体装置の製造工程（Ｅ〜Ｈ）を示す図である。 第５のに係る絶縁ゲート型半導体装置の構造を示す断面図である。 トレンチ部内に絶縁膜を確実に埋め込むための製造工程を示す図（その１）である。 トレンチ部内に絶縁膜を確実に埋め込むための製造工程を示す図（その２）である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 くさび状にエッチングされた堆積絶縁層を示す断面図である。 くさび状の溝の深さとドレイン−ソース間の耐圧との関係を示すグラフである。 トレンチ部内に絶縁膜を埋め込むための従来の製造工程を示す図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ トレンチ（トレンチ部）
２２ ゲート電極（導体層）
２３ 堆積絶縁層（堆積絶縁層）
２３３ くさび状の溝
２３４ シーム
２４ ゲート絶縁膜
２４１ 被覆性が悪いカバー絶縁膜（カバー絶縁層）
２４２ 空洞
２４３ 被覆性が良いカバー絶縁膜（カバー絶縁層）
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
９０ ハードマスク
１００ 絶縁ゲート型半導体装置

Claims (10)

  1. トレンチ部と，
    前記トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，
    前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層と，
    前記堆積絶縁層の上面上に位置し，前記堆積絶縁層と前記導体層とを隔てるカバー絶縁層を有することを特徴とする絶縁ゲート型半導体装置。
  2. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置において，
    前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，
    前記トレンチ部の底部は，前記フローティング領域内に位置し，
    前記トレンチ部内には，
    絶縁物を堆積してなる堆積絶縁層と，
    前記堆積絶縁層の上方に位置し，前記ボディ領域と対面する導体層と，
    前記堆積絶縁層の上面上に位置し，前記堆積絶縁層と前記導体層とを隔てるカバー絶縁層とが形成されていることを特徴とする絶縁ゲート型半導体装置。
  3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記カバー絶縁層は，ＨＴＯ膜を前記堆積絶縁層の上面上に堆積してなるものであることを特徴とする絶縁ゲート型半導体装置。
  4. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記カバー絶縁層は，ポリシリコンを前記堆積絶縁層の上面上に堆積し，そのポリシリコンを酸化してなるものであることを特徴とする絶縁ゲート型半導体装置。
  5. トレンチ部と，前記トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法において，
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の底面上に絶縁物を堆積する絶縁物堆積工程と，
    前記絶縁物堆積工程にて堆積絶縁層を形成した後に，トレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に，残った堆積絶縁層の上面上にカバー絶縁層を形成するカバー絶縁層形成工程と，
    前記カバー絶縁層形成工程にてカバー絶縁層を形成した後に，そのカバー絶縁層上に導体層を形成する導体層形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  6. 請求項５に記載する絶縁ゲート型半導体装置の製造方法において，
    前記カバー絶縁層形成工程では，堆積絶縁層の上面上にＨＴＯ膜を堆積することを特徴とする絶縁ゲート型半導体装置の製造方法。
  7. 請求項５に記載する絶縁ゲート型半導体装置の製造方法において，
    前記カバー絶縁層形成工程では，堆積絶縁層の上面上にポリシリコンを堆積し，そのポリシリコンを酸化することを特徴とする絶縁ゲート型半導体装置の製造方法。
  8. 請求項７に記載する絶縁ゲート型半導体装置の製造方法において，
    前記カバー絶縁層形成工程の後であって前記導体層形成工程の前に，トレンチ部内のカバー絶縁層および堆積絶縁層の一部をさらに掘り下げる第２エッチバック工程と，
    前記カバー絶縁層形成工程の後であって前記導体層形成工程の前に，トレンチ部の壁面を酸化するゲート酸化膜形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  9. トレンチ部と，前記トレンチ部内に位置し絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法において，
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に，そのトレンチ部の幅の半分の長さよりも薄い膜厚となるように絶縁物を堆積する絶縁物堆積工程と，
    前記絶縁物堆積工程にて絶縁層を形成した後に，その絶縁層上にポリシリコンを堆積し，その後にそのポリシリコンを酸化することでトレンチ部内に堆積絶縁層を形成する堆積絶縁層形成工程と，
    前記堆積絶縁層形成工程にて堆積絶縁層を形成した後に，トレンチ部内の堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に，その残った堆積絶縁層上に導体層を形成する導体層形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  10. 請求項５から請求項９のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
    前記トレンチ部形成工程の後であって前記絶縁物堆積工程の前に，前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
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