WO2012017958A1 - 半導体装置の製造方法 - Google Patents

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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using an inclined surface formed in a silicon carbide layer and including a predetermined crystal plane.
  • SiC silicon carbide
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2008-235546
  • the side wall of the trench (groove) in which the gate electrode and the gate insulating film are disposed is tapered. Proposed. Specifically, the semiconductor layer made of silicon carbide is partially removed by anisotropic etching using an etching mask having an opening pattern, and then isotropic etching is performed, thereby forming grooves formed in the semiconductor layer. The side wall is tapered.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device manufacturing method capable of obtaining a high-quality semiconductor device having stable characteristics. That is.
  • a method of manufacturing a semiconductor device includes a step of preparing a silicon carbide layer having a main surface, a step of forming a groove in the main surface by partially removing the silicon carbide layer, and thermal etching. And a step of partially removing the side wall of the groove.
  • the side wall of the groove can be formed into a semipolar surface such as a ⁇ 03-3-8 ⁇ plane in a self-forming manner. Further, since the side wall of the groove is partially removed using thermal etching, a work-affected layer or the like is not formed on the side wall of the groove after processing. Therefore, it is possible to manufacture a high-quality semiconductor device using the side wall of the groove having the semipolar surface as a channel.
  • the thickness of the removed side wall surface is sufficiently increased (for example, 0.1 ⁇ m or more), so that the work-affected layer is formed on the side wall. Even when this occurs, the work-affected layer can be removed.
  • the semiconductor device according to the present invention includes a substrate having a main surface and a silicon carbide layer.
  • the silicon carbide layer is formed on the main surface of the substrate.
  • the silicon carbide layer includes an end face inclined with respect to the main surface.
  • the end face substantially includes one of the ⁇ 03-3-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane
  • the silicon carbide layer has a crystal type of In the case of a cubic crystal, it substantially includes the ⁇ 100 ⁇ plane.
  • the end face substantially includes any one of the ⁇ 03-3-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane.
  • the crystal plane constituting the end face is the ⁇ 03-3-8 ⁇ plane.
  • the ⁇ 01-1-4 ⁇ plane, and the crystal plane constituting the end face is the ⁇ 03-3-8 ⁇ plane or the ⁇ 01-1-4 plane in the ⁇ 1-100> direction ⁇
  • the off angle with respect to the surface is a surface of -3 ° or more and 3 ° or less.
  • the “off angle with respect to the ⁇ 03-3-8 ⁇ plane or the ⁇ 01-1-4 ⁇ plane in the ⁇ 1-100> direction” refers to the plane extending in the ⁇ 1-100> direction and the ⁇ 0001> direction.
  • the end face substantially includes the ⁇ 100 ⁇ plane means that the crystal plane constituting the end face is the ⁇ 100 ⁇ plane, and the crystal plane constituting the end face is an arbitrary crystal orientation from the ⁇ 100 ⁇ plane. Means a crystal plane having an off angle of ⁇ 3 ° to 3 °.
  • the end face of the silicon carbide layer is substantially any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane.
  • the end face which is a semipolar surface can be used as an active region of the semiconductor device. Since these end faces are stable crystal faces, when the end faces are used for active regions such as channel regions, they are more stable than when other crystal faces (for example, (0001) faces) are used for active regions. Thus, the leakage current can be sufficiently reduced and a high breakdown voltage can be obtained.
  • a method of manufacturing a semiconductor device includes a step of preparing a substrate on which a silicon carbide layer is formed, and a step of forming an end face inclined with respect to the main surface of the silicon carbide layer.
  • the step of forming the end face the main surface of the silicon carbide layer is partially removed by etching by heating the silicon carbide layer while contacting the silicon carbide layer with a reaction gas containing oxygen and chlorine.
  • An end face inclined with respect to the main surface of the silicon carbide layer is formed.
  • the crystal type of the silicon carbide layer is hexagonal, the end face substantially includes one of the ⁇ 03-3-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane, and the silicon carbide layer has a crystal type of In the case of a cubic crystal, it substantially includes the ⁇ 100 ⁇ plane. In this case, the semiconductor device according to the present invention can be easily manufactured.
  • the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, or the ⁇ 100 ⁇ plane can be self-formed, so that these crystal planes are formed. Therefore, it is not necessary to use liquid phase growth. Therefore, the possibility that the impurity concentration on the crystal plane fluctuates in the self-forming process is low. Therefore, the impurity concentration on the crystal plane can be easily controlled by a method such as ion implantation.
  • FIG. 1 is a schematic cross-sectional view showing a first embodiment of a semiconductor device according to the present invention. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG.
  • FIG. 10 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIG. 1. It is a cross-sectional schematic diagram which shows Embodiment 2 of the semiconductor by this invention.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 13 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 13.
  • FIG. 14 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIG. 13. It is a cross-sectional schematic diagram which shows Embodiment 3 of the semiconductor device by this invention.
  • FIG. 24 is a schematic cross-sectional view showing a modified example of the semiconductor device shown in FIG. 23. It is a partial expanded cross section schematic diagram of the side surface of a silicon carbide layer.
  • 2 is a scanning electron micrograph showing the results of an experiment for sample 1.
  • FIG. 3 is a scanning electron micrograph showing the results of an experiment on sample 2.
  • the semiconductor device according to the present invention is a vertical MOSFET which is a vertical device using a groove whose side surface is inclined.
  • the semiconductor device shown in FIG. 1 includes a substrate 1 made of silicon carbide, a breakdown voltage holding layer 2 that is an epitaxial layer made of silicon carbide and having an n conductivity type, and silicon carbide and has a p conductivity type.
  • a p-type body layer 3 (p-type semiconductor layer 3), an n-type source contact layer 4 made of silicon carbide and having an n-type conductivity, and a contact region 5 made of silicon carbide and having a p-type conductivity.
  • the substrate 1 is made of silicon carbide having a crystal type of hexagonal crystal or silicon carbide having a crystal type of cubic crystal.
  • the breakdown voltage holding layer 2 is formed on one main surface of the substrate 1.
  • a p-type body layer 3 is formed on the breakdown voltage holding layer 2.
  • An n-type source contact layer 4 is formed on the p-type body layer 3.
  • a p-type contact region 5 is formed so as to be surrounded by the n-type source contact layer 4.
  • Groove 6 is formed by partially removing n-type source contact layer 4, p-type body layer 3 and breakdown voltage holding layer 2.
  • the side wall of the groove 6 is an end face inclined with respect to the main surface of the substrate 1.
  • the planar shape of the convex part surrounded by the inclined end face is, for example, hexagonal when the crystal type of the substrate 1 is hexagonal. Also good. Further, when the crystal type of the substrate 1 is a cubic crystal, the planar shape of the convex portion may be, for example, a square shape.
  • a gate insulating film 8 is formed on the side wall and bottom wall of the trench 6. This gate insulating film 8 extends to the upper surface of the n-type source contact layer 4.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the trench 6. The upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 4 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending to the upper surface of the n-type source contact layer 4 and the gate electrode 9.
  • an opening 11 is formed so as to expose a part of the n-type source contact layer 4 and the p-type contact region 5.
  • a source electrode 12 is formed so as to fill the inside of the opening 11 and to be in contact with a part of the p-type contact region 5 and the n-type source contact layer 4.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • a drain electrode 14 is formed on the back surface of the substrate 1 opposite to the main surface on which the breakdown voltage holding layer 2 is formed.
  • the drain electrode 14 is an ohmic electrode.
  • a back surface protection electrode 15 is formed on the surface opposite to the surface facing the substrate 1.
  • the side wall of the groove 6 is inclined, and the side wall is substantially ⁇ 03-3 when the silicon carbide constituting the breakdown voltage holding layer 2 or the like is hexagonal. It is either the -8 ⁇ plane or the ⁇ 01-1-4 ⁇ plane. Further, when the crystal type of silicon carbide constituting the breakdown voltage holding layer 2 or the like is a cubic crystal, the inclined side wall of the groove 6 is substantially a ⁇ 100 ⁇ plane. As can be seen from FIG. 1, these so-called semipolar side walls can be used as a channel region which is an active region of a semiconductor device.
  • a reverse bias is applied between p type body layer 3 and breakdown voltage holding layer 2 having a conductivity type of n type. It becomes a non-conductive state.
  • a positive voltage is applied to the gate electrode 9
  • an inversion layer is formed in the channel region in the vicinity of the region in contact with the gate insulating film 8 in the p-type body layer 3.
  • the n-type source contact layer 4 and the breakdown voltage holding layer 2 are electrically connected.
  • a current flows between the source electrode 12 and the drain electrode 14.
  • an epitaxial layer of silicon carbide having n type conductivity is formed on the main surface of substrate 1 made of silicon carbide.
  • the epitaxial layer becomes the breakdown voltage holding layer 2.
  • Epitaxial growth for forming the breakdown voltage holding layer 2 is a CVD using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. It can be implemented by law.
  • the node of the n-type impurity of the breakdown voltage holding layer 2 can be, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the p-type body layer 3 and the n-type source contact layer 4 are formed by implanting ions into the upper surface layer of the breakdown voltage holding layer 2.
  • an impurity having a p-type conductivity such as aluminum (Al) is implanted.
  • the depth of the region where the p-type body layer 3 is formed can be adjusted by adjusting the acceleration energy of the implanted ions.
  • an n-type source contact layer 4 is formed by ion-implanting impurities of n-type conductivity into the breakdown voltage holding layer 2 on which the p-type body layer 3 is formed.
  • impurities of n-type conductivity For example, phosphorus or the like can be used as the n-type impurity. In this way, the structure shown in FIG. 3 is obtained.
  • a mask layer 17 is formed on the upper surface of the n-type source contact layer 4.
  • an insulating film such as a silicon oxide film can be used.
  • the following steps can be used. That is, a silicon oxide film is formed on the upper surface of the n-type source contact layer 4 using a CVD method or the like. Then, a resist film (not shown) having a predetermined opening pattern is formed on the silicon oxide film by using a photolithography method. Using this resist film as a mask, the silicon oxide film is removed by etching. Thereafter, the resist film is removed.
  • a mask layer 17 having an opening pattern is formed in a region where the groove 16 shown in FIG. 4 is to be formed.
  • the width of the opening pattern of the mask layer 17 can be, for example, 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the present invention is particularly effective because a residue is likely to be generated in the opening pattern.
  • etching for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • a thermal etching process for exposing a predetermined crystal plane in the breakdown voltage holding layer 2, the p-type body layer 3, and the n-type source contact layer 4 is performed.
  • the side wall of the groove 16 shown in FIG. 4 is etched (thermal etching) using a mixed gas of oxygen gas and chlorine gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • channel 6 which has the side surface 20 inclined with respect to the main surface of the board
  • the work-affected layer exists on the side wall of the groove 16, the work-affected layer is removed by sufficiently increasing the time of the thermal etching step.
  • the conditions of the thermal etching step are, for example, a flow rate ratio of chlorine gas to oxygen gas ((chlorine gas flow rate) / (oxygen gas flow rate)) of 0.5 or more and 4.0 or less, more preferably 1.0. It can be set to 2.0 or more.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • the carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the heat treatment temperature is set to 700 ° C. or more and 1000 ° C. or less as described above, the etching rate of SiC is, for example, about 70 ⁇ m / hr.
  • the selectivity ratio of SiC to SiO 2 can be extremely increased, so that the mask layer 17 made of SiO 2 is substantially not etched during SiC etching. Not etched.
  • the crystal plane appearing on the side surface 20 is, for example, a ⁇ 03-3-8 ⁇ plane. That is, in the etching under the conditions described above, the ⁇ 03-3-8 ⁇ plane that is the crystal plane with the slowest etching rate is self-formed as the side face 20 of the groove 6. As a result, a structure as shown in FIG. 5 is obtained.
  • the crystal plane constituting the side surface 20 may be a ⁇ 01-1-4 ⁇ plane. Further, when the crystal type of silicon carbide constituting the breakdown voltage holding layer 2 or the like is a cubic crystal, the crystal plane constituting the side surface 20 may be a ⁇ 100 ⁇ plane.
  • the mask layer 17 is removed by an arbitrary method such as etching. Thereafter, a resist film (not shown) having a predetermined pattern is formed by photolithography so as to extend from the inside of the trench 6 to the upper surface of the n-type source contact layer 4.
  • a resist film having an opening pattern formed at the bottom of the groove 6 and a part of the upper surface of the n-type source contact layer 4 is used.
  • an impurity having a conductivity type of p-type is ion-implanted to form an electric field relaxation region 7 at the bottom of the trench 6, and a conductive region in a partial region of the n-type source contact layer 4.
  • a contact region 5 having a p-type is formed.
  • the resist film is removed. As a result, a structure as shown in FIG. 6 is obtained.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • annealing is performed without forming a cap layer on the surface of the epitaxial layer made of silicon carbide.
  • the inventors did not deteriorate the surface properties of the above-described ⁇ 03-3-8 ⁇ plane even when the activation annealing treatment was performed without forming a protective film such as a cap layer on the surface. It was found that sufficient surface smoothness can be maintained. For this reason, the activation annealing step is directly performed by omitting the step of forming the protective film (cap layer) before the activation annealing treatment, which has been conventionally considered necessary.
  • the activation annealing step may be performed after the cap layer described above is formed.
  • the activation annealing treatment may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • a gate insulating film 8 is formed so as to extend from the inside of the trench 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • gate insulating film 8 for example, an oxide film (silicon oxide film) obtained by thermally oxidizing an epitaxial layer made of silicon carbide can be used. In this way, the structure shown in FIG. 7 is obtained.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 6.
  • the following method can be used.
  • a conductor film to be a gate electrode extending to the inside of the trench 6 and the region on the p-type contact region 5 is formed by sputtering or the like.
  • any material such as metal can be used as long as it is a conductive material.
  • the portion of the conductor film formed in a region other than the inside of the trench 6 is removed by using any method such as etch back or CMP. As a result, a conductor film filling the inside of the groove 6 remains, and the gate electrode 9 is constituted by the conductor film. In this way, the structure shown in FIG. 8 is obtained.
  • an interlayer insulating film 10 (see FIG. 9) is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8 exposed on the p-type contact region 5.
  • the interlayer insulating film any material can be used as long as it is an insulating material.
  • a resist film having a pattern is formed on the interlayer insulating film 10 by using a photolithography method. In the resist film (not shown), an opening pattern is formed in a region located on the p-type contact region 5.
  • the interlayer insulating film 10 and the gate insulating film 8 are partially removed by etching.
  • an opening 11 is formed in the interlayer insulating film 10 and the gate insulating film 8.
  • a conductor film to be the source electrode 12 is formed so as to fill the inside of the opening 11 and cover the upper surface of the resist film described above.
  • the portion of the conductor film formed on the resist film is simultaneously removed (list off).
  • the source electrode 12 can be formed by the conductor film filled in the opening 11.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 5 and the n-type source contact layer 4.
  • the drain electrode 14 (see FIG. 9) is formed on the back surface side of the substrate 1 (the surface side opposite to the main surface on which the breakdown voltage holding layer 2 is formed).
  • the drain electrode 14 any material can be used as long as it can make ohmic contact with the substrate 1. In this way, the structure shown in FIG. 9 is obtained.
  • the source wiring electrode 13 that contacts the upper surface of the source electrode 12 and extends on the upper surface of the interlayer insulating film 10, and the back surface protection electrode 15 ( 1) is formed using an arbitrary method such as a sputtering method. As a result, the semiconductor device shown in FIG. 1 can be obtained.
  • the steps shown in FIGS. 2 to 4 are performed. Thereafter, the mask layer 17 shown in FIG. 4 is removed. Next, a Si coating 21 (see FIG. 10) made of silicon is formed so as to extend from the inside of the trench 16 to the upper surface of the n-type source contact layer 4.
  • silicon carbide is reconfigured in the region in contact with the Si coating 21 on the inner peripheral surface of the groove 16 and the upper surface of the n-type source contact layer 4.
  • the silicon carbide reconstructed layer 22 is formed so that the side wall of the groove has a predetermined crystal plane ( ⁇ 03-3-8 ⁇ plane). As a result, a structure as shown in FIG. 10 is obtained.
  • the remaining Si film 21 is removed.
  • etching using a mixed liquid (gas) such as HNO 3 and HF can be used.
  • the above-described reconstruction layer 22 is removed by etching. ICP-RIE can be used as the etching for removing the reconstruction layer 22.
  • a groove 6 having an inclined side surface can be formed.
  • the semiconductor device shown in FIG. 1 can be obtained by performing the steps shown in FIGS. 6 to 9 described above.
  • the semiconductor device shown in FIG. 12 basically has the same configuration as the semiconductor device shown in FIG. 1, but the shape of the groove 6 is different from that of the semiconductor device shown in FIG. Specifically, in the semiconductor device shown in FIG. 12, the cross-sectional shape of the groove 6 is V-shaped. From another point of view, the groove 6 of the semiconductor device shown in FIG. 12 is in a state in which the side surfaces that are inclined with respect to the main surface of the substrate 1 and face each other are directly connected at the lower part thereof. An electric field relaxation region 7 is formed at the bottom of the groove 6 (the portion where the lower portions of the opposing side walls are connected to each other).
  • the semiconductor device having such a configuration Even with the semiconductor device having such a configuration, the same effect as that of the semiconductor device shown in FIG. 1 can be obtained. Further, in the semiconductor device shown in FIG. 12, since the flat bottom surface as shown in FIG. 1 is not formed in the groove 6, the width of the groove 6 shown in FIG. 12 is the width of the groove 6 shown in FIG. Narrower. As a result, the semiconductor device shown in FIG. 12 can be made smaller than the semiconductor device shown in FIG. 1, which is advantageous for miniaturization and higher integration of the semiconductor device.
  • the semiconductor device according to the present invention is an IGBT which is a vertical device using a groove whose side surface is inclined.
  • the semiconductor device shown in FIG. 13 is composed of a p-type substrate 31 made of silicon carbide, p-type epitaxial layer 36 as a buffer layer made of silicon carbide, p-type conductivity, and silicon carbide.
  • the n-type epitaxial layer 32 as a breakdown voltage holding layer whose conductivity type is n-type, and silicon carbide, and the p-type semiconductor layer 33 corresponding to the well region whose conductivity type is p-type, and silicon carbide, and conductive N-type source contact layer 34 corresponding to the emitter region of n-type, contact region 35 made of silicon carbide and p-type of conductivity, gate insulating film 8, gate electrode 9, and interlayer insulating film 10, a source electrode 12 corresponding to the emitter electrode, a source wiring electrode 13, a drain electrode 14 corresponding to the collector electrode, and a back surface protective electrode 15.
  • the p-type epitaxial layer 36 is formed on one main surface of the substrate 31.
  • An n-type epitaxial layer 32 is formed on the p-type epitaxial layer 36.
  • a p-type semiconductor layer 33 is formed on the n-type epitaxial layer 32.
  • An n-type source contact layer 34 is formed on the p-type semiconductor layer 33.
  • a p-type contact region 35 is formed so as to be surrounded by the n-type source contact layer 34.
  • the trench 6 is formed by partially removing the n-type source contact layer 34, the p-type semiconductor layer 33, and the n-type epitaxial layer 32.
  • the side wall of the groove 6 is an end face inclined with respect to the main surface of the substrate 31.
  • the planar shape of the convex part (the convex part in which the source electrode 12 is formed on the upper surface) surrounded by the inclined end face is, for example, a hexagon.
  • a gate insulating film 8 is formed on the side wall and bottom wall of the trench 6. This gate insulating film 8 extends to the upper surface of the n-type source contact layer 34.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the trench 6. The upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 34 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending to the upper surface of the n-type source contact layer 34 and the gate electrode 9.
  • the opening 11 is formed so as to expose a part of the n-type source contact layer 34 and the p-type contact region 35.
  • Source electrode 12 is formed so as to fill the inside of opening 11 and to be in contact with part of p-type contact region 35 and n-type source contact layer 34.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • drain electrode 14 and the back surface protection electrode 15 are formed on the back surface of the substrate 1 opposite to the main surface on which the breakdown voltage holding layer 2 is formed, as in the semiconductor device shown in FIG.
  • the sidewall of groove 6 is inclined, and the sidewall has a hexagonal silicon carbide crystal type constituting n-type epitaxial layer 32 and the like.
  • the sidewall In the case of crystal, it is substantially one of ⁇ 03-3-8 ⁇ plane and ⁇ 01-1-4 ⁇ plane.
  • the crystal type of silicon carbide constituting the n-type epitaxial layer 32 or the like is cubic, the inclined side wall of the groove 6 is substantially a ⁇ 100 ⁇ plane. Also in this case, the same effect as the semiconductor device shown in FIG. 1 can be obtained.
  • FIG. 13 when a negative voltage is applied to gate electrode 9 and the negative voltage exceeds a threshold value, it opposes groove 6 of p-type semiconductor layer 33 in contact with gate insulating film 8 on the side of gate electrode 9.
  • An inversion layer is formed in the end region (channel region), and the n-type source contact layer 34 as the emitter region and the n-type epitaxial layer 32 as the breakdown voltage holding layer are electrically connected.
  • FIGS. 14 to 21 a manufacturing method of the semiconductor device according to the second embodiment of the present invention will be described.
  • p type epitaxial layer 36 of conductivity type p type and silicon carbide is formed on the main surface of substrate 31 made of silicon carbide. Then, an n-type epitaxial layer 32 of silicon carbide whose conductivity type is n-type is formed on p-type epitaxial layer 36. The n-type epitaxial layer 32 becomes a breakdown voltage holding layer.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) is used as a source gas, and a hydrogen gas ( It can be carried out by a CVD method using H 2 ).
  • ion implantation is performed on the upper surface layer of the n-type epitaxial layer 32 to form the p-type semiconductor layer 33 and the n-type source contact layer 34.
  • a p-type impurity such as aluminum (Al) is ion-implanted.
  • the depth of the region where the p-type semiconductor layer 33 is formed can be adjusted by adjusting the acceleration energy of the implanted ions.
  • an n-type source contact layer 34 is formed by ion-implanting impurities of n-type conductivity into the n-type epitaxial layer 32 on which the p-type semiconductor layer 33 is formed.
  • impurities of n-type conductivity For example, phosphorus or the like can be used as the n-type impurity. In this way, the structure shown in FIG. 15 is obtained.
  • a mask layer 17 is formed on the upper surface of the n-type source contact layer 34.
  • the n-type source contact layer 34, the p-type semiconductor layer 33, and a part of the n-type epitaxial layer 32 are removed by etching.
  • the same method as that shown in FIG. 4 can be used. In this way, the structure shown in FIG. 16 is obtained.
  • a thermal etching step for exposing a predetermined crystal plane in the n-type epitaxial layer 32, the p-type semiconductor layer 33, and the n-type source contact layer 34 is performed.
  • the conditions for this thermal etching step can be the same as the conditions for the thermal etching step described with reference to FIG.
  • the groove 6 having the side surface 20 inclined with respect to the main surface of the substrate 31 can be formed as shown in FIG.
  • the plane orientation of the crystal plane appearing on the side surface 20 is ⁇ 03-3-8 ⁇ , for example. In this way, a structure as shown in FIG. 17 is obtained.
  • the mask layer 17 is removed by an arbitrary method such as etching.
  • a resist film (not shown) having a predetermined pattern is applied to the photo resist so as to extend from the inside of the trench 6 to the upper surface of the n-type source contact layer 34. It is formed using a lithography method.
  • the resist film a resist film having an opening pattern formed at the bottom of the groove 6 and a part of the upper surface of the n-type source contact layer 34 is used.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • a cap layer is formed particularly on the surface of the epitaxial layer made of silicon carbide (specifically, on the side surface 20 of the groove 6), as in the case of the first embodiment of the present invention already described. Annealing treatment is performed without doing.
  • the activation annealing step may be performed after the cap layer described above is formed. Further, for example, the activation annealing process may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 34 and the p-type contact region 35.
  • a gate insulating film 8 is formed so as to extend from the inside of the trench 6 to the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • the material and forming method of the gate insulating film 8 are the same as the material and forming method of the gate insulating film 8 in FIG. In this way, the structure shown in FIG. 19 is obtained.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 6.
  • a formation method of the gate electrode 9 a formation method similar to the formation method of the gate electrode 9 shown in FIG. 8 can be used. In this way, the structure shown in FIG. 20 is obtained.
  • an interlayer insulating film 10 (see FIG. 21) is formed so as to cover the upper surface of the gate electrode 9 and the upper surface of the gate insulating film 8 exposed on the p-type contact region 35. Any material can be used for the interlayer insulating film 10 as long as it is an insulating material.
  • an opening 11 (see FIG. 21) is formed in the interlayer insulating film 10 and the gate insulating film 8. The method for forming the opening 11 is the same as the method for forming the opening in FIG. At the bottom of the opening 11, the p-type contact region 35 and the n-type source contact layer 34 are partially exposed.
  • the source electrode 12 is formed from the conductive film filled in the opening 11 by using a method similar to the method described in FIG.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 35 and the n-type source contact layer 34.
  • the drain electrode 14 (see FIG. 21) is formed on the back side of the substrate 31 (the surface side opposite to the main surface on which the n-type epitaxial layer 32 is formed).
  • the drain electrode 14 any material can be used as long as it can make ohmic contact with the substrate 1. In this way, the structure shown in FIG. 21 is obtained.
  • the semiconductor device shown in FIG. 13 can be obtained.
  • the semiconductor device shown in FIG. 22 basically has the same configuration as the semiconductor device shown in FIG. 13, but the shape of the groove 6 is different from that of the semiconductor device shown in FIG. Specifically, in the semiconductor device shown in FIG. 22, the cross-sectional shape of the groove 6 is V-shaped like the semiconductor device shown in FIG. An electric field relaxation region 7 is formed at the bottom of the groove 6 (the portion where the lower portions of the opposing side walls are connected to each other). Even with the semiconductor device having such a configuration, the same effect as that of the semiconductor device shown in FIG. 13 can be obtained. Furthermore, in the semiconductor device shown in FIG. 22, since the flat bottom surface as shown in FIG.
  • the width of the groove 6 shown in FIG. 22 is the width of the groove 6 shown in FIG. Narrower.
  • the semiconductor device shown in FIG. 22 can be smaller in size than the semiconductor device shown in FIG. 13, which is advantageous for miniaturization and higher integration of the semiconductor device.
  • the semiconductor device according to the present invention is a PiN diode having a substrate 1 made of silicon carbide and a conductivity type that is n-type and lower than the concentration of conductive impurities in substrate 1.
  • a substrate 1 made of silicon carbide and a conductivity type that is n-type and lower than the concentration of conductive impurities in substrate 1.
  • an epitaxial layer 42, n - - having an impurity concentration, n having a ridge structure on the surface is formed in the ridge structure 44 formed on the surface of the epitaxial layer 42, n - p + semiconductor connected to the epitaxial layer 42
  • a layer 43 and a guard ring 45 formed around the ridge structure 44 are provided.
  • Substrate 1 is made of silicon carbide and has n type conductivity.
  • N ⁇ epitaxial layer 42 is formed on the main surface of substrate 1.
  • a ridge structure 44 in which side surface 20 is inclined with respect to the main surface of substrate 1 is formed.
  • a p + semiconductor layer 43 having a p-type conductivity is formed in the layer including the upper surface of the ridge structure 44.
  • a guard ring 45 having a p-type conductivity region is formed so as to surround the ridge structure 44.
  • the guard ring 45 is formed in an annular shape so as to surround the ridge structure 44.
  • the side surface 20 of the ridge structure 44 is constituted by a specific crystal plane (for example, ⁇ 03-3-8 ⁇ plane). That is, the ridge structure 44 is composed of six planes equivalent to the specific crystal plane ( ⁇ 03-3-8 ⁇ plane) described above. For this reason, the planar shape of the upper surface and the bottom of the ridge structure 44 is a hexagonal shape.
  • the side surface 20 of the ridge structure 44 is a stable crystal plane similarly to the side surface 20 of the groove 6 shown in FIG. Therefore, the leakage current from the side surface 20 can be sufficiently reduced.
  • a method for manufacturing the semiconductor device shown in FIG. 23 will be described.
  • a substrate 1 made of silicon carbide is prepared.
  • the substrate 1 for example, a substrate made of silicon carbide having a crystal type of hexagonal crystal is used.
  • An n ⁇ epitaxial layer 42 is formed on the main surface of substrate 1 using an epitaxial growth method.
  • a p-type semiconductor layer to be the p + semiconductor layer 43 is formed by ion-implanting a p-type impurity into the surface layer of the n ⁇ epitaxial layer 42.
  • an island-like mask pattern made of a silicon oxide film is formed in a region to be the ridge structure 44 (see FIG. 23).
  • the planar shape of the mask pattern may be a hexagonal shape, for example, but may be any other shape (for example, a circle or a square).
  • p + semiconductor layer 43 and n ⁇ epitaxial layer 42 are partially removed by etching.
  • a convex portion to be the ridge structure 44 is formed under the mask pattern.
  • the side surface of the convex portion is removed by etching, and the inclined side surface 20 shown in FIG. obtain. Thereafter, the mask pattern is removed. Further, a resist film having a predetermined pattern is formed so as to cover the whole. In the resist film, an opening pattern is formed in a region to be the guard ring 45. Using this resist film as a mask, a p-type impurity is implanted into n ⁇ epitaxial layer 42 to form guard ring 45. Thereafter, the resist film is removed.
  • an activation annealing process is performed.
  • a heating process may be performed without forming a cap layer that covers at least the side surface 20. Good.
  • the semiconductor device shown in FIG. 23 can be obtained.
  • the semiconductor device shown in FIG. 24 basically has the same structure as the semiconductor device shown in FIG. 23, except that a JTE (Junction Termination Extension) region 46 is formed instead of the guard ring 45 (see FIG. 23). Is different.
  • the JTE region 46 is a region having a p-type conductivity. Such a JTE region 46 can also be formed by performing ion implantation and activation annealing in the same manner as the guard ring 45 shown in FIG. Similarly to the method for manufacturing the semiconductor device shown in FIG. 23, in the method for manufacturing the semiconductor device shown in FIG.
  • the side surface in the activation annealing process after the ion implantation for forming the JTE region 46 is performed.
  • the activation annealing process is performed without forming a cap layer that covers 20. Even in this case, since the side surface 20 is constituted by a stable crystal plane (for example, ⁇ 03-3-8 ⁇ plane), the problem that the surface of the side surface 20 is roughened by the active annealing does not occur.
  • a method for manufacturing a semiconductor device includes a silicon carbide layer having a main surface (breakdown voltage holding layer 2, semiconductor layer 3, n-type source contact layer 4, and p-type contact region 5 in FIG. 1, or FIG. 13).
  • the side wall (side surface 20) of the groove can be formed into a semipolar surface such as a ⁇ 03-3-8 ⁇ plane in a self-forming manner. it can. Furthermore, since the side wall of the groove 16 is partially removed using thermal etching, a work-affected layer or the like is not formed on the side wall (side surface 20) of the groove 6 after processing. Therefore, it is possible to manufacture a high-quality semiconductor device using the side wall of the groove 6 having the semipolar surface as a channel.
  • the thickness of the side wall surface to be removed is sufficiently increased (for example, 0.1 ⁇ m or more), so that the side wall is processed and altered. Even when the layer is generated, the work-affected layer can be removed.
  • the groove 16 is formed by forming a mask layer 17 having an opening pattern on the main surface of the silicon carbide layer, and forming the groove 16 using the mask layer 17 as a mask.
  • a step of partially removing the silicon carbide layer by etching may be included.
  • reactive ion etching may be used as the etching.
  • a physical processing method such as milling may be used.
  • the shape of the opening pattern of the mask layer can be any shape such as a linear shape (for example, a stripe shape) or a curved shape.
  • a plurality of island-shaped patterns having a regular hexagonal planar shape may be arranged in alignment via the opening pattern (for example, arranged so as to form a triangular lattice) as the shape of the mask layer.
  • the planar shape of the island pattern may be any shape other than a regular hexagon (for example, a polygonal shape, a circular shape, an elliptical shape, etc.).
  • thermal etching may be performed with the mask layer 17 remaining on the main surface of the silicon carbide layer.
  • the mask layer 17 covers the main surface of the silicon carbide layer and the region adjacent to the groove 16 when performing the thermal etching, the main surface of the silicon carbide layer is damaged by the thermal etching. You can prevent it.
  • the width of the opening pattern in the mask layer 17 may be 2 ⁇ m or less.
  • the width of the opening pattern is 2 ⁇ m or less, a residue is likely to be generated inside the opening pattern, and the silicon carbide layer under the opening pattern is successfully removed even if only thermal etching is performed using the mask layer 17 as a mask.
  • the groove cannot be formed.
  • the residue can be removed when the first groove 16 is formed. It can be surely prevented.
  • the work-affected layer on the side wall of the groove 16 may be removed.
  • the carrier mobility in the channel region is reduced due to the presence of the work-affected layer. Can be prevented. For this reason, a high-performance semiconductor device can be obtained.
  • an end surface (side surface 20) inclined with respect to the main surface of the silicon carbide layer may be formed by partially removing the side wall of the groove 16.
  • an end face including a semipolar face can be formed in the silicon carbide layer whose main surface is a Si face or a C face.
  • the end face (side face 20) is substantially any of the ⁇ 03-3-8 ⁇ plane and the ⁇ 01-1-4 ⁇ plane when the silicon carbide layer has a hexagonal crystal type.
  • One of them may be included, and when the crystal type of the silicon carbide layer is a cubic crystal, it may substantially include a ⁇ 100 ⁇ plane.
  • the end surface (side surface 20) of the silicon carbide layer is substantially any one of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane.
  • An end face which is a so-called semipolar plane can be used as an active region such as a channel region of a semiconductor device.
  • the end surface (side surface 20) is a stable crystal surface, when the end surface is used for a channel region or the like, compared to the case where another crystal surface (for example, (0001) surface) is used for an active region, It is possible to realize a semiconductor device that can stably reduce leakage current sufficiently and obtain a high breakdown voltage.
  • the silicon carbide layer is heated while contacting the reaction gas containing oxygen and chlorine with the silicon carbide layer, so that the side wall of the groove 16 is partially formed. May be removed.
  • the end face of the silicon carbide layer can surely be substantially any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane.
  • the semiconductor device includes substrates 1, 31 having a main surface and a silicon carbide layer (withstand voltage holding layer 2, FIG. Semiconductor layer 3, n-type source contact layer 4, and p-type contact region 5, or n-type epitaxial layer 32, p-type semiconductor layer 33, n-type source contact layer 34, p-type contact region 35 in FIG. N ⁇ epitaxial layer 42 and p + semiconductor layer 43) of FIGS.
  • the silicon carbide layer is formed on the main surfaces of substrates 1 and 31.
  • the silicon carbide layer includes a side surface 20 that is an end surface inclined with respect to the main surface.
  • Side surface 20 substantially includes one of a ⁇ 03-3-8 ⁇ plane and a ⁇ 01-1-4 ⁇ plane when the silicon carbide layer has a hexagonal crystal type, and the silicon carbide layer has a crystal type Substantially includes ⁇ 100 ⁇ planes in the case of cubic.
  • the side surface 20 formed in the silicon carbide layer is substantially any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane.
  • These side surfaces 20 which are so-called semipolar surfaces can be used as active regions (for example, channel regions) of the semiconductor device.
  • these side surfaces 20 are stable crystal planes, when the side surfaces 20 are used as active regions such as channel regions, than when other crystal surfaces (for example, (0001) planes) are used as channel regions, The leakage current can be sufficiently reduced and a high breakdown voltage can be obtained.
  • the groove 6 when the side surface 20 of the groove 6 is any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane, the groove There are a plurality of crystal planes constituting the side surface of 6, and any of the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, and the ⁇ 100 ⁇ plane is included in the plurality of crystal planes. The case is included.
  • the side surface of the groove 6 is a ⁇ 03-3-8 ⁇ plane will be described in detail.
  • the ⁇ 03-3-8 ⁇ plane is, as shown in FIG. 25, microscopically, for example, on the side surface of the groove 6, a plane 56a (first first) having a plane orientation ⁇ 03-3-8 ⁇ . And a chemically stable surface formed by alternately providing a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a.
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • the surface 56b has a surface orientation ⁇ 0-11-1 ⁇ .
  • the length (width) of the surface 56b in FIG. 25 may be, for example, twice the atomic spacing of Si atoms (or C atoms).
  • the ⁇ 01-1-4 ⁇ plane is a microscopic view as shown in FIG. Specifically, a surface 56a (first surface) having a surface orientation ⁇ 01-1-4 ⁇ , and a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a. It also includes a chemically stable surface constructed by alternately providing. Further, when the case where the side surface of the groove is a ⁇ 100 ⁇ plane is described as an example, in the present invention, the ⁇ 100 ⁇ plane is microscopically, as shown in FIG. ⁇ , A surface 56a (first surface) having a surface and a surface 56b (second surface) connected to the surface 56a and having a surface orientation different from the surface orientation of the surface 56a are provided alternately. Including a stable surface.
  • the side surface 20 may include an active region as shown in FIGS.
  • the active region includes a channel region. In this case, the characteristics such as the reduction of the leakage current and the high breakdown voltage described above can be obtained with certainty.
  • the silicon carbide layer includes a mesa structure in which the side surface 20 forms a side surface as shown in FIGS. 23 and 24 on the main surface located on the opposite side to the surface facing the substrates 1 and 31. You may go out.
  • a PN junction (a junction between the n ⁇ epitaxial layer 42 and the p + semiconductor layer 43 in FIGS. 23 and 24) may be formed in the mesa structure. In this case, since the side surface 20 which is the side wall of the mesa structure is the above-described crystal plane, the leakage current from the side surface 20 can be reduced.
  • At least a part of the side surface 20 may constitute a termination structure (JTE region 46).
  • the leakage current in the termination structure formed on the side surface 20 can be reduced and the breakdown voltage of the termination structure can be increased.
  • the method of manufacturing a semiconductor device includes a step of preparing substrates 1 and 31 on which a silicon carbide layer is formed as shown in FIGS. 3 and 15, and FIGS. 4 and 5 or FIG.
  • a step of forming a structure included in the semiconductor device In the step of forming the end face (side face 20), the silicon carbide layer is heated while contacting the reaction gas containing oxygen and chlorine with the silicon carbide layer, and the main surface of the silicon carbide layer is partially removed by etching.
  • an end surface (side surface 20) inclined with respect to the main surface of the silicon carbide layer (for example, the upper surfaces of n-type source contact layers 4 and 34 in FIGS. 5 and 17) is formed.
  • the end face (side face 20) substantially includes one of a ⁇ 03-3-8 ⁇ face and a ⁇ 01-1-4 ⁇ face when the silicon carbide layer has a hexagonal crystal type, and the silicon carbide layer In the case where the crystal type is cubic, ⁇ 100 ⁇ plane is substantially included. In this case, the semiconductor device according to the present invention can be easily manufactured.
  • the substrate processing method includes the steps of preparing substrates 1 and 31 on which a silicon carbide layer is formed as shown in FIGS. 3 and 15, and FIGS. 4, 5 or 16, and FIG. And a step of forming an end face (side face 20) inclined with respect to the main surface of the silicon carbide layer.
  • the silicon carbide layer is heated while contacting the reaction gas containing oxygen and chlorine with the silicon carbide layer, and the main surface of the silicon carbide layer is partially removed by etching. By doing so, the side surface 20 inclined with respect to the main surface of the silicon carbide layer is formed.
  • Side surface 20 substantially includes one of a ⁇ 03-3-8 ⁇ plane and a ⁇ 01-1-4 ⁇ plane when the silicon carbide layer has a hexagonal crystal type, and the silicon carbide layer has a crystal type Substantially includes ⁇ 100 ⁇ planes in the case of cubic. In this case, it is possible to easily obtain a substrate on which the silicon carbide layer having the side surface 20 including the crystal face described above is formed.
  • the semiconductor device manufacturing method or the substrate processing method Prior to the step of forming the end face (side surface 20), the semiconductor device manufacturing method or the substrate processing method includes a mask having a pattern on the main surface of the silicon carbide layer, as shown in FIGS.
  • a step of forming the layer 17 may be further provided.
  • etching may be performed using the mask layer 17 as a mask.
  • the position of the side surface 20 to be formed can be controlled by the pattern position of the mask layer 17. For this reason, the freedom degree of the layout of the semiconductor device formed can be raised.
  • a part of the silicon carbide layer is previously removed by the etching using the mask layer 17 as a mask, and then, as shown in FIG. 5 and FIG. 17, while contacting a reactive gas containing oxygen and chlorine It is preferable that the main surface of the silicon carbide layer is partially removed by etching (thermal etching) by heating the silicon carbide layer. In this case, the time required for the thermal etching for forming the side surface 20 can be shortened compared with the case where the etching using the mask layer 17 as a mask is not performed in advance.
  • the ratio of the oxygen flow rate to the chlorine flow rate is 0.25 to 2.0. May be.
  • the end face including the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, or the ⁇ 100 ⁇ plane can be reliably formed.
  • the temperature for heating the silicon carbide layer in the step of forming the end face (side surface 20) may be 700 ° C. or higher and 1200 ° C. or lower.
  • the minimum of the said temperature to heat can be 800 degreeC, More preferably, it can be 900 degreeC.
  • the upper limit of the heating temperature is more preferably 1100 ° C, and even more preferably 1000 ° C.
  • the etching rate in the thermal etching process for forming the end face including the ⁇ 03-3-8 ⁇ plane, the ⁇ 01-1-4 ⁇ plane, or the ⁇ 100 ⁇ plane can be set to a sufficiently practical value. Therefore, the processing time of the process can be sufficiently shortened.
  • the upper surface of the silicon carbide layer may be a C plane or a Si plane.
  • the side surface 20 of the groove (6) may include at least two of the equivalent plane orientations that are six-fold symmetric in the silicon carbide crystal.
  • Samples 1 to 3 Three substrates made of silicon carbide for forming Samples 1 to 3 were prepared. The main surface of the substrate has an off angle of 8 ° from the (0001) plane. Then, an epitaxial layer of silicon carbide was formed on the main surface of the substrate. The thickness of the epitaxial layer was 10 ⁇ m.
  • a mask layer made of a silicon oxide film was formed on the surface of the epitaxial layer using a CVD method.
  • the thickness of the mask layer was 0.05 ⁇ m.
  • a resist film having a pattern was formed on the mask layer using a photolithography method.
  • the resist film pattern has a configuration in which regular hexagonal island patterns are arranged through openings. The length of one side of the regular hexagon was 4.0 ⁇ m. The width of the opening (distance between adjacent island patterns) was 4 ⁇ m (sample 1) for sample 1 and 2 ⁇ m for samples 2 and 3.
  • Experiment contents Sample 1 and sample 2 were subjected to thermal etching in order to remove the silicon carbide layer exposed between the island-like patterns using the mask layer as a mask. Specifically, a mixed gas of oxygen gas and chlorine gas was used as a reaction gas, and the heat treatment temperature was set to 900 ° C. The flow rate of oxygen gas was 1.5 slm and the flow rate of chlorine gas was 1.5 slm. The processing time was 15 minutes.
  • RIE Reactive ion etching
  • thermal etching was performed after the RIE.
  • the conditions for thermal etching are basically the same as those in Experiment 1 described above, but the processing time is different. Specifically, the time for the thermal etching performed on the sample 3 is 10 minutes.
  • the present invention is particularly advantageously applied to a semiconductor device using a silicon carbide layer.

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Abstract

　特性の安定した高品質の半導体装置の製造方法を提供する。半導体装置の製造方法は、　主表面を有する炭化珪素層（２～４）を準備する工程と、炭化珪素層（２～４）を部分的に除去することにより、主表面に溝（１６）を形成する工程と、熱エッチングにより溝（１６）の側壁を部分的に除去する工程とを備える。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関し、より特定的には、炭化珪素層に形成され所定の結晶面を含む傾斜面を利用した半導体装置の製造方法に関する。
　従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、炭化珪素を用いてトレンチゲート型のＭＯＳＦＥＴを形成することが提案されている（特開２００８－２３５５４６号公報（特許文献１）参照）。
　特開２００８－２３５５４６号公報では、トレンチゲート型のＭＯＳＦＥＴにおけるゲート絶縁膜の耐圧を向上させるため、ゲート電極およびゲート絶縁膜が内部に配置されるトレンチ（溝）の側壁をテーパ状にすることが提案されている。具体的には、開口パターンを有するエッチングマスクを用いて炭化珪素からなる半導体層を異方性エッチングにより部分的に除去した後、等方性エッチングを行うことで、半導体層に形成される溝の側壁をテーパ状にしている。
特開２００８－２３５５４６号公報
　ここで、たとえば結晶型が六方晶の炭化珪素については、面方位が{０３－３－８}となっている面などの、いわゆる半極性面をＭＯＳＦＥＴといったの半導体装置のチャネルとして利用すると大きなチャネル移動度を実現できることが従来報告されている。しかし、上述のような半極性面を、トレンチゲート型のＭＯＳＦＥＴのチャネルとして形成する（つまり溝の側壁を半極性面により構成する）ことは、上述した特許文献１には直接的に開示されておらず、また、溝の側壁を半極性面にする具体的な方法について上記特許文献１では言及されていない。つまり、特許文献１に開示されているように、溝の側壁を等方性エッチングにより単にテーパ状に加工するのみでは、形成された側壁が正確に上記半極性面とはならない。この場合、形成された半導体装置の特性（たとえばチャネル移動度）が十分向上しないという問題があった。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、特性の安定した高品質の半導体装置を得ることができる、半導体装置の製造方法を提供することである。
　この発明に従った半導体装置の製造方法は、主表面を有する炭化珪素層を準備する工程と、炭化珪素層を部分的に除去することにより、主表面に溝を形成する工程と、熱エッチングにより溝の側壁を部分的に除去する工程とを備える。
　このようにすれば、熱エッチングによって溝の側壁を部分的に除去することにより、溝の側壁を自己形成的に{０３－３－８}面といった半極性面にすることができる。さらに、熱エッチングを用いて溝の側壁を部分的に除去するため、加工後の溝の側壁に加工変質層などは形成されない。したがって、当該半極性面となった溝の側壁をチャネルとして利用した、高品質の半導体装置を製造することができる。
　また、上記のような熱エッチングによって溝の側壁を部分的に除去するときに、除去される側壁表面の厚みを十分厚くする（たとえば０．１μｍ以上とする）ことで、当該側壁に加工変質層が発生していた場合であっても、当該加工変質層を除去することができる。
　また、発明者は、鋭意研究を進めた結果、炭化珪素の単結晶について所定の条件で加工することで、いわゆる半極性面を自己形成面として形成することができ、このような自己形成された半極性面を半導体装置の能動領域（たとえばチャネル領域）として利用することで、電気的特性の優れた（たとえばチャネル移動度の大きい）半導体装置を実現できることを見出した。このような発明者の知見に基づき、この発明に従った半導体装置は、主表面を有する基板と、炭化珪素層とを備える。炭化珪素層は、基板の主表面上に形成される。炭化珪素層は、主表面に対して傾斜した端面を含む。端面は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。
　なお、ここで端面が実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含むとは、端面を構成する結晶面が{０３－３－８}面および{０１－１－４}面のいずれか一方となっている場合、および端面を構成する結晶面について、＜１－１００＞方向における｛０３－３－８｝面または{０１－１－４}面に対するオフ角が－３°以上３°以下の面となっていることを意味する。なお、「＜１－１００＞方向における{０３－３－８}面または{０１－１－４}面に対するオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る平面への上記端面の法線の正射影と、{０３－３－８}面または{０１－１－４}面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また、端面が実質的に{１００}面を含むとは、端面を構成する結晶面が{１００}面となっている場合、および端面を構成する結晶面が{１００}面から任意の結晶方位において－３°以上３°以下のオフ角を有する結晶面となっている場合を意味する。
　このようにすれば、炭化珪素層の端面が実質的に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかになっているため、これらのいわゆる半極性面となっている端面を半導体装置の能動領域として利用することができる。そして、これらの端面は安定な結晶面であるため、当該端面をチャネル領域などの能動領域に利用した場合、他の結晶面（たとえば（０００１）面）を能動領域に利用した場合より、安定してリーク電流を十分低減できるとともに、高い耐圧を得ることができる。
　また、発明者は、炭化珪素層（炭化珪素の単結晶層）に対して、酸素及び塩素を含有する反応ガスを接触させながら、当該炭化珪素層を加熱することで、炭化珪素においてエッチング速度の最も遅い結晶面が自己形成されるという知見を得た。そして、反応ガスの組成（たとえば酸素と塩素との割合）や加熱温度を調節することで、上述した{０３－３－８}面、{０１－１－４}面または{１００}面を自己形成できることを見出した。このような知見に基づき、この発明に従った半導体装置の製造方法は、炭化珪素層が形成された基板を準備する工程と、炭化珪素層の主表面に対して傾斜した端面を形成する工程と、当該端面を利用して、半導体装置に含まれる構造を形成する工程とを備える。端面を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱することにより、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面に対して傾斜した端面を形成する。端面は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。この場合、本発明による半導体装置を容易に製造することができる。また、上記のようにエッチング（熱エッチング）を行なうことで{０３－３－８}面、{０１－１－４}面または{１００}面を自己形成できるので、これらの結晶面を形成するために液相成長などを用いる必要がない。そのため、当該自己形成工程において上記結晶面での不純物濃度が変動する可能性は低い。したがって、当該結晶面での不純物濃度の制御をイオン注入などの方法で容易に行なうことができる。
　本発明によれば、安定してリーク電流が低減され、また高耐圧である、優れた特性の半導体装置を得ることができる。
本発明による半導体装置の実施の形態１を示す断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法の参考例を説明するための断面模式図である。 図１に示した半導体装置の製造方法の参考例を説明するための断面模式図である。 図１に示した半導体装置の変形例を示す断面模式図である。 本発明による半導体の実施の形態２を示す断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の製造方法を説明するための断面模式図である。 図１３に示した半導体装置の変形例を示す断面模式図である。 本発明による半導体装置の実施の形態３を示す断面模式図である。 図２３に示した半導体装置の変形例を示す断面模式図である。 炭化珪素層の側面の部分拡大断面模式図である。 試料１についての実験の結果を示す走査型電子顕微鏡写真である。 試料２についての実験の結果を示す走査型電子顕微鏡写真である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
　（実施の形態１）
　図１を参照して、本発明による半導体装置の実施の形態１を説明する。
　図１を参照して、本発明による半導体装置は、側面が傾斜した溝を利用した縦型のデバイスである縦型ＭＯＳＦＥＴである。図１に示した半導体装置は、炭化珪素からなる基板１と、炭化珪素からなり、導電型がｎ型であるエピタキシャル層である耐圧保持層２と、炭化珪素からなり、導電型がｐ型であるｐ型ボディ層３（ｐ型半導体層３）と、炭化珪素からなり、導電型がｎ型であるｎ型ソースコンタクト層４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを備える。
　基板１は、結晶型が六方晶の炭化珪素あるいは結晶型が立方晶の炭化珪素からなる。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取り囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより溝６が形成されている。溝６の側壁は基板１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部）の平面形状は、基板１の結晶型が六方晶である場合にはたとえば六角形になっていてもよい。また、基板１の結晶型が立方晶である場合、上記凸部の平面形状はたとえば四角形状となっていてもよい。
　この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
　図１に示した半導体装置においては、溝６の側壁が傾斜するとともに、当該側壁は、耐圧保持層２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方となっている。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁は実質的に{１００}面となっている。図１から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
　次に、図１に示した半導体装置の動作について簡単に説明する。図１を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
　次に、図２～図９を参照して、図１に示した本発明による半導体装置の製造方法を説明する。
　まず、図２を参照して、炭化珪素からなる基板１の主表面上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物のノードは、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
　次に、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。
　次に導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図３に示す構造を得る。
　次に、図４に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図４に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。なお、マスク層１７の開口パターンの幅は、たとえば０．１μｍ以上２μｍ以下とすることができる。このような微細な開口パターンを用いる場合、当該開口パターン内に残渣が発生しやすいため、本発明が特に有効である。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、図１の溝６が形成されるべき領域に、側壁が基板１の主表面に対してほぼ垂直な溝１６を形成することができる。このようにして、図４に示す構造を得る。
　次に、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、図４に示した溝１６の側壁を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下としたエッチング(熱エッチング）を行なうことにより、図５に示すように基板１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。なお、溝１６の側壁において加工変質層が存在していた場合には、上記熱エッチング工程の時間を十分長くすることにより当該加工変質層は除去される。
　ここで、上記熱エッチング工程の条件は、たとえば酸素ガスに対する塩素ガスの流量比率（（塩素ガス流量）／（酸素ガス流量））を、０．５以上４．０以下、より好ましくは１．０以上２．０以下、とすることができる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
　なお、この側面２０に表出する結晶面はたとえば{０３－３－８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０３－３－８}面が溝６の側面２０として自己形成される。この結果、図５に示すような構造を得る。なお、側面２０を構成する結晶面は{０１－１－４}面となっていてもよい。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶である場合には、側面２０を構成する結晶面は{１００}面であってもよい。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図６に示すような構造を得る。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０３－３－８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図７に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。このようにして、図７に示す構造を得る。
　次に、図８に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。このようにして、図８に示す構造を得る。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図９参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
　そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図９参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図９参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
　また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図９参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図９に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１に示す半導体装置を得ることができる。
　次に、図１０および図１１を参照して、図１に示した本発明による半導体装置の製造方法の参考例を説明する。
　本発明による半導体装置の製造方法の参考例では、まず図２～図４に示した工程を実施する。その後、図４に示したマスク層１７を除去する。次に、溝１６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように珪素からなるＳｉ被膜２１（図１０参照）を形成する。この状態で、熱処理を行なうことにより、溝１６の内周面およびｎ型ソースコンタクト層４の上部表面のＳｉ被膜２１と接触した領域において炭化珪素の再構成が起きる。このようにして、図１０に示すように、溝の側壁が所定の結晶面（{０３－３－８}面）となるように炭化珪素の再構成層２２が形成される。この結果、図１０に示すような構造を得る。
　この後、残存しているＳｉ被膜２１を除去する。Ｓｉ被膜２１の除去方法としては、たとえばＨＮＯ3とＨＦ等の混合液（ガス）を用いたエッチングを用いることができる。その後、さらに上述した再構成層２２をエッチングにより除去する。再構成層２２を除去するためのエッチングとしては、ＩＣＰ－ＲＩＥを用いることができる。この結果、図１１に示すように傾斜した側面を有する溝６を形成できる。
　この後、先に説明した図６～図９に示した工程を実施することにより、図１に示した半導体装置を得ることができる。
　次に、図１２を参照して、図１に示した半導体装置の変形例を説明する。図１２に示した半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、溝６の形状が図１に示した半導体装置とは異なっている。具体的には、図１２に示した半導体装置では、溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１２に示した半導体装置の溝６は、基板１の主表面に対して傾斜し互いに対向する側面が、その下部で直接接続された状態になっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１に示した半導体装置と同様の効果を得ることができる。さらに、図１２に示した半導体装置では、溝６において図１に示したような平坦な底面が形成されていないため、図１２に示した溝６の幅は図１に示した溝６の幅より狭くなっている。この結果、図１２に示した半導体装置では、図１に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　（実施の形態２）
　図１３を参照して、本発明による半導体装置の実施の形態２を説明する。
　図１３を参照して、本発明による半導体装置は、側面が傾斜した溝を利用した縦型のデバイスであるＩＧＢＴである。図１３に示した半導体装置は、炭化珪素からなる導電型がｐ型の基板３１と、炭化珪素からなり、導電型がｐ型であるバッファ層としてのｐ型エピタキシャル層３６と、炭化珪素からなり、導電型がｎ型である耐圧保持層としてのｎ型エピタキシャル層３２と、炭化珪素からなり、導電型がｐ型であるウェル領域に対応するｐ型半導体層３３と、炭化珪素からなり、導電型がｎ型であるエミッタ領域に対応するｎ型ソースコンタクト層３４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域３５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極に対応するソース電極１２と、ソース配線電極１３と、コレクタ電極に対応するドレイン電極１４と、裏面保護電極１５とを備える。
　ｐ型エピタキシャル層３６は、基板３１の一方の主表面上に形成されている。ｐ型エピタキシャル層３６上にはｎ型エピタキシャル層３２が形成されている。ｎ型エピタキシャル層３２上にはｐ型半導体層３３が形成されている。ｐ型半導体層３３上には、ｎ型ソースコンタクト層３４が形成されている。このｎ型ソースコンタクト層３４に取り囲まれるように、ｐ型のコンタクト領域３５が形成されている。ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２を部分的に除去することにより溝６が形成されている。溝６の側壁は基板３１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部）の平面形状はたとえば六角形になっている。
　この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層３４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層３４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層３４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層３４の一部とｐ型のコンタクト領域３５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。
　また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、図１に示した半導体装置と同様に、ドレイン電極１４および裏面保護電極１５が形成されている。
　図１３に示した半導体装置においても、図１に示した半導体装置と同様に、溝６の側壁が傾斜するとともに、当該側壁は、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方となっている。また、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁は実質的に{１００}面となっている。この場合も、図１に示した半導体装置と同様の効果を得ることができる。
　次に、図１３に示した半導体装置の動作を簡単に説明する。図１３を参照して、ゲート電極９に負の電圧を印加し、当該負の電圧が閾値を超えると、ゲート電極９側方のゲート絶縁膜８に接するｐ型半導体層３３の溝６に対向する端部領域（チャネル領域）に反転層が形成され、エミッタ領域であるｎ型ソースコンタクト層３４と耐圧保持層であるｎ型エピタキシャル層３２とが電気的に接続される。これにより、エミッタ領域であるｎ型ソースコンタクト層３４から耐圧保持層であるｎ型エピタキシャル層３２に正孔が注入され、これに対応して基板３１からバッファ層であるｐ型エピタキシャル層３６を介して電子がｎ型エピタキシャル層３２に供給される。その結果、ＩＧＢＴがオン状態となり、ｎ型エピタキシャル層３２に伝導度変調が生じてエミッタ電極であるソース電極１２-コレクタ電極であるドレイン電極１４間の抵抗が低下した状態で電流が流れる。一方、ゲート電極９に印加される上記負の電圧が閾値以下の場合、上記チャネル領域に反転層が形成されないため、ｎ型エピタキシャル層３２とｐ型半導体層３３との間が、逆バイアスの状態に維持される。その結果、ＩＧＢＴがオフ状態となり、電流は流れない。
　図１４～図２１を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
　まず、図１４を参照して、炭化珪素からなる基板３１の主表面上に、導電型がｐ型であって炭化珪素からなるｐ型エピタキシャル層３６を形成する。そして、ｐ型エピタキシャル層３６上に導電型がｎ型である炭化珪素のｎ型エピタキシャル層３２を形成する。当該ｎ型エピタキシャル層３２は耐圧保持層となる。ｐ型エピタキシャル層３６およびｎ型エピタキシャル層３２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき、導電型がｐ型の不純物としては、たとえばアルミニウム（Ａｌ）などを導入し、導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、ｎ型エピタキシャル層３２の上部表面層にイオン注入を行なうことにより、ｐ型半導体層３３およびｎ型ソースコンタクト層３４を形成する。ｐ型半導体層３３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型半導体層３３が形成される領域の深さを調整することができる。
　次に導電型がｎ型の不純物を、ｐ型半導体層３３が形成されたｎ型エピタキシャル層３２へイオン注入することにより、ｎ型ソースコンタクト層３４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図１５に示す構造を得る。
　次に、図１６に示すように、ｎ型ソースコンタクト層３４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、図４において説明したマスク層１７の製造方法と同様の方法を用いることができる。この結果、図４に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
　そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２の一部をエッチングにより除去する。エッチングの方法などは、図４に示した工程と同様の方法を用いることができる。このようにして、図１６に示す構造を得る。
　次に、ｎ型エピタキシャル層３２、ｐ型半導体層３３およびｎ型ソースコンタクト層３４において所定の結晶面を表出させる熱エッチング工程を実施する。この熱エッチング工程の条件は、図５を参照して説明した熱エッチング工程の条件と同様の条件を用いることができる。この結果、図１７に示すように基板３１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。なお、この側面２０に表出する結晶面の面方位はたとえば{０３－３－８}となっている。このようにして、図１７に示すような構造を得る。
　次に、マスク層１７をエッチングなど任意の方法により除去する。その後、図６に示した工程と同様に、溝６の内部からｎ型ソースコンタクト層３４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層３４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層３４の一部領域に導電型がｐ型のコンタクト領域３５を形成する。その後レジスト膜を除去する。この結果、図１８に示すような構造を得る。
　そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、すでに説明した本発明の実施の形態１の場合と同様に、炭化珪素からなるエピタキシャル層の表面（具体的には溝６の側面２０上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層３４およびｐ型のコンタクト領域３５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　次に、図１９に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８の材質や形成方法は、図７におけるゲート絶縁膜８の材質や形成方法と同様である。このようにして、図１９に示す構造を得る。
　次に、図２０に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、図８に示したゲート電極９の形成方法と同様の形成方法を用いることができる。このようにして、図２０に示す構造を得る。
　次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域３５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図２１参照）を形成する。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、図９に示した工程と同様に、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図２１参照）が形成される。当該開口部１１の形成方法は、図９における開口部の形成方法と同様である。この開口部１１の底部においては、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部が露出した状態となる。
　その後、図９において説明した方法と同様の方法を用いて、開口部１１の内部に充填された導電体膜によりソース電極１２を形成する。このソース電極１２はｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４とオーミック接触したオーミック電極である。
　また、基板３１の裏面側（ｎ型エピタキシャル層３２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図２１参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図２１に示す構造を得る。
　その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１３参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１３参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１３に示す半導体装置を得ることができる。
　次に、図２２を参照して、図１３に示した半導体装置の変形例を説明する。図２２に示した半導体装置は、基本的には図１３に示した半導体装置と同様の構成を備えるが、溝６の形状が図１３に示した半導体装置とは異なっている。具体的には、図２２に示した半導体装置では、溝６の断面形状が図１２に示した半導体装置と同様に、Ｖ字状となっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１３に示した半導体装置と同様の効果を得ることができる。さらに、図２２に示した半導体装置では、溝６において図１３に示したような平坦な底面が形成されていないため、図２２に示した溝６の幅は図１３に示した溝６の幅より狭くなっている。この結果、図２２に示した半導体装置では、図１３に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
　（実施の形態３）
　図２３を参照して、本発明による半導体装置の実施の形態３を説明する。
　図２３を参照して、本発明による半導体装置は、ＰｉＮダイオードであって、炭化珪素からなる基板１と、導電型がｎ型であって、基板１における導電性不純物の濃度よりも低い導電性不純物濃度を有し、表面にリッジ構造を有するｎ-エピタキシャル層４２と、ｎ-エピタキシャル層４２の表面に形成されたリッジ構造４４中に形成され、ｎ-エピタキシャル層４２と接続されたｐ+半導体層４３と、リッジ構造４４の周囲に形成されたガードリング４５とを備える。基板１は、炭化珪素からなり、導電型がｎ型である。ｎ-エピタキシャル層４２は、基板１の主表面上に形成されている。ｎ-エピタキシャル層４２の表面には、側面２０が基板１の主表面に対して傾斜しているリッジ構造４４が形成されている。リッジ構造４４の上部表面を含む層には導電型がｐ型であるｐ+半導体層４３が形成されている。このリッジ構造４４の周囲を取囲むように、導電型がｐ型の領域であるガードリング４５が形成されている。ガードリング４５は、リッジ構造４４を囲むように環状に形成されている。リッジ構造４４の側面２０は、特定の結晶面（たとえば{０３－３－８}面）により構成されている。つまり、リッジ構造４４は、上述した特定の結晶面（{０３－３－８}面）と等価な６つの面によって構成されている。このため、リッジ構造４４の上部表面や底部の平面形状は六角形状となっている。
　このような構造の半導体装置においても、リッジ構造４４の側面２０が図１に示した溝６の側面２０と同様に安定な結晶面となっていることから、他の結晶面が当該側面２０となっている場合より、当該側面２０からのリーク電流を十分低減できる。
　次に、図２３に示した半導体装置の製造方法を説明する。図２３に示した半導体装置の製造方法としては、まず炭化珪素からなる基板１を準備する。基板１としてはたとえば結晶型が六方晶の炭化珪素からなる基板を用いる。この基板１の主表面上にエピタキシャル成長法を用いてｎ-エピタキシャル層４２を形成する。このｎ-エピタキシャル層４２の表面層に導電型がｐ型の不純物をイオン注入することにより、ｐ+半導体層４３となるべきｐ型の半導体層を形成する。
　その後、リッジ構造４４（図２３参照）となるべき領域にシリコン酸化膜からなる島状のマスクパターンを形成する。このマスクパターンの平面形状はたとえば六角形状としてもよいが、他の任意の形状（たとえば丸や四角など）としてもよい。そして、このマスクパターンが形成された状態で、ｐ+半導体層４３およびｎ-エピタキシャル層４２を部分的にエッチングにより除去する。この結果、マスクパターンの下にリッジ構造４４となるべき凸部が形成された状態となる。
　そして、上述した本発明の実施の形態１における図５に示した工程と同様に熱エッチング工程を実施することにより、凸部の側面をエッチングにより除去し、図２３に示した傾斜する側面２０を得る。その後、マスクパターンを除去する。さらに、全体を覆うように所定のパターンを有するレジスト膜を形成する。当該レジスト膜には、ガードリング４５となるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、ｎ-エピタキシャル層４２に導電型がｐ型の不純物を注入することにより、ガードリング４５を形成する。その後、レジスト膜を除去する。そして、ガードリング４５を形成するための上記イオン注入後に、活性化アニール処理を行なう、当該活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく加熱処理をおこなってもよい。この結果、図２３に示す半導体装置を得ることができる。
　次に、図２４を参照して、図２３に示した半導体装置の変形例を説明する。
　図２４に示した半導体装置は、基本的には図２３に示した半導体装置と同様の構造を備えるが、ガードリング４５（図２３参照）に代えてＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域４６が形成されている点が異なる。ＪＴＥ領域４６は、導電型がｐ型の領域である。このようなＪＴＥ領域４６も、図２３に示したガードリング４５と同様にイオン注入および活性化アニールを実施することにより形成することができる。そして、図２３に示した半導体装置の製造方法と同様に、図２４に示した半導体装置の製造方法においても、ＪＴＥ領域４６を形成するためのイオン注入後の活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく活性化アニール処理を実施する。このようにしても、側面２０は安定な結晶面（たとえば{０３－３－８}面）によって構成されているため、当該活性アニールによっても側面２０の表面が荒れるといった問題は発生しない。
　上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を以下に列挙する。
　この発明に従った半導体装置の製造方法は、主表面を有する炭化珪素層（図１の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１３のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５、あるいは図２３および図２４のｎ-エピタキシャル層４２およびｐ+半導体層４３）を準備する工程と、炭化珪素層を部分的に除去することにより、主表面に溝１６を形成する工程と、熱エッチングにより溝１６の側壁を部分的に除去する工程とを備える。
　このようにすれば、熱エッチングによって溝１６の側壁を部分的に除去することにより、溝の側壁（側面２０）を自己形成的に{０３－３－８}面といった半極性面にすることができる。さらに、熱エッチングを用いて溝１６の側壁を部分的に除去するため、加工後の溝６の側壁（側面２０）に加工変質層などは形成されない。したがって、当該半極性面となった溝６の側壁をチャネルとして利用した、高品質の半導体装置を製造することができる。
　また、上記のような熱エッチングによって溝１６の側壁を部分的に除去するときに、除去される側壁表面の厚みを十分厚くする（たとえば０．１μｍ以上とする）ことで、当該側壁に加工変質層が発生していた場合であっても、当該加工変質層を除去することができる。
　上記半導体装置の製造方法において、記溝１６を形成する工程は、炭化珪素層の主表面上に開口パターンを有するマスク層１７を形成する工程と、マスク層１７をマスクとして用いて溝１６を形成するように、エッチングにより炭化珪素層を部分的に除去する工程とを含んでいてもよい。エッチングとしてはたとえば反応性イオンエッチングを用いてもよい。なお、溝１６を形成するため、ミリングなどの物理的加工方法を用いてもよい。
　この場合、マスク層１７の開口パターン中に残渣が発生していた場合であっても、溝１６を形成する工程において溝１６を形成するときに当該残渣も炭化珪素層の一部とともに除去されるため、溝１６の側壁を部分的に除去する工程を実施するときには当該残渣は存在しない。このため、当該残渣の存在に起因して、側壁を部分的に除去する工程を実施した後の溝６の側壁の形状が設計時の形状からずれるといった問題の発生を防止できる。
　なお、マスク層の開口パターンの形状は、線状（たとえばストライプ状）、あるいは曲線状など任意の形状とすることができる。たとえば、マスク層の形状として平面形状が正六角形の複数の島状パターンが、開口パターンを介して整列配置されている（たとえば三角格子を形成するように配置される）ようにしてもよい。さらに、島状パターンの平面形状は正六角形以外の任意の形状（たとえば多角形状、円形状、楕円形状など）であってもよい。
　上記半導体装置の製造方法において、除去する工程では、マスク層１７が炭化珪素層の主表面上に残存した状態で熱エッチングを行なってもよい。この場合、熱エッチングを行なうときに、炭化珪素層の主表面であって溝１６に隣接する領域をマスク層１７が覆った状態となるので、当該熱エッチングによって炭化珪素層の主表面がダメージを受けることを防止できる。
　上記半導体装置の製造方法において、マスク層１７における開口パターンの幅は２μｍ以下であってもよい。ここで、開口パターンの幅が２μｍ以下であると、開口パターンの内部に残渣が発生しやすく、当該マスク層１７をマスクとして熱エッチングだけを実施しても開口パターン下の炭化珪素層をうまく除去することができず、結果的に溝が形成されない場合がある。しかし、本発明のようにまず溝１６を形成してから、その後熱エッチングを行なうことにより、最初の溝１６を形成するときに当該残渣を除去することができるので、このような問題の発生を確実に防止することができる。
　上記半導体装置の製造方法において、除去する工程では、溝１６の側壁における加工変質層を除去してもよい。この場合、除去する工程を実施した後の溝６の側壁をチャネル領域として利用する半導体装置において、当該チャネル領域におけるキャリアの移動度が加工変質層の存在に起因して低下するといった問題の発生を防止できる。このため、高性能な半導体装置を得ることができる。
　上記半導体装置の製造方法において、除去する工程では、溝１６の側壁を部分的に除去することにより、炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成してもよい。この場合、主表面がＳｉ面やＣ面となっている炭化珪素層において、半極性面を含む端面を形成することができる。
　上記半導体装置の製造方法において、端面（側面２０）は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含んでいてもよく、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含んでいてもよい。
　この場合、炭化珪素層の端面（側面２０）が実質的に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかになっているため、これらのいわゆる半極性面となっている端面を半導体装置のチャネル領域といった能動領域として利用することができる。さらに、当該端面（側面２０）は安定な結晶面となっているので、当該端面をチャネル領域などに利用した場合、他の結晶面（たとえば（０００１）面）を能動領域に利用した場合より、安定してリーク電流を十分低減できるとともに、高い耐圧を得ることが可能な半導体装置を実現できる。
　上記半導体装置の製造方法において、除去する工程では、熱エッチングとして、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱することで、溝１６の側壁を部分的に除去してもよい。この場合、確実に炭化珪素層の端面を実質的に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかにすることができる。
　また、この発明に従った半導体装置は、図１、図１３、図２３、図２４などに示すように、主表面を有する基板１、３１と、炭化珪素層（図１の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１３のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５、あるいは図２３および図２４のｎ-エピタキシャル層４２およびｐ+半導体層４３）とを備える。炭化珪素層は、基板１、３１の主表面上に形成される。炭化珪素層は、主表面に対して傾斜した端面である側面２０を含む。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。
　このようにすれば、炭化珪素層に形成される側面２０が実質的に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかになっているため、これらのいわゆる半極性面となっている側面２０を半導体装置の能動領域（たとえばチャネル領域）として利用することができる。そして、これらの側面２０は安定な結晶面であるため、当該側面２０をチャネル領域などの能動領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
　なお、本明細書において、溝６の側面２０が上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかになっているという場合には、当該溝６の側面を構成する結晶面が複数存在し、それらの複数の結晶面に上記{０３－３－８}面、{０１－１－４}面および{１００}面のいずれかが含まれる、という場合を含んでいる。以下、溝６の側面が{０３－３－８}面となっている場合を例にして具体的に説明する。
　本発明において{０３－３－８}面とは、図２５に示すように、微視的には、たとえば溝６の側面において、面方位{０３－３－８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０－１１－１}を有する。また、図２５における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
　また、溝の側面が{０１－１－４}面となっている場合を例にして説明すれば、本発明において{０１－１－４}面とは、図２５に示すように、微視的には、面方位{０１－１－４}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。また、溝の側面が{１００}面となっている場合を例にして説明すれば、本発明において{１００}面とは、図２５に示すように、微視的には、面方位{１００}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。
　上記半導体装置において、側面２０は図１や図１３に示すように能動領域を含んでいてもよい。また、上記半導体装置において、具体的には能動領域はチャネル領域を含む。この場合、上述したリーク電流の低減や高耐圧といった特性を確実に得ることができる。
　上記半導体装置において、炭化珪素層は、基板１、３１と対向する面と反対側に位置する主表面において、図２３および図２４に示すように、上記側面２０が側面を構成するメサ構造を含んでいてもよい。メサ構造中にＰＮ接合部（図２３や図２４のｎ-エピタキシャル層４２とｐ+半導体層４３との接合部）が形成されていてもよい。この場合、メサ構造の側壁である側面２０が上述した結晶面となっているので、当該側面２０からのリーク電流を低減できる。
　上記半導体装置において、図２４に示すように、側面２０の少なくとも一部は終端構造（ＪＴＥ領域４６）を構成してもよい。この場合、側面２０に形成された終端構造におけるリーク電流を低減するとともに、当該終端構造の高耐圧化を図ることができる。
　また、この発明に従った半導体装置の製造方法は、図３や図１５に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図４および図５、あるいは図１６および図１７に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程と、図６～図１１、あるいは図１８～図２１に示すように、当該端面（側面２０）を利用して、半導体装置に含まれる構造を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面（たとえば図５、図１７のｎ型ソースコンタクト層４、３４の上部表面）に対して傾斜した端面（側面２０）を形成する。端面（側面２０）は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。この場合、本発明による半導体装置を容易に製造することができる。
　また、この発明に従った基板の加工方法は、図３や図１５に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図４、図５または図１６および図１７に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面に対して傾斜した側面２０を形成する。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。この場合、上述した結晶面を含む側面２０を有する炭化珪素層が形成された基板を容易に得ることができる。
　上記半導体装置の製造方法または上記基板の加工方法は、端面（側面２０）を形成する工程に先立って、図４や図１６に示すように、炭化珪素層の主表面上に、パターンを有するマスク層１７を形成する工程をさらに備えていてもよい。端面（側面２０）を形成する工程では、マスク層１７をマスクとして用いてエッチングを行なってもよい。この場合、マスク層１７のパターンの位置によって、形成される側面２０の位置を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
　また、マスク層１７をマスクとして用いた上記エッチングによって予め炭化珪素層の一部を除去しておき、その後、図５や図１７に示すように、酸素および塩素を含有する反応ガスを接触させながら、前記炭化珪素層を加熱することにより、前記炭化珪素層の主表面を部分的にエッチング（熱エッチング）により除去することが好ましい。この場合、側面２０を形成するための熱エッチングに要する時間を、マスク層１７をマスクとした上記エッチングを予め行なわない場合より短くできる。
　上記半導体装置の製造方法または上記基板の加工方法にて、端面（側面２０）を形成する工程において用いる反応ガスでは、塩素の流量に対する酸素の流量の比率が０．２５以上２．０以下であってもよい。この場合、上記{０３－３－８}面、{０１－１－４}面または{１００}面を含む端面を確実に形成することができる。
　上記半導体装置の製造方法または上記基板の加工方法では、端面（側面２０）を形成する工程において炭化珪素層を加熱する温度が７００℃以上１２００℃以下であってもよい。また、上記加熱する温度の下限は８００℃、より好ましくは９００℃とすることができる。また、上記加熱する温度の上限はより好ましくは１１００℃、さらに好ましくは１０００℃としてもよい。この場合、上記{０３－３－８}面、{０１－１－４}面または{１００}面を含む端面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
　また、炭化珪素層の上部表面がＣ面またはＳｉ面であってもよい。また、上記溝（６）の側面２０は、炭化珪素の結晶における６回対称となる等価な面方位のうちの少なくとも２面を含んでいてもよい。
　（実施例）
　本発明の効果を確認するため、以下のような実験を行なった。
　（試料）
　試料１～３を形成するための炭化珪素からなる基板を３枚準備した。なお、当該基板の主表面は、（０００１）面からのオフ角が８°となっている。そして、当該基板の主表面上に、炭化珪素のエピタキシャル層を形成した。当該エピタキシャル層の厚みは１０μｍとした。
　そして、当該エピタキシャル層の表面上に、ＣＶＤ法を用いてシリコン酸化膜からなるマスク層を形成した。マスク層の厚みは０．０５μｍとした。そして、当該マスク層上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成した。レジスト膜のパターンは、平面形状が正六角形の島状パターンが、開口部を介して並んだ構成とした。正六角形の一辺の長さは４．０μｍとした。開口部の幅（隣接する島状パターンの間の距離）は、試料１では４μｍ（試料１）、試料２、３では２μｍとした。
　（実験内容）
　実験１：
　試料１および試料２について、マスク層をマスクとして用いて島状パターンの間において露出している炭化珪素層を除去するべく、熱エッチングを実施した。具体的には、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度を９００℃とした。また、酸素ガスの流量を１．５ｓｌｍ、塩素ガスの流量を１．５ｓｌｍとした。また、処理時間は１５分とした。
　実験２：
　試料３について、マスク層をマスクとして用いて島状パターンの間において露出している炭化珪素を除去し溝を形成するべく、反応性イオンエッチング（ＲＩＥ）を実施した。ＲＩＥのプロセス条件はパワー：８００Ｗ、バイアス：１０Ｗ、ＳＦ６の流量を２０ｓｃｃｍとした。
　さらに、上記ＲＩＥの後、熱エッチングを実施した。熱エッチングの条件は、基本的に上述した実験１の条件と同じであるが、処理時間が異なっている。具体的には、試料３に対して行なった熱エッチングの時間は１０分である。
　（結果）
　実験１の結果：
　図２６および図２７を参照して、実験１の結果を説明する。図２６に示すように、試料１についてはマスク層１７の間において炭化珪素層がエッチングにより除去され、溝がきれいに形成されていることがわかる。マスク層１７の間の距離である開口部の幅Ｌが４μｍである試料１では、熱エッチングによりマスク層１７の間にて露出していた炭化珪素層がエッチングにより除去され、傾斜した側面を有する溝が形成されている。
　一方、図２７に示すように、マスク層１７の間の開口部の幅Ｌが２μｍである試料２では、熱エッチングのみでは当該開口部から露出した炭化珪素層を十分に除去することができず、溝が形成されていない部分がのこっていた。
　実験２の結果：
　実験２において加工された試料３については、図２６に示した試料１と同様に、マスク層１７の間で露出していた炭化珪素層がほぼ除去され、マスク層１７の間にくまなく溝が形成されていた。このように、マスク層１７の開口部の幅が２μｍと比較的狭い条件であっても、本発明によれば溝を確実に形成することが可能であった。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、炭化珪素層を利用した半導体装置に特に有利に適用される。
　１，３１　基板、２　耐圧保持層、３　型ボディ層（ｐ型半導体層）、４，３４　ｎ型ソースコンタクト層、５，３５　コンタクト領域、６，１６　溝、７　電界緩和領域、８　ゲート絶縁膜、９　ゲート電極、１０　層間絶縁膜、１１　開口部、１２　ソース電極、１３　ソース配線電極、１４　ドレイン電極、１５　裏面保護電極、１７　マスク層、２０　側面、２１　Ｓｉ被膜、２２　ＳｉＣ再構成層、３２　ｎ型エピタキシャル層、３３　ｐ型半導体層、３６　ｐ型エピタキシャル層、４２　ｎ-エピタキシャル層、４３　ｐ＋半導体層、４４　リッジ構造、４５　ガードリング、４６　ＪＴＥ領域。

Claims (8)

  1. 　主表面を有する炭化珪素層（２～５、３２～３５、４２、４３）を準備する工程と、
    　前記炭化珪素層（２～５、３２～３５、４２、４３）を部分的に除去することにより、前記主表面に溝（１６）を形成する工程と、
    　熱エッチングにより前記溝（１６）の側壁を部分的に除去する工程とを備える、半導体装置の製造方法。
  2. 　前記溝（１６）を形成する工程は、
    　前記炭化珪素層（２～５、３２～３５、４２、４３）の前記主表面上に開口パターンを有するマスク層（１７）を形成する工程と、
    　前記マスク層（１７）をマスクとして用いて前記溝（１６）を形成するように、エッチングにより前記炭化珪素層（２～５、３２～３５、４２、４３）を部分的に除去する工程とを含む、請求項１に記載の半導体装置の製造方法。
  3. 　前記除去する工程では、前記マスク層（１７）が前記炭化珪素層（２～５、３２～３５、４２、４３）の前記主表面上に残存した状態で前記熱エッチングを行なう、請求項２に記載の半導体装置の製造方法。
  4. 　前記マスク層（１７）における前記開口パターンの幅は２μｍ以下である、請求項２に記載の半導体装置の製造方法。
  5. 　前記除去する工程では、前記溝（１６）の側壁における加工変質層を除去する、請求項１に記載の半導体装置の製造方法。
  6. 　前記除去する工程では、前記溝（１６）の側壁を部分的に除去することにより、前記炭化珪素層（２～５、３２～３５、４２、４３）の前記主表面に対して傾斜した端面（２０）を形成する、請求項１に記載の半導体装置の製造方法。
  7. 　前記端面（２０）は、前記炭化珪素層（２～５、３２～３５、４２、４３）の結晶型が六方晶の場合には実質的に{０３－３－８}面および{０１－１－４}面のいずれか一方を含み、前記炭化珪素層（２～５、３２～３５、４２、４３）の結晶型が立方晶の場合には実質的に{１００}面を含む、請求項６に記載の半導体装置の製造方法。
  8. 　前記除去する工程では、熱エッチングとして、前記炭化珪素層（２～５、３２～３５、４２、４３）に、酸素および塩素を含有する反応ガスを接触させながら、前記炭化珪素層（２～５、３２～３５、４２、４３）を加熱することで、前記溝（１６）の側壁を部分的に除去する、請求項１に記載の半導体装置の製造方法。
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