JP2006228901A - 炭化珪素半導体素子の製造方法 - Google Patents

Abstract

【課題】 トレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型炭化珪素半導体素子の新たな製造方法を提供すること。
【解決手段】 炭化珪素ウェハー上にポリシリコン膜と酸化膜を順次積層する工程と、これらの膜を一部が開口したマスク材として反応性イオンエッチングにより炭化珪素ウェハーにトレンチを形成し、ポリシリコン膜を後退させて前記トレンチの上端コーナーを露出させる工程と、エッチングにより前記上端コーナーを丸める工程と、を有する炭化珪素半導体素子の製造方法とする。
【選択図】 図１

Description

本発明は半導体材料として炭化珪素（以下、「ＳｉＣ」ともいう。）を用い、特にトレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型の（ＭＯＳ型電力用）炭化珪素半導体素子の製造方法に関する。

トレンチゲート構造を有する半導体装置には、トレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やトレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）があり、従来その半導体材料にはシリコンが用いられている。
炭化珪素半導体は、シリコン半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、その絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体においてはそのオン抵抗をシリコン半導体の数１００分の１に抑制することができる。加えて、炭化珪素半導体は大きな熱伝導度特性を有し放熱が容易であるので、次世代の低損失な電力用半導体素子用材料として期待が持たれている。

近年、炭化珪素ウェハーの品質向上と大口径化の進展ともあいまって、シリコン半導体素子の特性を大きく上回る金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型トランジスタ（ＪＦＥＴ）などの各トランジスタの開発が盛んである。
中でもＭＯＳＦＥＴは電圧駆動型のユニポーラ素子なので、ゲート駆動回路が低コストで済み、また電子あるいは正孔のみの多数キャリア素子であって導通時の素子内にキャリアの蓄積がないので、ターンオフ時にそれらのキャリアを素子外に掃き出す時間を必要としないため、電子、正孔の両方が伝導に寄与するバイポーラ素子と比較して高速スイッチングが可能となる。このような理由から広く使用されているトランジスタである。
図８にトレンチゲート構造を有する従来型のＵＭＯＳＦＥＴの１セルピッチの断面構造を示す。この構造の作製方法を説明する。まず、低抵抗のｎ^＋型半導体基板１０１上に高抵抗のｎ型ドリフト層１０２とｐ型ベース層１０３を順次エピタキシャル成長させ、その後イオン注入によりｎ型ソース領域１０４を形成する。このように準備した炭化珪素ウェハーに図示しないマスクを形成し、反応性イオンエッチング（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ（ＲＩＥ））法により、ｎ型ソース領域１０４とｐ型ベース層１０３を貫通しｎ型ドリフト層１０２に達するゲートトレンチ１０５を形成する。続いて、トレンチ１０５の内部に熱酸化法によりゲート酸化膜１０６を、化学的気相成長法（ＣＶＤ）によりポリシリコンからなるゲート電極１０７を形成する。最後にｎ型ソース領域１０４とｐ型ベース層１０３と電気的に接触するソース電極１０８と、半導体基板１０１の裏面に接するドレイン電極１０９を順次形成してＵＭＯＳＦＥＴが完成する。

このような構造を有するＵＭＯＳＦＥＴでは、オフ状態時には、ソース／ベース電極１０８をアース電位にしておき、ゲート電極１０７に十分大きな負バイアスを印加すると、ソース領域１０４とドリフト層１０２とに挟まれたベース層１０３とゲート酸化膜１０６の界面近傍に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるので電流は流れない。ドレイン電極１０９に正の高電圧を印加するとベース層１０３とドリフト層１０２間の接合が逆バイアス状態になるので、空乏層がベース層１０３内とドリフト層１０２内に広がり、電流を低く抑えたまま高電圧を維持しており、これがオフ状態である。
一方、オン状態時には、ゲート電極１０７に十分大きい正バイアスを印加するとソース領域１０４とドリフト層１０２に挟まれたベース層１０３の表面近傍の領域に電子が誘起された反転状態になり、電子がソース電極１０８から、ソース領域１０４及びベース層１０３のゲート酸化膜１０６直下の反転層、ドリフト層１０２、半導体基板１０１とドレイン電極１０９の順に流れる。

このオン状態における抵抗について、トレンチゲート型構造を有するＵＭＯＳＳＦＥＴは図９に示すプレーナー型のＤＩＭＯＳＦＥＴに比べ以下に説明するような利点を有する。すなわち、図９に示すＤＩＭＯＳＦＥＴではドリフト層１０２のゲート酸化膜１０６との界面近傍を電子が移動するときの蓄積抵抗と、ドリフト層１０２内のゲート酸化膜１０６近傍から下方のドレイン電極１０９に向かって流れるときにドリフト層１０２が両隣のｐ型ベース層１０３に挟まれていることによって生じるＪＦＥＴ抵抗とが加算されるが、ＵＭＯＳＦＥＴでは発生しないのである。このため、ＤＩＭＯＳＦＥＴではセルピッチを小さくしていくと、あるセルピッチ（距離）からＪＦＥＴ抵抗が現れて、オン抵抗が増加するのに対し、ＵＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少するという長所がある。したがって、特に約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗を無視できないため微細化によるセルピッチの縮小が必須であり、トレンチゲート型構造を有するＵＭＯＳＦＥＴが使用される。

図１０は、ＵＭＯＳＦＥＴの要部断面構造と、そのオフ状態における電界強度分布の模式図を示す。図中Ａ、Ｂのグラフは、同構造中のｐｎ接合部とトレンチ底のＭＯＳキャパシタ部をそれぞれ含むようトレンチの深さ方向に長さｘを取ったときの電界強度分布を表している。図から分かるように、トレンチ底の酸化膜に印加される電界強度が非常に大きくなる。
特に炭化珪素半導体を用いる場合には、炭化珪素の比誘電率（４Ｈ−ＳｉＣで９．７）とＳｉＯ_２膜の比誘電率（３．８）との差により酸化膜に印加される電界強度は顕著になる。さらに図には示していないが、トレンチ底のコーナー部分の酸化膜にかかる電界強度は、電界集中のためさらに高くなる。この従来は、図１０に示されるｐｎ接合部でのピークの電界強度が炭化珪素の絶縁破壊電界強度に至って破壊を生じるのが理想ではあったものの、ＵＭＯＳＦＥＴの場合には、ｐｎ接合部の電界強度より前にトレンチ底の酸化膜がその絶縁破壊電界強度（約１０ＭＶ／ｃｍ）に到達して、理論耐圧より低い電圧で絶縁破壊を起こしてしまうという課題があった（第一の課題）。

また、シリコンにおいては、絶縁破壊電界強度が０．２ＭＶ／ｃｍと酸化膜の１０ＭＶ／ｃｍより２桁低いため、ほぼｐｎ接合部で絶縁破壊するのに対し、炭化珪素（４Ｈ−ＳｉＣ）の場合では、絶縁破壊電界強度が２ＭＶ／ｃｍと酸化膜の絶縁破壊電界強度と１桁しか違わないので、酸化膜での絶縁破壊の課題が顕著になる。
このような課題を解決する方法として、特許文献１、２にはトレンチ底面のゲート熱酸化膜の膜厚をトレンチ側面での膜厚より厚くして絶縁破壊電圧を向上する方法が開示されている。特に特許文献１は炭化珪素半導体素子に関するものであり、熱酸化をしたときの（0,0,0,-1）Ｃ面の酸化レートが他の面よりも大きいことを利用したものである。
しかしながら、特許文献１に記載された方法では半導体素子の表面が（0,0,0,-1）Ｃ面に制限され、他の面を素子表面に採用する場合には適用することができない。特に炭化珪素半導体を用いＭＯＳＦＥＴを作製する場合には、反転層の電子の移動度がその面方位に大きく依存することが知られており（非特許文献１）、（0,0,0,-1）Ｃ面を含めた様々な面で適用できる製造方法が望まれている。

表面の面方位によらず酸化膜の膜厚を調整する方法として増速酸化法が知られている。この方法は、深い高ドーズのイオン注入を行い炭化珪素を非晶質化した後、熱酸化を行うことでイオン注入された領域に厚い酸化膜を形成するものである。この方法によれば任意の場所の酸化膜を厚くすることができ、酸化膜中の電界強度を低減することができる。
この場合の製造方法を図１１を用いて説明すると、まず図１１（ａ）に示すように反応性イオンエッチング（ＲＩＥ）とイオン注入両方のマスクの役割をするマスク材料である酸化膜（ＳｉＯ_２）２０１を炭化珪素ウェハー２０２上に形成する。次に図示しないパターニングとＲＩＥを行ってゲートトレンチ２０３を形成した後（図１１（ｂ））、引き続きウェハーに垂直方向からイオン注入を実施して、炭化珪素の非晶質領域２０４を形成する（図１１（ｃ））。最後に熱酸化を行い、トレンチ底のみ膜厚を大きくしたゲート酸化膜２０５を形成できる（図１１（ｄ））。

また、図１０に示すＵＭＯＳＦＥＴ構造では、さらなる課題としてトレンチ上部コーナーにおいてゲート酸化膜が局所的に薄くなり、オン状態においてゲート電極にバイアスを印加した場合に絶縁破壊を引き起こす点がある（第二の課題）。
例えば、不純物濃度１×１０^１６ｃｍ^−３、厚さ１０μｍのｎ型エピタキシャル層を有する炭化珪素ウェハーに従来の方法でトレンチを形成し、厚さ７０ｎｍのゲート酸化膜を形成してＭＯＳキャパシタを作製したところ、そのゲート酸化膜の順方向絶縁耐圧は４０Ｖであった。これは酸化膜の絶縁破壊電界強度（１０ＭＶ／ｃｍ）から計算される耐圧７０Ｖに比べ小さい。
このような第二の課題に関し、非特許文献２には、シリコン半導体を用いた場合の報告ではあるが、シリコン熱酸化膜においてコーナーにおける応力開放が進まず、トレンチコーナーにおける酸化膜が薄くなることが示唆され、この課題を解決する方法として、等方的なエッチングが起こるようなＲＩＥ条件によりトレンチコーナーの曲率半径を大きくすることが示されている。

この工程は図１２（ａ）〜（ｅ）に示されるように進められる。シリコンウェハ３００上に形成したトレンチ３０１上端部のＳｉＯ_２マスク３０２をウェットエッチングにより後退させた後（ａ）、等方的なＲＩＥを行うことによりトレンチ上端部を丸め（ｂ）、その後増速酸化用イオン注入を行い（ｃ）、増速酸化をし（ｄ）、トレンチ側壁の酸化膜のみを除去する（ｅ）ものである。
特開平７−３２６７５５号公報 特開平１−１９２１７４号公報 H.Yano et al., Mat.Res. Soc. Symp. Proc. Vol.742(2003),pp.219-226 Yamabe, et al.,IEEE Trans. Electron. Devices, ED-34, p.1681 (1987)

しかしながら、この方法を炭化珪素半導体素子の製造に用いると以下のような課題が生じる（第三の課題）。すなわち、図１２（ｃ）に示すように、ＳｉＣを非晶質化するほどの高ドーズのイオン種はトレンチ底３０３のみに打ち込まれるのではなく、同時に主表面のトレンチ近傍３０４にも打ち込まれてしまう。その結果、図１２（ｄ）に示されるようにトレンチ上端からｐベース領域３０５に至る領域３０６においても厚い酸化膜が形成されてしまい、このままでは厚い酸化膜下には反転層が形成されない、すなわちオン状態とすることができなくなる。
従って、ｐベースの酸化膜界面のＳｉＣ側に連続的に電子の反転を形成するためには、酸化膜厚をｐベース領域のトレンチ側壁全域に渡って一定にしなければならない。そのため、トレンチ上部に形成された厚い酸化膜３０６を一旦除去するのである（図１２（ｅ））。しかしながら、この場合、せっかく丸みをつけたトレンチ上端部は除去され、酸化膜マスク３０２の垂直に切り立った端部形状を反映した垂直なトレンチ形状３０８が再び現れ、トレンチ上端コーナーにおける絶縁耐圧が低下してしまう。同時に、ｐベースのチャネル長３０９が意図したものより大きくなることによりチャネル抵抗が増加し、また移動度が高まる結晶面方位以外の面が現れる移動度が低下することによってもチャネル抵抗が増加する。

一方、図１１（ｂ）に示されるゲートトレンチを形成した直後に等方エッチングを実施した場合においては、トレンチ下部コーナーを丸めることはできるが、トレンチ上端部のコーナーは、酸化膜マスクにより覆われているので、丸めることができず、トレンチ上端コーナーにおいて絶縁耐圧が低下する課題が生じる。
したがって、本発明の目的は上記第三の課題を生じることなく第一、二の課題を解決するため、トレンチ底の酸化膜を厚くする増速酸化を行った後トレンチ上部コーナーの曲率半径を大きくするような等方エッチングを実施する新たな炭化珪素半導体素子の製造方法を提供することにある。

本発明によれば上記目的は、炭化珪素ウェハー上にポリシリコン膜と酸化膜を順次積層する工程と、これらの膜を一部が開口したマスク材として反応性イオンエッチングにより炭化珪素ウェハーにトレンチを形成し、ポリシリコン膜を後退させて前記トレンチの上端コーナーを露出させる工程と、エッチングにより前記上端コーナーを丸める工程と、を有する炭化珪素半導体素子の製造方法により解決される。
さらに、本発明によれば、第１導電型の単結晶炭化珪素基板に第１導電型を有するドリフト層と第２導電型を有するベース層を順次積層し、このベース層の所定領域に第１導電型のソース領域を有する炭化珪素ウェハー上にポリシリコン膜と酸化膜を順次積層する工程と、これらのポリシリコン膜と酸化膜を一部が開口したマスク材として前記炭化珪素ウェハーに反応性イオンエッチングによりトレンチを形成するとともにポリシリコン膜のみを後退させて前記トレンチの上端コーナーを露出させる工程と、このトレンチの上端コーナーを丸めるためのエッチングを行う工程と、前記トレンチの底のみにイオン注入を行って非晶質層を形成し、この非晶質層を熱酸化して厚い酸化膜を形成し、前記ウェハーの表面およびトレンチ側面上の薄い酸化膜のみを除去した後、ゲート酸化膜として熱酸化膜を形成する工程を有する炭化珪素半導体素子の製造方法とすることにより上記目的は解決される。

また、本発明では前記上端コーナーの曲率半径が前記ソース領域の接合深さより小さく、前記ゲート酸化膜の厚さの３倍以上である炭化珪素半導体素子の製造方法とすることが好ましく、さらには前記ポリシリコン膜の膜厚が、前記曲率半径の少なくとも０．８倍以上である製造方法とすることが好ましい。
そして、本発明に用いる単結晶炭化珪素基板としては六方晶系の単結晶炭化珪素、特には４Ｈ−ＳｉＣを用いると好適である。

従来の方法により、不純物濃度１×１０^１６ｃｍ^−３、厚さ１０μｍのドリフト層を有する炭化珪素ウェハー上のトレンチ底に厚い増速酸化膜を形成し、トレンチ上端コーナーの丸めＲＩＥを行わない場合には、逆方向絶縁耐圧は２．１ｋＶとほぼ理論値が得られるものの、順方向におけるゲート酸化膜（厚さ７０ｎｍ）の初期絶縁耐圧が４０Ｖと低かった。しかし、本発明による手法を適用すれば、逆方向の絶縁耐圧を２．１ｋＶと保持しつつ、順方向におけるゲート酸化膜の初期絶縁耐圧を６５Ｖと向上させることができた。

以下、本発明の炭化珪素半導体素子の製造方法の一実施例を図面に従って説明する。
（実施例）
図１、図２と図３はトレンチゲート構造を有するＵＭＯＳＦＥＴの製造工程を示す断面図であり、特にトレンチ周辺の構造を示す要部断面図である。
まず、（０００１）Ｓｉ面を主表面とするｎ^＋型単結晶ＳｉＣ基板（図示せず）を準備し、その上に膜厚１０μｍ、不純物濃度１×１０^１６ｃｍ^−３のｎ型層（ｎ型ドリフト層）１を熱ＣＶＤ法によりエピタキシャル成長させる。ｎ型層１はイオン注入により形成したものであっても良い。このｎ型ドリフト層１上にエピタキシャル成長法あるいはイオン注入法によりｐ型ベース層２、ｎ^＋型ソース領域３をそれぞれ形成し、炭化珪素（ＳｉＣ）ウェハー４とする（図１（ａ））。ｐ型ベース層２の膜厚は１μｍ、不純物濃度は１×１０^１７ｃｍ^−３であり、ｎ^＋型ソース領域３の接合深さは０．５μｍ、不純物濃度は１×１０^１９ｃｍ^−３である。なお、単結晶ＳｉＣ基板としては六方晶系の炭化珪素ならいずれも用いることができるが、移動度の点から４Ｈ−ＳｉＣが好適である。ここで「４Ｈ」は結晶多型を示している。また、ｎ型層１とｎ^＋型ソース領域３のドナーとしては窒素、ｐ型ベース層２のアクセプターとしてはアルミニウムを用いるとよい。

このようにｐ型ベース層２、ｎ^＋型ソース領域３を形成したＳｉＣウェハー４上にポリシリコン膜５（以下、「ポリＳｉ膜」ともいう。）、ＳｉＯ_２膜６、Ｎｉ膜７を順次積層する（図１（ａ））。それぞれの膜の形成方法には公知の方法を用いることができる。ここでＮｉ膜７はＳｉＣとのエッチングの選択比が大きく、トレンチ形成の際その側壁を炭化珪素ウェハー４の表面に対し垂直にするため積層するものである。また、ポリＳｉ膜５とＳｉＯ_２膜６はそれぞれを別々に堆積すればよいが、ポリＳｉを十分厚く堆積した後、Ｈ_２ＯあるいはＯ_２雰囲気中でその表面のみを酸化し表面にＳｉＯ_２膜６を形成しても良い。ポリＳｉ膜５、ＳｉＯ_２膜６とＮｉ膜７の膜厚は、それぞれ０．１〜０．５μｍ、１．５μｍと０．５μｍとする。ＳｉＯ_２膜６の厚さは、後に増速酸化用に最大３８０ｋｅＶで注入される窒素イオンを遮蔽する目的で１．５μｍ以上としても良い。

次に、Ｎｉ膜７上に幅５μｍ、長さ５００μｍの矩形のパターニングを施した厚さ約１．５μｍのフォトレジスト８を形成し、ＲＩＥをＣｌ_２ガス１０ｓｃｃｍ、５Ｐａ雰囲気中で、ラジカル、イオン種の密度を決めるソースプラズマ電力を５００Ｗ、イオン種の基板への引きこみエネルギーを決定するバイアス電力を１５Ｗの条件下において、１０分間行い、Ｎｉ膜６を矩形状に開口する。その後連続してＣＨＦ_３：Ｏ_２＝３０：５ｓｃｃｍの混合ガス雰囲気中で、圧力５Ｐａ、ソースプラズマ電力を５００Ｗ、バイアス電力を１５Ｗの条件下において、８分間ＲＩＥを行い、Ｎｉ膜開口部直下のＳｉＯ_２膜６及びポリシリコン膜５を除去する（図１（ｂ））。
さらに、図１（ｃ）に示すように、ＳＦ_６：Ｏ_２＝３０：１０ｓｃｃｍ、圧力３Ｐａの混合ガス雰囲気中で、ソースプラズマ電力及びバイアス電力を上記ＳｉＯ_２膜６のＲＩＥと同条件として、ポリＳｉ膜５とＳｉＣのエッチングを３分間行い、ＳｉＣウェハー４に、ｎ^＋型ソース領域３とｐ型ベース層２を貫通しｎ型ドリフト層１に達するトレンチ９を形成する。トレンチ９の形状は深さ２μｍ、幅５μｍ、長さ５００μｍである。

ここで、ＳｉＣをエッチングする際に、サイドエッチングも同時に行われる。このときポリＳｉの横方向のエッチング速度がＳｉＯ_２及びＳｉＣより大きいので、図１（ｃ）中の矢印で示すようにＳｉＣのトレンチ９上端のコーナーが露出された形状となる。このトレンチ上端コーナー１０の上面の露出した領域の長さ、すなわちＳｉＣにトレンチ９を形成する際ポリＳｉ膜５が後退する長さは約１μｍである。また、上端コーナーの断面を観察したところ、その角部はほぼ９０度をなしていた。
次に、このトレンチ上端コーナー１０をＲＩＥによって丸め、トレンチ上部コーナー１１を形成する。この工程を図２（ａ）を用いて説明する。なお、本件明細書等ではトレンチを形成した後のトレンチ上方の形状を「トレンチ上端コーナー」、ＲＩＥにより丸めた後の形状を「トレンチ上部コーナー」と称する。

ＲＩＥの条件は混合ガスの流量比をＳＦ_６：Ｏ_２＝３０：１０ｓｃｃｍと、ソースプラズマ電力を５００Ｗとし、ガス圧を１０Ｐａ、バイアス電力を５Ｗ、エッチング時間を３０秒とする。この条件によりトレンチ上端コーナー１０の角部を丸め、曲率半径０．１μｍのＳｉＣトレンチ上部コーナー１１を形成する。
この後、最上層のＮｉ膜７をりん酸、硝酸、酢酸の混合液により除去し、さらにＲＩＥによる炭化珪素表面のダメージを除去するために犠牲酸化を１１００℃、２時間のパイロジェニック炉により行った。図２（ａ）中の符号１２は犠牲酸化により生成した酸化膜を示す。
次に図２（ｂ）に示すように、最大３８０ｋｅＶの注入エネルギーを持つ窒素イオンを１０^２０ｃｍ^−３の濃度で、深さ０．５μｍのボックスプロファイルとなるように注入し、トレンチ９の底にのみＳｉＣの非晶質領域１３を形成する。このとき、窒素イオンがトレンチ９の側壁へ打ち込まれるのを避けるため、イオン注入の方向は炭化珪素ウェハー４に対し垂直とする。

さらに、図２（ｃ）のように、ＨＦとＮＨ_４Ｆの混合液によりＳｉＯ_２膜６を完全に除去し、１１００℃、２時間の条件でパイロジェニック酸化炉における非晶質領域１３の増速酸化を行う。そのとき、ポリシリコン膜５は完全に酸化される。この後、ゲートトレンチ９側壁および上部の主表面に形成された酸化膜のみをＨＦとＮＨ_４Ｆの混合液により除去し（図３（ａ））、ＲＣＡ洗浄を行い、ゲート酸化膜１４を１２００℃、５時間のパイロジェニック酸化により約７０ｎｍの厚さで形成する（図３（ｂ））。続いて、リンを高濃度に添加したポリシリコンをＬＰＣＶＤ法により堆積、パターニングを行いゲート電極１５とする。このようにしてトレンチ９の底面と側面には、夫々厚さ１μｍ程度と７０ｎｍ程度のゲート酸化膜が形成される。
続いて、ゲート酸化膜１４とゲート電極１５上にＣＶＤ法により層間絶縁層（図示せず）を形成し、ｐ型ベース層２、ｎ^＋型ソース領域３に接するソース電極を形成するとともに、ｎ^＋型単結晶ＳｉＣ基板の裏面にドレイン電極を形成してトレンチゲート構造を有する炭化珪素半導体素子（ＵＭＯＳＦＥＴ）を完成する。

このように本実施例の炭化珪素半導体素子の製造方法は、ｎ^＋型単結晶ＳｉＣ基板（第１導電型の単結晶炭化珪素基板）にｎ型ドリフト層１（第１導電型を有するドリフト層）、ｐ型ベース層２（第２導電型を有するベース層）とｎ^＋型ソース領域３（第１導電型のソース領域）を有する炭化珪素ウェハー４上にポリシリコン膜５とＳｉＯ_２膜６（酸化膜）を順次積層する工程と、これらの膜を一部が開口したマスク材として反応性イオンエッチングにより炭化珪素ウェハー４にｎ型ドリフト層１に達するトレンチ９を形成し、ポリシリコン膜５を炭化珪素ウェハー４の表面に平行な方向へ後退させて前記トレンチ９の上端コーナー１０を露出させる工程と、エッチングにより前記上端コーナーを丸めトレンチ上部コーナー１１とする工程とを有するものである。
次に、トレンチ上部コーナー１１を形成する反応性イオンエッチング（ＲＩＥ）の条件について行った実験について説明する。
（実験の説明）
トレンチ上部コーナーの曲率半径の形成条件への依存性を確認するため、チャンバー内のガス圧力Ｐｇ、バイアス電力Ｐ_Ｂとエッチング時間ｔをパラメータとしてＲＩＥを実施し、曲率半径ｒｃを測定した。

まず、（０００１）Ｓｉ面を主表面とするｎ^＋型単結晶ＳｉＣ基板を用意し、その上に膜厚１０μｍ、不純物濃度１×１０^１６ｃｍ^−３のｎ型層（ｎ型ドリフト層）１を熱ＣＶＤ法によりエピタキシャル成長した。ｎ型層１はイオン注入により形成しても良い。このｎ型ドリフト層１上にエピタキシャル成長法あるいはイオン注入法によりｐ型ベース層２、ｎ^＋型ソース領域３をそれぞれ形成し、炭化珪素ウェハー４を準備した。ｐ型ベース層２の膜厚は１μｍ、不純物濃度は１×１０^１７ｃｍ^−３であり、ｎ^＋型ソース領域３の接合深さは０．５μｍ、不純物濃度は１×１０^１９ｃｍ^−３とした。
この炭化珪素ウェハー４上にポリシリコン、ＳｉＯ_２、Ｎｉ膜を順次積層し（図１（ａ））、所定のパターニングをして（図１（ｂ））、炭化珪素ウェハー４表面にトレンチ９を形成した（図１（ｃ））。これら一連の形成方法は、上記実施例にて説明した方法と同じである。

このようにして図１（ｃ）に示す断面形状を有する試料を作製した後、ＲＩＥの好適条件を求めるため、Ｎｉ膜７を除去し、希ふっ酸及びふっ酸と硝酸の混合液によりＳｉＯ_２６、ポリシリコン膜５を夫々除去して、混合ガスのガス圧、バイアス電力、エッチング時間の各パラメータを変化させＲＩＥを実施した。混合ガスの流量はＳＦ_６：Ｏ_２＝３０：１０ｓｃｃｍに、ソースプラズマ電力は５００Ｗに夫々固定した。なお、ＳｉＯ_２、ポリシリコン膜を除去する理由は、中間層のポリシリコン膜の膜厚が丸めＲＩＥに及ぼす影響を排除し、ＲＩＥの最適条件を求めるためである。
（ガス圧依存性の確認実験）
バイアス電力を１０Ｗ、エッチング時間を２０秒と固定し、ガス圧を１，３，１０，２０ＰａとしてＲＩＥを実施し、トレンチ上部コーナーの曲率半径を測定した。測定は断面のＳＥＭ観察により行った。

図４（ａ）にガス圧Ｐｇとトレンチコーナーの曲率半径ｒｃとの相関を示す。５Ｐａからコーナー丸め現象が現れ始め、１０Ｐａで０．２μｍ、２０Ｐａで０．６μｍとガス圧の増加とともに曲率半径が増加していくことが分かる。ガス圧と曲率半径の関係は以下の近似式（１）で表せる。ここでｒｃ（μｍ）はトレンチ上部コーナーの曲率半径（μｍ）、Ｐｇはエッチングガス圧力（Ｐａ）である。
（数１）
ｒｃ（μｍ）＝０．０４Ｐｇ（Ｐａ）−０．２・・・（１）
このような関係となる理由は、ガス圧を高める事により、平均自由工程が減少し、イオン種、ラジカル種が様々な角度成分を持つようになり、より等方的なエッチングとなるためと考えられる。

曲率半径は大きい方が絶縁耐圧を増加させるので望ましい。しかし、その好適な半径の上限値はｎ^＋ソース領域の深さ（厚み）に依存する。例えば、ｎ^＋ソースの厚みが０．５μｍであると、曲率半径が０．５μｍ以上ともなるとチャネル領域にまで丸めＲＩＥが成され、上記で記述したようにチャネルの面方位が移動度の高い面から外れてしまう事になり望ましくなく、この場合上限値は０．５μｍということになる。
（バイアス電力依存性の確認実験）
ガス圧を１０Ｐａ、エッチング時間を２０秒と固定し、バイアス電力を０，５，１０，１５，２５，５０ＷとしてＲＩＥを実施し、トレンチ上部コーナーの曲率半径を測定した。
図４（ｂ）にはバイアス電力と曲率半径との相関図を示す。バイアス電力を増加させるとともに１０Ｗではｒｃ＝０．２μｍ、５０Ｗではｒｃ＝０．０５μｍと曲率半径が減少して行く。バイアス電力をＰ_Ｂ（Ｗ）とすると、このグラフの近似式は以下のように書ける。
（数２）
ｒｃ（μｍ）＝２／Ｐ_Ｂ（Ｗ）・・・（２）
これは、バイアス電力を高める事により基板の負バイアスが大きくなり、イオン種の速度方向成分のうちより基板表面と垂直な方向の成分が大きくなり、異方的なエッチング条件となるからである。
（エッチング時間依存性の確認実験）
ガス圧を１０Ｐａ、バイアス電力を１０Ｗに固定し、エッチング時間を１０，２０，３０，４０，６０秒としてＲＩＥを実施し、トレンチ上部コーナーの曲率半径を測定した。

図４（ｃ）には、曲率半径の丸めＲＩＥ時間依存性のグラフを示す。時間とともに曲率半径は増加し、２０秒で０．２μｍ、６０秒で０．３５μｍとなる。同じように時間をｔ（ｓ）として近似式（３）でこのグラフの相関を表してみると以下のようになる。
（数３）
ｒｃ（μｍ）＝０．０４５ｔ^０．５（ｓ）・・・（３）
以上のようにＲＩＥを行うときの混合ガスのガス圧、バイアス電力、エッチング時間の各パラメータによりトレンチ上部コーナーの曲率半径は変化することが分かった。
（ＭＯＳキャパシタの作製）
次に、トレンチ上端コーナーの曲率半径ｒｃと絶縁耐圧の関係を確認するため図５に示すＭＯＳキャパシタを作製した。

まず、（０００１）Ｓｉ面を主表面とするｎ^＋型単結晶ＳｉＣ基板（図示せず）を準備し、その上に膜厚１０μｍ、不純物濃度１×１０^１６ｃｍ^−３のｎ型層１６を熱ＣＶＤ法によりエピタキシャル成長した。ｎ型層１６の表面に上記実施例や実験と同じ方法でトレンチ１７を形成した。続いて、丸めＲＩＥ条件としてバイアス電力を１０Ｗ、エッチング時間を２０秒と固定し、ガス圧を１，３，１０，２０Ｐａと変化させ、４つの異なる曲率半径を持つトレンチ上部コーナー１８を形成した。次にＲＩＥによりウェハー表面に生じたダメージを除去するため、犠牲酸化を１１００℃、２時間の条件でパイロジェニック炉により行い、ゲートトレンチ側壁および上部の主表面に形成された酸化膜をＨＦとＮＨ_４Ｆの混合液により除去した。そして、ＲＣＡ洗浄を行った後、ゲート酸化膜１９を１２００℃、５時間の条件でパイロジェニック酸化により約７０ｎｍの厚さで形成し、その表面にリンを高濃度に添加したポリシリコンをＬＰＣＶＤ法により堆積、パターニングを行いゲート電極２０とした。このようにして、図５に示すような断面構造を持つＭＯＳキャパシタを作製した。なお、キャパシタの裏面にはゲート電極を形成する前に対向電極（図示せず）を形成した。対向電極は、Ｎｉを０．２μｍの厚さでスパッタ法により成膜し、オーミック性を得るため１０００℃で１０分間、真空中でアニールして形成した。

ゲート酸化膜１９の順方向の絶縁破壊耐圧を調べた。図６は、トレンチ上部コーナーの曲率半径ｒｃと絶縁耐圧ＢＶ_ＯＸとの相関のグラフである。ｒｃ＝０．３５μｍ以上とすれば６３Ｖ以上の絶縁耐圧が得られた。これはゲート酸化膜の厚さ（７０ｎｍ）と酸化膜の絶縁破壊電界強度（１０ＭＶ／ｃｍ）から計算される理想耐圧（７０Ｖ）の９０％以上である。そして、図６から、ゲート酸化膜１９の膜厚（７０ｎｍ）に対し、曲率半径ｒｃを３倍（０．２μｍ程度）以上とすれば絶縁耐圧を向上でき、好ましくは５倍以上とすれば、理想耐圧との差を小さくできることも分かった。
（ポリシリコン膜厚依存性の確認実験）
次に、トレンチ上部コーナーの曲率半径が下層マスクであるポリシリコンの膜厚にどのように依存するかを調べた。図１（ｃ）に示す構造の試料を上記実施例と同様に作製し、続いてトレンチ上端コーナー１０を丸めるためＲＩＥをＳＦ_６とＯ_２の混合ガス（流量比３０：１０ｓｃｃｍ）を用い、ガス圧１０Ｐａ、バイアス電力５Ｗ、エッチング時間２０秒、ソースプラズマ電力５００Ｗの条件で行った。これはＳｉＯ_２膜及びポリシリコン膜を除去してエッチングしたとき、トレンチ上部コーナーの曲率半径が０．４μｍとなる条件である。
このエッチング条件においてポリシリコンの膜厚を（０．１，０．３，０．４，０．５μｍ）と変化させ、ＳｉＣトレンチ上部コーナーの曲率半径ｒｃとの相関を調べたグラフが図７である。ポリシリコンの膜厚ｔ_ｐｏｌｙを増加させるとともに曲率半径ｒｃはほぼ比例の関係で増加し、厚さ０．４μｍで曲率半径も０．４μｍが得られた。その後はポリシリコン膜厚を増加させても曲率半径はほぼ０．４μｍ一定のままとなった。これは、ポリシリコンの膜厚が大きくなると炭化珪素ウェハー、ポリシリコン膜とＳｉＯ_２膜に囲まれたトレンチ上端コーナー上の空間（図１（ｃ）の矢印指示部）が大きくなることによると考えられる。すなわちポリシリコン膜厚がある値を超えてこの空間がある程度大きくなると、ＲＩＥの等方性によりトレンチ上端コーナーを丸める効果が変わらなくなり、曲率半径が一定となるのである。一方、ポリシリコン膜厚が小さい場合にはエッチングの横方向成分が小さく、コーナーを丸める効果は小さい。以上のとおり、曲率半径ｒｃのポリシリコンの膜厚に対する依存性を小さくするためには、望む曲率半径の少なくとも０．８倍以上、好ましくは１倍以上の膜厚ｔ_ｐｏｌｙとする必要がある。

本発明の製造方法は、ＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型の炭化珪素半導体素子が用いられるインバータ装置等の電力変換装置の製造に適用でき、また、温度等の使用環境が厳しい自動車用電装品のスイッチング素子の製造にも適用できる。

本発明の実施例に係るトレンチゲート構造を有するＵＭＯＳＦＥＴの製造途中の構成を示す要部断面図である。 本発明の実施例に係るトレンチゲート構造を有するＵＭＯＳＦＥＴの製造途中の構成を示す要部断面図である。 本発明の実施例に係るトレンチゲート構造を有するＵＭＯＳＦＥＴの製造途中の構成を示す要部断面図である。 反応性イオンエッチング（ＲＩＥ）のガス圧力Ｐｇ、バイアスパワーＰ_Ｂとエッチング時間ｔの夫々に対する曲率半径ｒｃの依存性を示すグラフである。 ＭＯＳキャパシタの要部断面図である。 ＭＯＳキャパシタにおけるトレンチ上部コーナーの曲率半径ｒｃと絶縁耐圧ＢＶ_ＯＸの関係を示すグラフである。 ポリシリコン膜厚ｔ_ｐｏｌｙと曲率半径ｒｃの関係を示すグラフである。 従来のトレンチゲート構造を有するＵＭＯＳＦＥＴの断面構造を示す要部断面図である。 従来のプレーナー型ＤＩＭＯＳＦＥＴの断面構造を示す要部断面図である。 従来のトレンチゲート構造を有するＵＭＯＳＦＥＴでのオフ状態における電界強度分布を示す模式図である。 従来のトレンチゲート構造を有するＵＭＯＳＦＥＴの製造途中の構成を示す要部断面図である。 従来のトレンチゲート構造を有するＵＭＯＳＦＥＴの製造途中の構成を示す要部断面図である。

符号の説明

１ ｎ型層（ｎ型ドリフト層）
２ ｐ型ベース層
３ ｎ^＋型ソース領域
４ 炭化珪素（ＳｉＣ）ウェハー
５ ポリシリコン膜
６ ＳｉＯ_２膜
７ Ｎｉ膜
８ フォトレジスト
９ トレンチ
１０ トレンチ上端コーナー
１１ トレンチ上部コーナー
１２ 酸化膜
１３ 非晶質領域
１４ ゲート酸化膜
１５ ゲート電極
１６ ｎ型層
１７ トレンチ
１８ トレンチ上部コーナー
１９ ゲート酸化膜
２０ ゲート電極
１０１ ｎ^＋型半導体基板
１０２ ｎ型ドリフト層
１０３ ｐ型ベース層
１０４ ｎ型ソース領域
１０５ ゲートトレンチ
１０６ ゲート酸化膜
１０７ ゲート電極
１０８ ソース電極
１０９ ドレイン電極

Claims (4)

1. 炭化珪素ウェハー上にポリシリコン膜と酸化膜を順次積層する工程と、これらの膜を一部が開口したマスク材として反応性イオンエッチングにより炭化珪素ウェハーにトレンチを形成し、ポリシリコン膜を後退させて前記トレンチの上端コーナーを露出させる工程と、エッチングにより前記上端コーナーを丸める工程と、を有することを特徴とする炭化珪素半導体素子の製造方法。
2. 第１導電型の単結晶炭化珪素基板に第１導電型を有するドリフト層と第２導電型を有するベース層を順次積層し、このベース層の所定領域に第１導電型のソース領域を有する炭化珪素ウェハー上にポリシリコン膜と酸化膜を順次積層する工程と、これらのポリシリコン膜と酸化膜を一部が開口したマスク材として前記炭化珪素ウェハーに反応性イオンエッチングによりトレンチを形成するとともにポリシリコン膜のみを後退させて前記トレンチの上端コーナーを露出させる工程と、このトレンチの上端コーナーを丸めるためのエッチングを行う工程と、前記トレンチの底のみにイオン注入を行って非晶質層を形成し、この非晶質層を熱酸化して厚い酸化膜を形成し、前記ウェハーの表面およびトレンチ側面上の薄い酸化膜のみを除去した後、ゲート酸化膜として熱酸化膜を形成する工程を有することを特徴とする炭化珪素半導体素子の製造方法。
3. 前記上端コーナーの曲率半径が前記ソース領域の接合深さより小さく、前記ゲート酸化膜の厚さの３倍以上であることを特徴とする請求項２記載の炭化珪素半導体素子の製造方法。
4. 前記ポリシリコン膜の膜厚が、前記曲率半径の少なくとも０．８倍以上であることを特徴とする請求項３記載の炭化珪素半導体素子の製造方法。