CN102859698A - Igbt - Google Patents

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和田圭司
增田健良
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Sumitomo Electric Industries Ltd
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Abstract

一种IGBT，包括：设置在碳化硅半导体层（3）中的沟槽（16），设置在碳化硅半导体层（3）中的第一导电类型的体区（4）；和至少覆盖沟槽（16）的侧壁表面（16a）的绝缘膜（91），沟槽（16）的侧壁表面（16a）是相对于{0001}面具有50°或更大65°或更小的偏离角的表面，沟槽（16）的侧壁表面（16a）包括体区（4）的表面，绝缘膜（91）与至少沟槽（16）的侧壁表面（16a）上的体区（4）的表面接触，并且体区（4）中的第一导电类型杂质浓度为5×1016cm-3或更大。

Description

IGBT
技术领域
本发明涉及IGBT，并且更具体地涉及一种能够实现在设置阈值电压时增加灵活性同时实现抑制沟道迁移率降低的IGBT。
背景技术
近年来，已经从半导体器件的更高击穿电压、降低损耗和用于高温环境等的观点研究了使用碳化硅作为用于半导体器件的半导体材料。
碳化硅是宽带隙半导体，与通常且广泛用作用作半导体器件的半导体材料的硅相比具有更宽的带隙。因此，通过利用碳化硅作为半导体器件的材料，可以实现半导体器件的更高击穿电压、导通电阻降低等。
与包括硅作为半导体材料的半导体器件相比，包括碳化硅作为半导体材料的半导体器件还具有当在高温环境中使用时展现更小的性能降低的优点。
在这些包括碳化硅作为半导体材料的半导体器件中，从包括调节阈值电压和提高沟道迁移率的各种角度研究了诸如MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极型晶体管）的半导体器件，其中利用规定的阈值电压来控制在沟道区中是否形成反型层作为导通或中断电流的分界（例如，参见非专利文献1（Sei-Hyung Ryu等，“Critical issues for MOS Based Power Devices in 4H-SiC”,MaterialsScience Forum，2009，第615-617卷，第743-748页））。
引用列表
非专利文献
NPL 1：Sei-Hyung Ryu等，“Critical issues for MOS Based PowerDevices in 4H-SiC”,Materials Science Forum，2009，第615-617卷，第743-748页
发明内容
技术问题
在N沟道IGBT中，例如，形成p导电类型的p体区，在p体区中形成沟道区。通过增加p体区中的p型杂质（例如，B（硼）、Al（铝））的浓度（掺杂浓度），阈值电压可以正偏移，并且可以使IGBT接近常关型或将其制成为常关型。
在P沟道IGBT中，与N沟道IGBT相反，通过增加n体区中n型杂质的浓度，阈值电压可以负偏移，并且可以使IGBT接近常关型或将其制成常关型。
遗憾的是，当通过增加p体区中的p型杂质浓度或通过增加n体区中的n型杂质浓度调节阈值电压时，沟道迁移率显著降低。
沟道迁移率显著降低的原因是：p型杂质浓度或n型杂质浓度的增加使沟道电子明显散射，诸如由于p型杂质或n型杂质造成的电子散射或在界面中捕获的电子的散射。
为此，例如，将p体区中的p型杂质浓度设定为约1×1016cm-3至4×1016cm-3。因此，在常规IGBT中很难灵活地设定阈值电压同时确保足够的沟道迁移率，尤其很难设定到足够程度以使IGBT接近常关型或使IGBT作为常关型。
考虑到上述情况，本发明的目的是提供一种IGBT，其能够实现在设定阈值电压时增加灵活性，同时实现抑制沟道迁移率降低。
问题的解决方案
本发明涉及一种IGBT，包括：第一导电类型的碳化硅衬底；第二导电类型的碳化硅半导体层，其设置在碳化硅衬底主表面上；沟槽，其设置在碳化硅半导体层中；第一导电类型的体区，其设置在碳化硅半导体层中；和绝缘膜，其覆盖至少沟槽的侧壁表面，沟槽的侧壁表面是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，沟槽的侧壁表面包括体区的表面，绝缘膜与至少在沟槽的侧壁表面处的体区的表面接触，并且体区中的第一导电类型杂质浓度为5×1016cm-3或更大。
优选地，本发明的IGBT进一步包括：第二导电类型的源极区，其设置在体区中的与其上形成有碳化硅衬底的一侧相反的区域中；源电极，其设置在源极区上；栅电极，其设置在绝缘膜上；和漏电极，其与主表面相反地设置在碳化硅衬底上，其中沟槽的侧壁表面达到碳化硅半导体层，沟槽的侧壁表面包括源极区、体区和碳化硅半导体层，并且至少一部分栅电极面对沟槽的侧壁表面处的体区的表面，绝缘膜插在所述至少一部分栅电极和所述体区的表面之间。
优选地，在本发明的IGBT中，源电极的表面的平面形状是条纹形状或蜂巢形状（honeycomb shape）。
优选地，在本发明的IGBT中，栅电极由第一导电类型或第二导电类型的多晶硅形成。
优选地，在本发明的IGBT中，沟槽的侧壁表面在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的偏离角。
优选地，在本发明的IGBT中，形成在<01-10>方向和碳化硅衬底的主表面的偏离取向之间的角为5°或更小。
优选地，在本发明的IGBT中，形成在<-2110>方向和碳化硅衬底的主表面的偏离取向之间的角为5°或更小。
优选地，在本发明的IGBT中，碳化硅衬底的主表面是在形成碳化硅衬底的碳化硅的碳面侧上的主表面。
优选地，在本发明的IGBT中，体区中的第一导电类型杂质浓度为1×1020cm-3或更小。
优选地，在本发明的IGBT中，体区中的第一导电类型杂质浓度为8×1016cm-3或更大且3×1018cm-3或更小。
优选地，在本发明的IGBT中，绝缘膜的厚度为25nm或更大且70nm或更小。
优选地，在本发明的IGBT中，第一导电类型是p型，第二导电类型是n型。
优选地，本发明的IGBT是常关型。
优选地，在本发明的IGBT中，在27℃或更大且100℃或更小的温度范围内，在与绝缘膜接触的体区的表面中形成反型层的阈值电压2V或更大。
优选地，在本发明的IGBT中，在100℃下，阈值电压为3V或更大。
优选地，在本发明的IGBT中，在200℃下，阈值电压为1V或更大。
优选地，在本发明的IGBT中，阈值电压的温度依赖性为-10mV/℃或更大。
优选地，在本发明的IGBT中，在25℃下，电子的沟道迁移率为30cm2/Vs或更大。
优选地，在本发明的IGBT中，在100℃下，电子的沟道迁移率为50cm2/Vs或更大。
优选地，在本发明的IGBT中，在150℃下，电子的沟道迁移率为40cm2/Vs或更大。
优选地，在本发明的IGBT中，电子沟道迁移率的温度依赖性为-0.3cm2/Vs℃或更大。
优选地，在本发明的IGBT中，在体区和绝缘膜之间的界面处的势垒高度为2.2eV或更大且2.6eV或更小。
优选地，在本发明的IGBT中，在导通状态下，沟道电阻小于漂移电阻，沟道电阻是形成在体区中的沟道区的电阻值，漂移电阻是除了沟道区之外的碳化硅半导体层的电阻值。
发明的有利效果
考虑到上述情况，本发明的目的是提供一种IGBT，其能够实现在设定阈值电压时增加灵活性，同时实现抑制沟道迁移率降低。
附图说明
图1是第一实施例中的IGBT的示意性横截面图。
图2是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的一部分的示意性横截面图。
图3是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图4是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图5是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图6是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图7是示出制造第一实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图8是第二实施例中的IGBT的示意性横截面图。
图9是第三实施例中的IGBT的示意性横截面图。
图10是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的一部分的示意性横截面图。
图11是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图12是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图13是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图14是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图15是示出制造第三实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图16是第四实施例中的IGBT的示意性横截面图。
图17是第五实施例中的IGBT的示意性横截面图。
图18是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的一部分的示意性横截面图。
图19是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图20是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图21是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图22是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图23是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图24是示出制造第五实施例中的IGBT的方法的实例中的制造步骤的另一部分的示意性横截面图。
图25是第六实施例中的IGBT的示意性横截面图。
图26示出了第一实例的样品中在p体区中的p型杂质浓度NA（cm-3）和阈值电压Vth（V）之间的关系。
图27示出了第二实例的实例的IGBT中在p体区中的p型杂质浓度NA（cm-3）和沟道迁移率（cm2/Vs）之间的关系。
图28示出了第二实例的比较例的IGBT中在p体区中的p型杂质浓度NA（cm-3）和沟道迁移率（cm2/Vs）之间的关系。
图29示出了第三实例中的实例的IGBT中在栅电压VG（V）和对数标度中的漏极电流的量（A）和线性标度中的漏极电流的量（A）之间的关系。
图30分别示出了第四实例中的实例A、B和比较例A的IGBT中在阈值电压(V)和温度（℃）之间的关系。
图31分别示出了第五实例中的实例C和比较例B的IGBT中在温度（℃）和电子的沟道迁移率（cm2/Vs）之间的关系。
图32示出了第六实例的实例的IGBT中在p体区中的p型杂质浓度（cm-3）和阈值电压（V）之间的关系。
具体实施方式
现在将描述本发明的实施例。要注意，在本发明的图中，相同的附图标记表示相同或相对应的部分。虽然应该将横线正确地附加在数字的上方以指示结晶面或取向，但是由于表达的限制，在本说明书中，将符号“-”加在数字之前来代替将横线附加在数字上面。
<第一实施例>
图1是第一实施例的IGBT的示意性横截面图，该IGBT是本发明的IGBT的一个实例。第一实施例的IGBT包括：由p型碳化硅制成的p+型碳化硅衬底1；由n型碳化硅制成的且设置在p+型碳化硅衬底1上的n+型电场停止层2；由n型碳化硅制成的且设置在n+型电场停止层2上的n-型漂移层3；由p型碳化硅制成的且设置在n-型漂移层3上的一对p体区4；由n型碳化硅制成的且分别设置在p体区4中的一对n+源极区5；和由p型碳化硅制成的且分别设置在p体区4中与n+源极区5相邻的一对p+区6。
n-型偏移层3设置有沟槽16，沟槽16包括达到n-型漂移层3的侧壁表面16a和由n-型漂移层3形成的底部表面16b。沟槽16的侧壁表面16a依次包括n+源极区5、p体区4和n-型漂移层3。
绝缘膜91设置为与沟槽16的侧壁表面16a和底部表面16b、以及与n+源极区5的上表面的一部分接触。绝缘膜91还设置在IGBT的两端上，分别与p+区6、p体区4和n-型漂移层3的上表面接触。
栅电极93设置在绝缘膜91上并与之接触，绝缘膜91覆盖沟槽16的侧壁表面16a和底部表面16b以及n+源极区5的上表面。栅电极93设置为面对在沟槽16的侧壁表面16a上的p体区4的表面，绝缘膜91插在它们之间。
另外，源电极92设置为分别与n+源极区5的上表面的一部分和p+区6的上表面的一部分接触。此外，漏电极96设置在p+型碳化硅衬底1上，与p+型碳化硅衬底1的主表面相反。
此外，设置层间绝缘膜94，以覆盖栅电极93；并且设置源极线95，以覆盖源电极92和层间绝缘膜94。层间绝缘膜94还设置在绝缘膜91与源电极92的端部接触的部分上。
在第一实施例的IGBT中，沟槽16的侧壁表面16a中的每一个是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且将p体区4中的p型杂质浓度设定为5×1016cm-3或更大。因此，在第一实施例的IGBT中，可以增加在设定阈值电压时的灵活性，同时抑制沟道迁移率的降低。
本发明人对用于在设定阈值电压时增加灵活性同时抑制沟道迁移率降低的方法进行了详细研究，并且基于下面的发现得出了本发明。
通过在相对于{0001}面具有约8°或更小的偏离角的p+型碳化硅衬底主表面上形成诸如n+型电场停止层和n-型漂移层的外延生长层，并且通过在外延生长层中形成具有与p+型碳化硅衬底的主表面垂直的侧壁表面的沟槽，来制作包括碳化硅作为半导体材料的常规沟道型IGBT。
在这种常规沟道型IGBT中，在沟槽的侧表面中的每一个处的p体区用作沟道区。然而，在常规沟道型IGBT中，为了灵活地设定阈值电压，增加了p体区中的p型杂质浓度。为此，在具有高p型杂质浓度的p体区中，不能确保足够的沟道迁移率。
然而，通过本发明人的研究发现：如果沟槽16的侧壁表面16a处的、用作沟道区的p体区4的表面，与第一实施例中的IGBT相同，是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，那么就可以以增加的灵活性调节阈值电压，并且可以抑制沟道迁移率的显著降低，即使p体区4具有5×1016cm-3或更大的高p型杂质浓度。
由此，在第一实施例的IGBT中，即使阈值电压正偏移，也可以抑制沟道迁移率的降低。因此，根据第一实施例的IGBT，可以提供能够实现想设定阈值电压时增加的灵活性同时实现抑制沟道迁移率降低的IGBT。要注意，上面提到的“杂质”指的是引入到碳化硅中以产生多数载流子的杂质。
例如，n+型电场停止层2和n-型漂移层3依次外延生长在p+型碳化硅衬底1的一个主表面上，并且它们中的每一个都通过包含n型杂质而是n导电类型。
例如，采用N（氮）作为包含在n+型电场停止层2和n-型漂移层3中的每一个中的n型杂质。n-型漂移层3中的n型杂质浓度低于n+型电场停止层2中的n型杂质浓度。
该一对p体区4彼此分开形成并且彼此面对，形成在n-型漂移层3中的沟槽16插在它们之间，并且通过包含p型杂质而是p导电类型。例如，采用铝（Al）和/或硼（B）作为包含在p型体区4中的p型杂质。
将p体区4中的p型杂质浓度设定为5×1016cm-3或更大，如上所述。即使p体区4具有5×1016cm-3或更大的p型杂质浓度，并且阈值电压正偏移，也可以抑制沟道迁移率的降低。为了进一步使阈值电压正偏移，优选地将p型体区4中的p型杂质浓度设定为1×1017cm-3或更大，并且更优选设定为5×1017cm-3或更大。
p体区4中的p型杂质浓度优选为1×1020cm-3或更小。当p体区4中的p型杂质浓度为1×1020cm-3或更小时，可以很容易抑制p体区4中的结晶度降低。
p体区4中的p型杂质浓度优选为8×1016cm-3或更大且3×1018cm-3或更小。当p体区4中的p型杂质浓度为8×1016cm-3或更大且3×1018cm-3或更小，在正常操作温度下可以容易获得约0至5V的阈值电压。结果，很容易的是，可以使用第一实施例中的IGBT取代包括硅作为半导体材料的常规IGBT，并且可以将第一实施例中的IGBT制成为稳定的常关型。还可以很容易避免由p型杂质浓度增加造成的沟道迁移率显著降低。
该一对p+区6分别形成在该一对p体区4中，使得p+区6的上表面与n+源极区5的上表面相邻。相对于n+源极区5中的每一个，p+区6中的每一个形成在与沟槽16相反的区域中。p+区6中的p型杂质浓度高于p体区4中的p型杂质浓度。
设置该一对n+源极区5，使得它们的上表面分别暴露在该一对p体区4的与其上形成了p+型碳化硅衬底1的一侧相反的区域上。该一对n+源极区5形成为彼此分开并且彼此面对，形成在n-型漂移层3中的沟槽16夹在它们之间，并且通过包含n型杂质而是n导电类型。例如，采用P（磷）作为包含在n+源极区5中的n型杂质。
沟槽16的侧壁表面16a中的每一个优选地在<01-10>方向相对于{03-38}面具有-3°或更大且5°或更小的偏离角。在这种情况下，可以很容易进一步提高沟道迁移率。将相对于面取向{03-38}的偏离角设定为-3°或更大且5°或更小的原因是基于沟道迁移率和偏离角之间的实验结果，该实验结果示出在该范围内获得了尤其高的沟道迁移率。
另外，“在<01-10>方向上相对于{03-38}面的偏离角”指的是形成在沟槽16的侧表面16a的法线到包括<01-10>方向和<0001>方向的平面的正交投影与{03-38}面的法线之间的夹角，并且当正交投影接近与<01-10>方向平行时，其符号为正，当正交投影接近与<0001>方向平行时，其符号为负。
沟槽16的侧壁表面16a更优选地基本是{03-38}面，并且进一步优选地完全是{03-38}面。在这种情况下，可以很容易进一步提高沟道迁移率。该面“基本是{03-38}面”意思是沟槽16的侧壁表面16a在其可以被认为基本是{03-38}面的偏离角的范围内，在这种情况下偏离角的范围在相对于{03-38}面的偏离角±2°的范围内。该面“完全是{03-38}面”意思是沟槽16的侧壁表面完全匹配{03-38}面。
绝缘膜91形成为从n+源极区5中的一个的上表面经过沟槽16的侧壁表面16a中的一个、底表面16b和另一个侧壁表面16a延伸到另一个n+源极区5的上表面。例如，绝缘膜91由二氧化硅（SiO2）制成。
绝缘膜91的厚度优选为25nm或更大且70nm或更小。当绝缘膜91的厚度25nm或更大且70nm或更小时，在第一实施例中的IGBT工作期间可以很容易抑制击穿的发生，并且可以将施加到栅电极93上的栅电压抑制为低。
栅电极93形成为与绝缘膜91接触，其从n+源极区5中的一个的上表面经过沟槽16的侧壁表面16a中的一个、底表面16b和另一个侧壁表面16a延伸到另一个n+源极区5的上表面。
栅电极93由诸如，包括n型杂质或p型杂质的多晶硅，或者Al的导体形成，并且尤其优选由p型多晶硅形成。当栅电极93由p型多晶硅形成时，可以很容易使阈值电压正偏移，并且可以将第一实施例中的IGBT制成为常关型。例如，可以采用多数载流子为空穴的多晶硅作为p型多晶硅。当使用包括n型杂质或p型杂质的多晶硅用于栅电极93时，可以通过向多晶硅加入诸如磷或砷的n型杂质，达到1×1018cm-3或更大且1×1021cm-3或更小的浓度，期望地达到5×1019cm-3或更大且5×1020cm-3或更小的浓度，然后活化n型杂质，或者通过向多晶硅加入诸如硼的p型杂质，达到1×1018cm-3或更大且1×1021cm-3或更小的浓度，期望达到5×1019cm-3或更大且5×1020cm-3或更小的浓度，然后活化p型杂质，来制作栅电极93。
源电极92在离开沟槽16的方向上从n+源极区5的上表面延伸，经过p+区6的上表面，到达设置在p+区6的上表面上的绝缘膜91的上表面。
源电极92由能够与n+源极区5形成欧姆接触的材料制成，诸如NixSiy（硅化镍）。
源电极92的表面的平面形状优选是条纹形状或蜂巢形状。如果源电极92的表面的平面形状是条纹形状或蜂巢形状，可以很容易获得对沟道电子或整体（bulk）中的电子的迁移率的各向异性影响很小的稳定的工作特性，并且通过增加沟道电荷可以实现损耗减小。
漏电极96形成为与p+型碳化硅衬底1的其上形成了n-型漂移层3的表面相反的主表面接触。漏电极96由能够与p+型碳化硅衬底1形成欧姆接触的材料制成，诸如NixSiy或TiAlSi合金，并且电连接到p+型碳化硅衬底1。
接下来，将描述第一实施例中的IGBT的操作。参考图1，当施加到栅电极93的电压低于阈值电压时，即，处于截止状态时，在直接位于绝缘膜91下面的p型体区4中的每一个和n+源极区5中的每一个之间的pn结被反向偏置，并且没有传导电流，即使将电压施加到漏电极96上。
另一方面，当将等于或高于阈值电压的电压施加到栅电极93上时，反型层形成在与绝缘膜91接触的p型体区4中的每一个中的沟道区中。结果，n+源极区5、p体区4和n-型漂移层3彼此电连接，使电流在源电极92和漏电极96之间流动。
在第一实施例的IGBT中，在沟槽16的侧壁表面16a处的、用作沟道区的p体区4的表面是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面。从而，即使p体区4具有5×1016cm-3或更大的高p型杂质浓度且阈值电压正偏移，也可以抑制沟道区中载流子（电子）迁移率（沟道迁移率）降低。因此，可以通过使阈值电压正偏移使第一实施例中的IGBT更接近常关型，或者将其制成为常关型，同时抑制了沟道迁移率的降低。
在25℃或更大且100℃或更小的温度范围内，在与绝缘膜91接触的p体区4的表面中形反成型层的阈值电压优选为2V或更大。在这种情况下，可以很容易在正常操作温度下将IGBT更可靠地保持在常关状态。
在100℃的温度下，阈值电压优选为3V或更大。在这种情况下，可以很容易在高操作温度下将IGBT更可靠地保持在常关状态。
在200℃的温度下，阈值电压优选为1V或更大。在这种情况下，可以很容易在高操作温度下将IGBT更可靠地保持在常关状态。
阈值电压的温度依赖性优选为-10mV/℃或更大。在这种情况下，很容易将IGBT更稳定地保持在常关状态。在本说明书中，“阈值电压的温度依赖性”指的是阈值电压的改变量与IGBT操作温度的改变量的比率（（阈值电压的改变量）/（IGBT操作温度的改变量））。
25℃下的电子沟道迁移率优选为30cm2/Vs或更大。在这种情况下，可以很容易充分抑制IGBT的导通电阻。
100℃下的电子沟道迁移率优选为50cm2/Vs或更大。在这种情况下，可以很容易在高操作温度下充分抑制IGBT的导通电阻。
150℃下的电子沟道迁移率优选为40cm2/Vs或更大。在这种情况下，可以很容易在更高操作温度下充分抑制IGBT的导通电阻。
电子沟道迁移率的温度依赖性优选为-0.3cm2/Vs℃或更大。在这种情况下，能够更稳定的抑制IGBT的导通电阻。在本说明书中，“电子沟道迁移率的温度依赖性”指的是电子沟道迁移率的改变量与IGBT的操作温度的变化量之间的比率（（电子沟道迁移率的改变量）/（IGBT的操作温度的变化量））。
在p型体区4和绝缘膜91之间的界面处的势垒高度优选为2.2eV或更大且2.6eV或更小。在这种情况下，可以很容易确保高沟道迁移率同时抑制漏极电流。在本说明书中，“势垒高度”指的是在p体区4的导带和绝缘膜91的导带之间的带隙大小。
该沟道电阻优选小于漂移电阻。在这种情况下，可以很容易充分抑制IGBT的导通电阻。在本说明书中，“沟道电阻”指的是在导通状态下形成在p体区4中的沟道区的电阻值。此外，在本说明书中，“漂移电阻”指的是在导通状态下除了沟道区之外的n-型漂移层3的电阻值。
现在参考图2至7的示意性横截面图，将描述制造第一实施例中的IGBT的方法的实例。首先，如图2所示，依次在p+型碳化硅衬底1的主表面上外延生长n+型电场停止层2和n-型漂移层3。
这里，选择具有与相对于{0001}面具有50°或更大且65°或更小的偏离角的表面垂直的面取向的表面作为p+型碳化硅衬底1的主表面。
接下来，如图3所示，部分移除n-型漂移层3，以形成沟槽16。
如图3所示，通过在不形成沟槽16的区域中的n-型漂移层3的上表面上形成诸如抗蚀剂的掩膜层17，并且然后在其厚度方向上部分蚀刻n-型漂移层3，来形成沟槽16。结果，沟槽16的侧壁表面16a中的每一个都是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面。
例如，可以通过反应离子蚀刻（RIE）实现该蚀刻，并且特别优选使用感应耦合等离子体（ICP）RIE。例如，可以采用SF6或SF6和O2的混合气体作为反应气体，通过ICP-RIE实现该蚀刻。这种蚀刻可以在将要形成沟槽16的区域中形成具有基本与p+型碳化硅衬底1的主表面垂直的侧壁表面16a的沟槽16。
接下来，如图4所示，在n-型漂移层3中形成p体区4、n+源极区5和p+区6。
例如，p体区4、n+源极区5和p+区6可以用下面描述的方式制造。
首先，执行用于形成p体区4的离子注入。具体地，例如，将Al（铝）离子注入到n-型漂移层3中，以形成p体区4。
然后，执行用于形成n+源极区5的离子注入。具体地，例如，将P（磷）离子注入到p体区4中，以在p型体区4中形成n+源极区5。
此外，执行用于形成p+区6的离子注入。具体地，例如，将Al离子注入到p体区4中，以在p体区4中形成p+区6。
例如，通过移除掩膜层17，并且然后在n-漂移层3的主表面上形成由二氧化硅（SiO2）制成且在应当执行离子注入的期望区域中具有开口的掩膜层，可以执行这些离子注入中的每一个。
然后，使p体区4、n+源极区5和p+区6经历热处理。例如，可以通过在诸如氩的惰性气体气氛中将其上已经形成了p体区4、n+源极区5和p+区6的p+型碳化硅衬底1加热到1700℃，并将其保持30分钟来进行热处理。结果，活化了注入到p体区4、n+源极区5和p+区6中的杂质。
接下来，如图5所示，形成绝缘膜91，例如，可以通过在氧气氛中将已经经历了热处理的p+型碳化硅衬底1加热到1300℃，并将其保持60分钟来形成绝缘膜91。
接下来，使其上已经形成了绝缘膜91的p+型碳化硅衬底1在一氧化氮（NO）气体气氛中经历热处理。例如，用于该热处理的条件可以是使得将p+型碳化硅衬底1在1100℃或更大且1300℃或更小的温度下保持在NO气体气氛中约一小时。
这种在NO气体气氛中的热处理可以将氮原子引入到绝缘膜91和p体区4之间的界面区。结果，可以抑制在绝缘膜91和p体区4中的每一个之间的界面区中形成界面态，由此提高了IGBT中的沟道迁移率。
虽然在上面的描述中在NO气体气氛中进行热处理，但是当然也可以采用除NO气体之外的气体，只要可以将氮原子引入到绝缘膜91和p体区4中的每一个之间的界面区中。
接下来，使已经经历了热处理的p+型碳化硅衬底1在Ar（氩）气体气氛中经历热处理。例如，用于该热处理的条件可以是使得将p+型碳化硅衬底1在高于用于在NO气体气氛中的热处理的温度且低于绝缘膜91的熔点的温度下保持在Ar气体气氛中约一小时。
结果，可以进一步抑制在绝缘膜91和p体区4中的每一个之间的界面区中形成界面态，由此提高了IGBT中的沟道迁移率。
虽然在上面的描述中采用Ar气体作为气氛气体，但是当然也可以采用诸如氮气的其他惰性气体代替Ar气体。
特别地，优选在比用于在NO气体气氛中的热处理的温度高的温度下进行在Ar气体气氛中的热处理。结果，作为保留在绝缘膜91和p体区4中的每一个之间的界面区中的填隙原子的碳原子可以有效地扩散到n-型漂移层3中。由此，可以进一步提高IGBT中的沟道迁移率。
例如，可以将用于在NO气体气氛中的热处理的温度设定为900℃或更大且1400℃或更小，并且可以将用于在Ar气体气氛中的热处理的温度设定为高于用于在NO气体气氛中的热处理的温度，为1000℃或更大且1500℃或更小。
接下来，执行形成栅电极93、源电极92、层间绝缘膜94、源极线95和漏电极96的步骤。
在这些步骤中，首先，例如通过CVD、光刻和蚀刻，形成由p型多晶硅制成的栅电极93。然后，通过蒸发在p+型碳化硅衬底1的背表面上形成镍（Ni）膜，然后加热和硅化该Ni膜以形成漏电极96。
接下来，如图6所示，执行形成层间绝缘膜94以覆盖栅电极93和绝缘膜91的步骤。在该步骤中，例如，可以通过利用等离子体CVD将二氧化硅（SiO2）膜形成为约1μm的厚度，来形成层间绝缘膜94。
接下来，如图7所示，执行形成源电极92的步骤。在该步骤中，例如，可以通过光刻和蚀刻在层间绝缘膜94中部分地设置开口，然后通过蒸发形成镍（Ni）膜，并且然后加热和硅化该Ni膜，来形成源电极92。
接下来，执行形成源极线95以覆盖源电极92和层间绝缘膜94的步骤。在该步骤中，例如，可以通过形成Al膜以覆盖源电极92和层间绝缘膜94，来形成源极线95。以这种方式可以制作第一实施例中的IGBT。
<第二实施例>
图8是第二实施例中的IGBT的示意性横截面图，该IGBT是本发明的IGBT的另一个实例。第二实施例中的IGBT与第一实施例中的IGBT的不同在于，在p+型碳化硅衬底1的主表面上没有设置n+型电场停止层2。
在第二实施例的IGBT中，在沟槽16的侧壁表面16a上的、用作沟道区的p体区4的表面也是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且p体区4中的p型杂质浓度为5×1016cm-3或更大。因此，可以增加在设定阈值电压时的灵活性，同时可以抑制沟道迁移率的显著降低。
本实施例在其它方面与第一实施例类似，并且因此将不再对其重复描述。
<第三实施例>
图9是第三实施例中的IGBT的示意性横截面图，该IGBT是本发明的IGBT的另一个实例。第三实施例中的IGBT的特征是：沟槽16的侧壁表面16a相对于p+型碳化硅衬底1的主表面是倾斜的。
在第三实施例的IGBT中，在沟槽16的侧壁表面16a上的、用作沟道区的p体区4的表面也是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且p体区4中的p型杂质浓度为5×1016cm-3或更大。因此，可以增加在设定阈值电压时的灵活性，同时可以抑制沟道迁移率的显著降低。
在p+型碳化硅衬底1的主表面的偏离取向和<01-10>方向之间形成的角优选为5°或更小。<01-10>方向是p+型碳化硅衬底1的主表面的代表性偏离取向。由此，通过将在制造p+碳化硅衬底1的过程中由在切割等期间的变化造成的偏离取向的变化设定为相对<01-10>方向为5°或更小，可以很容易使n+型电场停止层2和n-型漂移层3更容易地在p+型碳化硅衬底1的主表面上外延生长。
形成在p+型碳化硅衬底1的主表面的偏离取向和<-2110>方向之间的夹角优选5°或更小。如<01-10>方向，<-2110>方向是p+型碳化硅衬底1的主表面的代表性偏离取向。由此，通过将在制造p+碳化硅衬底1的过程中由切割等期间的变化造成的偏离取向的变化设定为相对<-2110>方向5°或更小，可以很容易使n+型电场停止层2和n-型漂移层3更容易地在p+型碳化硅衬底1的主表面上外延生长。
p+型碳化硅衬底1的主表面优选是形成p+型碳化硅衬底1的碳化硅的碳面侧上的主表面。通过采用碳面侧上的主表面作为p型碳化硅衬底1的主表面，可以使在n+型电场停止层2和n-型漂移层3在其上外延生长之后的p+型碳化硅衬底1的主表面的倾斜（偏离角）更小。例如，这可能导致在相对p+型碳化硅衬底1的主表面倾斜的沟槽16的侧壁表面16a的横截面中彼此面对的两个表面之间的面取向差异更小。要注意，将六方晶的单晶碳化硅的（0001）面定义为硅面，并且将（000-1）面定义为碳面。
现在参考图10至15的示意性横截面图，将描述制造第三实施例中的IGBT的方法的实例。首先，如图10所示，依次在p+型碳化硅衬底1的主表面上外延生长n+型电场停止层2和n-型漂移层3，然后形成掩膜层17。
掩膜层17形成为在将要形成沟槽16的部分上具有倾斜表面17a。将掩膜层17的倾斜表面17a形成为，使得通过蚀刻后面将要描述的n-型漂移层3的表面而出现沟槽16的倾斜侧壁表面16a（每一个相对于{0001}面都具有50°或更大且65°或更小的偏离角的表面）。
接下来，利用具有上述形状的掩膜层17作为掩膜蚀刻n-型漂移层3，以在n-型漂移层3的表面中形成具有侧壁表面16a的沟槽16，如图11所示。然后移除掩膜层17。例如，通过具有高度各向异性的干法蚀刻或热蚀刻，可以实现n-型漂移层3的蚀刻。
接下来，如图12所示，在n-型漂移层3中形成p体区4、n+源极区5和p+区6。然后，分别使p体区4、n+源极区5和p+区6经历热处理，以活化p体区4、n+源极区5和p+区6中的杂质。
接下来，如图13所示，形成绝缘膜91。然后，使其上已经形成了绝缘膜91的p+型碳化硅衬底1在NO气体气氛中经历热处理，并且随后使p+型碳化硅衬底1在Ar气体气氛中经历热处理。
接下来，执行形成栅电极93、源电极92、层间绝缘膜94、源极线95和漏电极96的步骤。然后，通过蒸发在p+型碳化硅衬底1的背表面上形成镍（Ni）膜，然后加热并硅化该Ni膜以形成漏电极96。
接下来，如图14所示，执行形成层间绝缘膜94以覆盖栅电极93和绝缘膜91的步骤。在该步骤中，例如，可以通过利用等离子体CVD将二氧化硅（SiO2）膜形成为约1μm的厚度，来形成层间绝缘膜94。
接下来，如图15所示，执行形成源电极92的步骤。在该步骤中，例如，可以通过光刻和蚀刻在层间绝缘膜94中部分地设置开口，然后通过蒸发形成镍（Ni）膜，并且然后加热和硅化该Ni膜，来形成源电极92。
接下来，执行形成源极线95以覆盖源电极92和层间绝缘膜94的步骤。在该步骤中，例如，可以通过形成Al膜以覆盖源电极92和层间绝缘膜94，来形成源极线95。以这种方式可以制作第三实施例中的IGBT。
本实施例在其它方面与第一和第二实施例类似，并且因此将不再对其重复描述。
<第四实施例>
图16是第四实施例中的IGBT的示意性横截面图，该IGBT是本发明的IGBT的另一个实例。第四实施例中的IGBT与第三实施例中的IGBT的不同在于，在p+型碳化硅衬底1的主表面上没有设置n+型电场停止层2。
在第四实施例的IGBT中，在沟槽16的侧壁表面16a上的、用作沟道区的p体区4的表面也是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且p体区4中的p型杂质浓度为5×1016cm-3或更大。因此，可以增加在设定阈值电压时的灵活性，同时可以抑制沟道迁移率的显著降低。
本实施例在其它方面与第一至第三实施例类似，并且因此将不再对其重复描述。
<第五实施例>
图17是第五实施例中的IGBT的示意性横截面图，该IGBT是本发明的IGBT的另一个实例。第五实施例中的IGBT的特征是：沟槽16的侧壁表面16a相对于p+型碳化硅衬底1的主表面是倾斜的，并且设置从侧壁表面16a延伸的底部表面16b。
在第五实施例的IGBT中，在沟槽16的侧壁表面16a上的、用作沟道区的p体区4的表面也是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且p体区4中的p型杂质浓度为5×1016cm-3或更大。因此，可以增加在设定阈值电压时的灵活性，同时可以抑制沟道迁移率的显著降低。
现在参考图2和18至24的示意性横截面图，将描述制造第五实施例中IGBT的方法的实例。首先，如图2所示，依次在p+型碳化硅衬底1的主表面上外延生长n+型电场停止层2和n-型漂移层3。
接下来，如图18所示，在n-型漂移层3中形成p体区4、n+源极区5和p+区6。
接下来，如图19所示，在要形成沟槽16的区域中形成设置具有开口的掩膜层17，然后在其厚度方向上部分地蚀刻n-型漂移层3，以形成沟槽16。
接下来，如图20所示，利用掩膜层17作为掩膜，执行热蚀刻步骤，从而在沟槽16的侧壁表面16a上出现每个都具有相对于{0001}面50°或更大且65°或更小的偏离角的表面。
在热蚀刻步骤中，例如，可以利用氧气和氯气的混合气体作为反应气体，例如在700℃或更大且1000℃或更小的加热温度下，执行图20中示出的沟槽16的侧壁表面16a的蚀刻（热蚀刻），以形成具有相对p+型碳化硅衬底1的主表面倾斜的侧壁表面16a的沟槽16，如图20所示。
在该热蚀刻步骤中，优选地将氯气与氧气的流量比（氯气流量/氧气流量）设定为0.5或更大且4或更小，更优选设定为1或更大且2或更小。
除了氧气和氯气之外，氧气和氯气的混合气体可以包含载气。例如，可以采用选自由氮气（N2）气、氩气和氦气组成的组的至少一种类型的气体作为载气。
当如上所述将热蚀刻步骤中的加热温度设定为700℃或更大且1000℃或更小时，例如，热蚀刻速度约是70μm/hr。
此外，当使用二氧化硅（SiO2）作为掩膜层17时，可以极大增加碳化硅对二氧化硅的蚀刻选择率。由此，在该热蚀刻步骤中，由SiO2制成的掩膜层17可能将不被充分地蚀刻。
在热蚀刻步骤中出现在沟槽16的侧壁表面16a中的每一个上的结晶面例如是{03-3-8}。也就是说，在热蚀刻步骤中，作为具有最低蚀刻速度的结晶面的{03-3-8}面自形成为沟槽16的侧壁表面16a中的每一个。
接下来，如在图21所示移除掩膜层17之后，分别使p体区4、n+源极区5和p+源6经历热处理，以活化p体区4、n+源极区5和p+源6中的杂质。
接下来，如图22所示，形成绝缘膜91。然后，使其上已经形成了绝缘膜91的p+型碳化硅衬底1在NO气体气氛中经历热处理，并且随后使p+型碳化硅衬底1在Ar气体气氛中经历热处理。
接下来，执行形成栅电极93、源电极92、层间绝缘膜94、源极线95和漏电极96的步骤。然后，通过蒸发在p+型碳化硅衬底1的背表面上形成镍（Ni）膜，然后加热并硅化该Ni膜以形成漏电极96。
接下来，如图23所示，执行形成层间绝缘膜94以覆盖栅电极93和绝缘膜91的步骤。在该步骤中，例如，可以通过利用等离子体CVD将二氧化硅（SiO2）膜形成为约1μm的厚度，来形成层间绝缘膜94。
接下来，如图24所示，执行形成源电极92的步骤。在该步骤中，例如，可以通过光刻和蚀刻在层间绝缘膜94中部分地设置开口，然后通过蒸发形成镍（Ni）膜，并且然后加热和硅化该Ni膜，来形成源电极92。
接下来，执行形成源极线95以覆盖源电极92和层间绝缘膜94的步骤。在该步骤中，例如，可以通过形成Al膜以覆盖源电极92和层间绝缘膜94，来形成源极线95。以这种方式可以制作第五实施例中的IGBT。
本实施例在其它方面与第一至第四实施例类似，并且因此将不再对其重复描述。
<第六实施例>
图25是第六实施例中的IGBT的示意性横截面图，该IGBT是本发明的IGBT的另一个实例。第六实施例中的IGBT与第五实施例中的IGBT的不同在于，在p+型碳化硅衬底1的主表面上没有设置n+型电场停止层2。
在第六实施例的IGBT中，在沟槽16的侧壁表面16a上的、用作沟道区的p体区4的表面也是相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，并且p体区4中的p型杂质浓度为5×1016cm-3或更大。因此，可以增加在设定阈值电压时的灵活性，同时可以抑制沟道迁移率的显著降低。
本实施例在其它方面与第一至第五实施例类似，并且因此将不再对其重复描述。
第一实例
进行实验以确定p体区中p型杂质浓度和阈值电压之间的关系。具体地，首先，如在第一实施例中，通过包括NO退火部分和Ar退火步骤的工艺，制作了其中沟槽的侧壁表面每个都具有（03-3-8）的面取向的实验IGBT（样品）。制作在p体区中p型杂质浓度不同的多个样品。然后，对每个样品测量阈值电压。图26中示出了结果。在图26中，水平轴表示p体区中的p型杂质浓度NA（cm-3），垂直轴表示阈值电压Vth（V）。
图26中的圆圈表示根据实验获得的数据点。图26中的曲线是指示p体区中的p型杂质浓度和阈值电压之间关系的理论曲线。该理论曲线对应于下面指示的表达式（1）。在表达式（1）中，ni表示本征载流子密度，Cox表示氧化膜电容，
Figure BDA00002293992400261
和分别表示金属和半导体的功函数，△VQeff表示由于有效固定电荷造成的电压偏移量。另外，Q表示基本电荷（Q=1.6×1019C）。根据实验结果，使用了△VQeff=1.9V。
V th ( N a ) = 2 &epsiv; o &epsiv; sic kT N a ln ( N a n i ) C ox + kT Q ln ( N a Q ) + ( &phi; m - &phi; s ) + &Delta; V Qeff . . . ( 1 )
如图26所示，根据实验获得的数据点沿着理论曲线分布。从图26中示出的实验结果可以认为：通过将p体区中的p型杂质浓度设定为8×1016cm-3或更大，稳定获得了正阈值电压，由此实现常关状态。
第二实例
进行实验以检验p体区中的p型杂质浓度和沟道迁移率之间的关系。实验过程如下。
首先，如在第一实例中，通过包括NO退火步骤和Ar退火步骤的工艺，制作了其中沟槽的侧壁表面每个都具有（03-3-8）的面取向的实验IGBT（样品）。制作p体区中的p型杂质浓度在2×1016cm-3至1×1017cm-3的范围内变化的多个样品。通过在氧气氛中加热到1200至1300℃并将其保持约60分钟来形成绝缘膜。然后，通过在NO气氛中加热到1100至1200℃并将其保持约60分钟来执行NO退火工艺。之后，通过在Ar气氛中加热到1200至1300℃并将其保持约60分钟来执行Ar退火工艺（实例的IGBT）。
为了比较，制作了其中沟槽的侧壁表面每个都具有（0001）面取向的IGBT（比较例的IGBT）。
然后，对于实例的IGBT中的每一个和比较例的IGBT测量沟道迁移率。图27示出了实例的IGBT中在p体区中的p型杂质浓度和沟道迁移率之间的关系，并且图28示出了比较例的IGBT中在p体区中的p型杂质浓度和沟道迁移率之间的关系。在图27和28中，水平轴表示p体区中的p型杂质浓度NA（cm-3），并且垂直轴表示沟道迁移率（cm2/Vs）。
如图27所示，可以确定，在其中沟槽的侧壁表面每个都具有（03-3-8）面取向的实例的IGBT中，随着p体区中的p型杂质浓度从2×1016cm-3增加到1×1017cm-3，沟道迁移率很难降低。
另一方面，如图28所示，可以确定，在其中沟槽的侧壁表面每个都具有（0001）面取向的比较例的IGBT中，随着p体区中的p型杂质浓度从2×1016cm-3增加到1×1017cm-3，沟道迁移率降低约25%。
如图27的垂直轴和图28的垂直轴所指示的，还确认了实例的IGBT中的沟道迁移率在绝对值上显著高于比较例的IGBT中的沟道迁移率。因此可以意识到：实例的IGBT具有的沟道迁移率高于比较例的IGBT的沟道迁移率，随着p体区中p型杂质浓度的增加，在实例的IGBT和比较例的IGBT之间的沟道迁移率的差异变得更大。
根据这些实验结果已经确认，根据实例的IGBT，阈值电压可以正偏移，同时抑制了沟道迁移率降低。
第三实例
进行实验以检验实例的IGBT的阈值电压。具体地，首先，如在第一实例中，制作其中沟槽的侧壁表面每个都具有（03-3-8）面取向的实验IGBT（实例IGBT）。然后，对于实例的IGBT，测量随着变化的栅电压的漏极电流的量的值。对于相同的测量结果，通过在对数标度和线性标度中绘制漏极电流的量来确定阈值电压。图29中示出的是通过这种绘制建立的曲线。
在图29中，水平轴表示栅电压（VG），左边的垂直轴表示对数标度中的漏极电流的量（log Id）（A），右边的垂直轴表示线性标度中的漏极电流的量（线性Id）（A）。在图29中，粗线表示对数标度中漏极电流的量（log Id）（A），细线表示线性标度中漏极电流的量（线性Id）（A）。
如图29所示，确认了从在对数标度中指示漏极电流的量的曲线获得的阈值电压（图29中的点A）小于通过在线性标度中指示漏极电流的量的曲线的直线部分延长而获得的阈值电压（图29中的点B）。
从在对数标度中指示漏极电流的量的曲线获得的阈值电压表示随着栅电压的增加而在与绝缘膜接触的p型体区中的区域中开始形成薄沟道区（弱反型层）时的电压。在本说明书中，将形成弱反型层的电压称为阈值电压。
第四实例
进行实验以检验实例的IGBT的阈值电压的温度依赖性。具体地，首先，如在第一实例中，制作了其中沟槽的侧壁表面每个都具有（03-3-8）面取向的实验IGBT（实例IGBT）。制作了分别具有1×1018cm-3（实例A）和5×1017cm-3（实例B）的p体区中的p型杂质（Al）浓度的两种类型的IGBT。
为了比较，除了沟槽的侧壁表面每个都具有（0001）面取向之外，与实例的IGBT一样地制作了实验IGBT（比较例A的IGBT）。将比较例A的IGBT中的p体区中的p型杂质（Al）浓度设定为2×1016cm-3。然后，在室温（25℃）至200℃的温度范围内，检验实例A、B和比较例A的各个IGBT中在阈值电压和温度之间的关系。图30中示出了结果。在图30中，圆圈指示实例A的IGBT在每个温度（℃）下的阈值电压（V），方块指示实例B的IGBT在每个温度（℃）下的阈值电压（V），并且三角形指示比较例A的IGBT在每个温度（℃）下的阈值电压（V）。
如图30所示，确认了实例A和B的IGBT的阈值电压高于比较例A的IGBT的阈值电压，在室温（25℃）至100℃的温度范围内，实例A和B的IGBT的阈值电压全部为2V或更大，使得可以稳定地保持常关状态。
具体地，已经确认在100℃下实例A的IGBT的阈值电压为3V或更大，并且在200℃下为1V或更大，使得可以在更高的温度下稳定地保持常关状态。
还确认了在实例A的IGBT和实例B的IGBT中，阈值电压的温度依赖性（图中近似直线的倾斜）分别是-7mV/℃和-6mV/℃，其两者均为-10mV/℃或更大。
为了从另一个观点说明，确认了在实例A的IGBT和实例B的IGBT中，阈值电压的温度依赖性（图中近似直线的倾斜）的绝对值分别是7mV/℃和6mV/℃，其两者均为10mV/℃或更小，因此可以稳定地保持常关状态。
第五实例
进行实验以检查IGBT实例中的电子沟道迁移率的温度依赖性。具体地，首先，如在第一实例中，制作其中沟槽的侧壁表面每个都具有（03-3-8）面取向的实验IGBT（实例C的IGBT）。
为了比较，除了沟槽的侧壁表面每个都具有（0001）面取向之外，与实例的IGBT实例一样地制作了实验IGBT（比较例B的IGBT）。
然后，在室温（25℃）至200℃的温度范围内检验实例C和比较例B的各个的IGBT中在电子沟道迁移率与温度之间的关系。图31中示出了结果。在图31中，圆圈指示实例C的IGBT中在每个温度（℃）下的电子沟道迁移率（cm2/Vs），并且三角形指示比较例B的IGBT中在每个温度（℃）下的电子沟道迁移率（cm2/Vs）。
如图31所示，已经确认实例C的IGBT的沟道迁移率比比较例B的IGBT的迁移率高，其在室温（25℃）下为30cm2/Vs或更大，在100℃下为50cm2/Vs或更大。另外，根据图31所示的结果认为，实例C的IGBT的沟道迁移率在150℃下为40cm2/Vs或更大。
如图31所示，还确认了实例C的IGBT中的沟道迁移率的温度依赖性为约-0.14cm2/Vs℃，其为-0.3cm2/Vs℃或更大。为了从另一个观点说明，还确认了实例C的IGBT中的电子沟道迁移率的温度依赖性的绝对值为0.3cm2/Vs℃或更小，使得可以稳定地抑制IGBT的导通电阻。
第六实例
进行实验以检验实例的IGBT中在p体区域的p型杂质（Al）浓度（cm-3）和阈值电压（V）之间的关系。具体地，首先，如在第一实例中，制作了其中沟槽的侧壁表面每个都具有（03-3-8）面取向的实验IGBT（实例的IGBT）。这里，制作了p体区中的p型杂质（Al）浓度不同的五种样品。然后，对这五个样品中的每一个检验阈值电压。图32示出了结果。在图32中，水平轴表示p体区中的p型杂质（Al）浓度（cm-3），并且垂直轴表示阈值电压（V）。
如图32所示，确认了随着p体区中的p型杂质浓度的增加，阈值电压增加。根据图32中示出的结果认为，在p体区中的p型杂质浓度为8×1016cm-3或更大且3×1018cm-3或更小的范围内，阈值电压约为0至5V。
此外，由于如上所述p体区中的p型杂质浓度可以增加，同时在实例的IGBT中抑制了沟道迁移率的降低，可以认为，当p体区中的p型杂质浓度约为8×1016cm-3至3×1016cm-3时，可以确保足够的沟道迁移率。
因此确认了通过将p体区中的p型杂质浓度设定为8×1016cm-3或更大且3×1018cm-3或更小，可以使用实例的IGBT来代替包括硅作为半导体材料的常规IGBT，并且实例的IGBT可以稳定地保持在常关型。可以认为，还可以避免由p体区中的p型杂质浓度的增加造成的沟道迁移率显著降低。
应该理解，这里公开的实施例和实例在每个方面都是说明性，而不是限制性的。本发明的范围由权利要求项定义，而不是由上面的描述定义，并且旨在包括在与权利要求等价的范围和含义内的任何修改。
工业适用性
本发明可以用于IGBT。
附图标记列表
1p+型碳化硅衬底；2n+型电场停止层；3n-型漂移层；4p体区；5n+源极区域；6p+区；16沟槽；16a侧壁表面；16b底部表面；17掩膜层；17a倾斜表面；91绝缘膜；92源电极；93栅电极；94层间绝缘膜；95源极线；96漏电极。

Claims (23)

1.一种IGBT，包括：
第一导电类型的碳化硅衬底（1）；
第二导电类型的碳化硅半导体层（3），所述碳化硅半导体层（3）设置在所述碳化硅衬底（1）的主表面上；
沟槽（16），所述沟槽（16）设置在所述碳化硅半导体层（3）中；
第一导电类型的体区（4），所述体区（4）设置在所述碳化硅半导体层（3）中；和
绝缘膜（91），所述绝缘膜（91）覆盖至少所述沟槽（16）的侧壁表面（16a），
所述沟槽（16）的所述侧壁表面（16a）是相对于{0001}面具有50°或更大65°或更小的偏离角的表面，
所述沟槽（16）的侧壁表面（16a）包括所述体区（4）的表面，
所述绝缘膜（91）与至少所述沟槽（16）的所述侧壁表面（16a）处的所述体区（4）的所述表面接触，并且
所述体区（4）中的第一导电类型杂质浓度为5×1016cm-3或更大。
2.根据权利要求1所述的IGBT，进一步包括：
第二导电类型的源极区（5），所述源极区（5）设置在所述体区（4）中的与其上形成有所述碳化硅衬底（1）的一侧相反的区域中；
源电极（92），所述源电极（92）设置在所述源极区（5）上；
栅电极（93），所述栅电极（93）设置在所述绝缘膜（91）上，和
漏电极（96），所述漏电极（96）与所述主表面相反地设置在所述碳化硅衬底（1）上，其中
所述沟槽（16）的所述侧壁表面（16a）达到所述碳化硅半导体层（3），
所述沟槽（16）的所述侧壁表面（16a）包括所述源极区（5）、所述体区（4）和所述碳化硅半导体层（3），并且
至少一部分所述栅电极（93）面对所述沟槽（16）的所述侧壁表面（16a）处的所述体区（4）的所述表面，所述绝缘膜（91）插在所述至少一部分所述栅电极（93）和所述体区（4）的所述表面之间。
3.根据权利要求2所述的IGBT，其中
所述源电极（92）的表面的平面形状是条纹形状或蜂巢形状。
4.根据权利要求2所述的IGBT，其中
所述栅电极（93）由第一导电类型或第二导电类型的多晶硅形成。
5.根据权利要求1所述的IGBT，其中
所述沟槽（16）的所述侧壁表面（16a）在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的偏离角。
6.根据权利要求1所述的IGBT，其中
形成在<01-10>方向和所述主表面的偏离取向之间的角为5°或更小。
7.根据权利要求1所述的IGBT，其中
形成在<-2110>方向和所述主表面的偏离取向之间的角为5°或更小。
8.根据权利要求1所述的IGBT，其中
所述主表面是在形成所述碳化硅衬底（1）的碳化硅的碳面侧上的主表面。
9.根据权利要求1所述的IGBT，其中
所述体区（4）中的所述第一导电类型杂质浓度为1×1020cm-3或更小。
10.根据权利要求1所述的IGBT，其中
所述体区（4）中的所述第一导电类型杂质浓度为8×1016cm-3或更大且3×1018cm-3或更小。
11.根据权利要求1所述的IGBT，其中
所述绝缘膜（91）的厚度为25nm或更大且70nm或更小。
12.根据权利要求1所述的IGBT，其中
所述第一导电类型是p型，并且所述第二导电类型是n型。
13.根据权利要求1所述的IGBT，其中
所述IGBT是常关型。
14.根据权利要求1所述的IGBT，其中
在27℃或更大且100℃或更小的温度范围内，在与所述绝缘膜（91）接触的所述体区（4）的所述表面中形成反型层的阈值电压为2V或更大。
15.根据权利要求14所述的IGBT，其中
在100℃下，所述阈值电压为3V或更大。
16.根据权利要求14所述的IGBT，其中
在200℃下，所述阈值电压为1V或更大。
17.根据权利要求14所述的IGBT，其中
所述阈值电压的温度依赖性为-10mV/℃或更大。
18.根据权利要求1所述的IGBT，其中
在25℃下，电子的沟道迁移率为30cm2/Vs或更大。
19.根据权利要求1所述的IGBT，其中
在100℃下，电子的沟道迁移率为50cm2/Vs或更大。
20.根据权利要求1所述的IGBT，其中
在150℃下，电子的沟道迁移率为40cm2/Vs或更大。
21.根据权利要求1所述的IGBT，其中
电子的沟道迁移率的温度依赖性为-0.3cm2/Vs℃或更大。
22.根据权利要求1所述的IGBT，其中
在所述体区（4）和所述绝缘膜（91）之间的界面处的势垒高度为2.2eV或更大且2.6eV或更小。
23.根据权利要求1所述的IGBT，其中
在导通状态下，沟道电阻小于漂移电阻，所述沟道电阻是形成在所述体区（4）中的沟道区的电阻值，所述漂移电阻是除了所述沟道区之外的所述碳化硅半导体层（3）的电阻值。
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